KR20190034904A - 라이트 제어 회로 및 이를 포함하는 반도체 장치 - Google Patents

라이트 제어 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 라이트 제어 회로는, 커맨드 신호에 기초하여 액티브 신호, 라이트 신호 및 제1 이퀄라이징 신호를 생성하는 제어신호 생성회로; 상기 액티브 신호에 기초하여 로우 어드레스에 대응하는 워드라인을 활성화하는 워드라인 선택회로; 상기 라이트 신호에 기초하여 컬럼 어드레스에 대응하는 컬럼선택신호를 활성화하는 컬럼선택회로; 및 상기 컬럼선택신호 및 상기 제1 이퀄라이징 신호에 기초하여 비트라인쌍의 전위를 이퀄라이징하기 위한 제2 이퀄라이징 신호를 생성하는 이퀄라이징신호 제어회로를 포함한다.

Description

라이트 제어 회로 및 이를 포함하는 반도체 장치{WRITE CONTROL CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THEREOF}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀에 데이터를 기입하는 것에 관한 것이다.
라이트 동작은 다음과 같이 수행될 수 있다. 먼저, 외부로부터 인가되는 액티브 커맨드에 기초하여 반도체 장치는 특정 워드라인을 선택하여 활성화한다. 이 상태에서 라이트 커맨드가 입력되면 반도체 장치는 특정 비트라인쌍을 선택하여, 선택된 비트라인쌍 및 선택된 워드라인에 해당하는 메모리셀에 데이터가 라이트되도록 한다. 외부로부터 프리차지 커맨드가 입력되면 반도체 장치는 비트라인쌍의 전위를 프리차지한다.
전술한 라이트 동작과는 상이한 방법으로 동작하는 라이트 제어 회로 및 이를 포함하는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 라이트 제어 회로는, 커맨드 신호에 기초하여 액티브 신호, 라이트 신호 및 제1 이퀄라이징 신호를 생성하는 제어신호 생성회로; 상기 액티브 신호에 기초하여 로우 어드레스에 대응하는 워드라인을 활성화하는 워드라인 선택회로; 상기 라이트 신호에 기초하여 컬럼 어드레스에 대응하는 컬럼선택신호를 활성화하는 컬럼선택회로; 및 상기 컬럼선택신호 및 상기 제1 이퀄라이징 신호에 기초하여 비트라인쌍의 전위를 이퀄라이징하기 위한 제2 이퀄라이징 신호를 생성하는 이퀄라이징신호 제어회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 복수의 워드라인 및 복수의 비트라인쌍에 연결되는 메모리 셀 어레이; 커맨드 신호에 기초하여, 컬럼어드레스에 대응하는 컬럼선택신호를 활성화한 이후에, 로우어드레스에 대응하는 워드라인을 활성화하는 라이트 제어회로; 및 상기 컬럼선택신호에 기초하여 입출력라인쌍의 데이터를, 상기 컬럼선택신호에 대응하는 비트라인쌍으로 전송하는 데이터 전송회로를 포함한다.
본 발명의 실시예에 따르면, 제1 이퀄라이징 신호가 활성화되어 있는 동안 컬럼선택신호를 활성화할 수 있기 때문에, 컬럼선택신호를 활성화한 이후에 워드라인을 활성화할 수 있다.
본 발명의 실시예에 따르면, 제1 이퀄라이징 신호가 활성화되어 있는 동안 컬럼선택신호를 활성화할 수 있기 때문에, 라이트 리커버리 타임 마진을 증가시킬 수 있다.
본 발명의 실시예에 따르면, 비트라인쌍에 데이터를 전송한 이후에 워드라인을 선택하기 때문에, 워드라인을 선택한 이후 비트라인쌍에 데이터를 전송하는 경우에 비해 비트라인쌍에 데이터를 싣기(develop) 위한 전류를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 이퀄라이징신호 제어회로 및 이퀄라이징 회로의 회로도.
도 3은 도 1의 센스앰프의 회로도.
도 4는 본 발명의 실시예에 따른 일부 신호들, 비트라인쌍의 전위 및 워드라인의 전위의 타이밍도.
도 5는 도 1의 반도체 장치를 포함하는 반도체 시스템의 구성도.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성도이다.
도 1을 참조하면, 반도체 장치(1)는 라이트 제어 회로(10), 데이터 전송회로(500), 센스앰프(SA, 600), 이퀄라이징 회로(EQ, 700) 및 메모리 셀 어레이(800)를 포함할 수 있다.
라이트 제어 회로(10)는 커맨드 신호(CMD)에 기초하여 로우어드레스(RADD)에 대응하는 워드라인(WL)을 활성화하고, 컬럼어드레스(CADD)에 대응하는 컬럼선택신호(Yi)를 활성화한다. 이때, 컬럼선택신호(Yi)가 활성화된 이후에 워드라인(WL)이 활성화될 수 있다.
라이트 제어 회로(10)는 제어신호 생성회로(100), 워드라인 선택회로(X-DEC; 200), 컬럼선택회로(Y-DEC; 300) 및 이퀄라이징신호 제어회로(EQ_CON; 400)을 포함할 수 있다.
제어신호 생성회로(100)는 커맨드 신호(CMD)에 기초하여 액티브 신호(iACT), 라이트 신호(iWT) 및 제1 이퀄라이징 신호(BLEQ1)를 생성할 수 있다. 커맨드 신호(CMD)는 액티브 커맨드(ACT), RAS(Row Address Strobe) 신호, CAS(Column Address Strobe) 신호, WE(Write Enable) 신호의 조합으로 구성될 수 있다. 제어신호 생성회로(100)는 액티브 커맨드, RAS 신호, CAS 신호, WE 신호를 디코딩한 값에 따라 액티브 신호(iACT), 라이트 신호(iWT) 또는 제1 이퀄라이징 신호(BLEQ1)를 활성화할 수 있다.
예를 들어, 제어신호 생성회로(100)는 액티브 커맨드(ACT), RAS(Row Address Strobe) 신호, CAS(Column Address Strobe) 신호, WE(Write Enable) 신호의 조합이 라이트 커맨드에 해당할 때, 액티브 신호(iACT), 라이트 신호(iWT) 및 제1 이퀄라이징 신호(BLEQ1)의 각각이 소정의 레벨을 갖도록 생성할 수 있다. 또는, 제어신호 생성회로(100)는 액티브 커맨드(ACT)에 기초하여 액티브 신호(iACT)를 활성화하고, 액티브 커맨드, RAS 신호, CAS 신호, WE 신호의 조합이 라이트 커맨드에 해당할 때 라이트 신호(iWT)를 활성화하고, 액티브 커맨드, RAS 신호, CAS 신호, WE 신호의 조합이 프리차지 커맨드에 해당할 때 제1 이퀄라이징 신호(BLEQ1)가 활성화되도록 할 수 있다.
제1 이퀄라이징 신호(BLEQ1)는 액티브 신호(iACT)가 비활성화되는 동안 활성화될 수 있다. 실시예에 따라, 제어신호 생성회로(100)는 액티브 신호(iACT)가 활성화된 이후에 센스앰프 인에이블 신호(SAEN)를 활성화할 수 있다. 또한, 제어신호 생성회로(100)는, 액티브 신호(iACT)가 비활성화 상태로 천이된 이후에 센스앰프 인에이블 신호(SAEN)를 비활성화할 수 있다.
워드라인 선택회로(200)는 액티브 신호(iACT)에 기초하여 로우 어드레스(RADD)에 대응하는 워드라인(WL)을 활성화한다. 워드라인 선택회로(200)는 로우 어드레스(RADD)를 디코딩함으로써 복수의 워드라인 중 하나를 활성화할 수 있다.
컬럼선택회로(300)는 라이트 신호(iWT)에 기초하여 컬럼 어드레스(CADD)에 대응하는 컬럼선택신호(Yi)를 활성화한다. 컬럼선택신호(Yi)는 복수의 비트라인쌍에 각각 대응할 수 있다. 컬럼선택회로(300)는 컬럼어드레스(CADD)를 디코딩함으로써 복수의 컬럼선택신호 중 적어도 하나의 컬럼선택신호(Yi)를 활성화할 수 있다.
이퀄라이징신호 제어회로(400)는 컬럼선택신호(Yi) 및 제1 이퀄라이징 신호(BLEQ1)에 기초하여 제2 이퀄라이징 신호(BLEQ2)를 생성한다. 제2 이퀄라이징 신호(BLEQ2)는 후술하는 이퀄라이징 회로(700)에 제공되어 비트라인쌍(BL, BLB)의 전위를 이퀄라이징한다. 이퀄라이징신호 제어회로(400)는 컬럼선택신호(Yi)가 활성화되면 제1 이퀄라이징 신호(BLEQ1)를 비활성화함으로써 제2 이퀄라이징 신호(BLEQ2)를 생성할 수 있다.
데이터 전송회로(500)는 컬럼선택신호(Yi)에 기초하여 입출력라인쌍(IO, IOB)의 데이터를, 컬럼선택신호(Yi)에 대응하는 비트라인쌍(BL, BLB)으로 전송한다. 본 실시예에서는 입출력라인쌍(IO, IOB)라고 표현하였지만, 비트라인쌍(BL, BLB)에 데이터를 전송할 수 있는 입출력라인쌍에는 다양한 종류가 있을 수 있으며, 그 예로서, 세그먼트 입출력라인쌍, 로컬 입출력라인쌍, 글로벌 입출력라인쌍을 들 수 있다.
센스앰프(600)는 센스앰프 인에이블 신호(SAEN)에 기초하여 비트라인쌍(BL, BLB)의 데이터를 센싱 및 증폭한다.
이퀄라이징 회로(700)는 제2 이퀄라이징 신호(BLEQ2)에 기초하여 비트라인쌍(BL, BLB)의 전위를 이퀄라이징한다.
메모리 셀 어레이(800)는 데이터가 저장되는 메모리셀(MC)이 매트릭스 형태로 배열된 것이다. 도 1에는 편의상 한개의 워드라인(WL)과, 워드라인(WL)에 수직인 한쌍의 비트라인(BL, BLB)과, 워드라인(WL)과 비트라인(BL)의 교차지점에 위치하는 1개의 메모리 셀(MC)만을 도시하였지만, 평행하게 배열된 복수의 워드라인과, 워드라인들에 수직하며 서로 평행하게 배열되는 복수의 비트라인쌍에서, 워드라인들과 비트라인들의 교차지점에 복수의 메모리셀(메모리셀 어레이)이 위치할 수 있다.
메모리 셀 어레이(800)에 포함되는 메모리 셀(MC)은 데이터가 저장되는 셀 캐패시터(C)와, 게이트가 워드라인(WL)에 연결되고 소스가 셀 캐패시터(C)에 연결되고 드레인이 비트라인(BL)에 연결되는 셀 트랜지스터(T)를 포함할 수 있다. 이에 따라, 워드라인(WL)이 선택되면, 선택된 워드라인(WL)에 연결된 셀 트랜지스터(T)가 턴온되어, 비트라인쌍(BL, BLB)의 데이터가 셀 캐패시터(C)에 기입된다.
도 2는 도 1의 이퀄라이징신호 제어회로(400) 및 이퀄라이징 회로(700)의 회로도이다.
도 2를 참조하면, 이퀄라이징신호 제어회로(400)는, 제1 이퀄라이징신호(BLEQ1)에 의해 구동되고, 컬럼선택신호(Yi)를 반전하여 제2 이퀄라이징신호(BLEQ2)를 출력하는 인버터 회로를 포함할 수 있다. 이퀄라이징신호 제어회로(400)는 제1 이퀄라이징신호(BLEQ1)와 접지전압의 사이에 직렬로 연결되고, 공통 게이트 단자로 컬럼선택신호(Yi)가 입력되는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함할 수 있다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 드레인 단자로 제2 이퀄라이징신호(BLEQ2)가 출력된다. 이퀄라이징신호 제어회로(400)는, 제1 이퀄라이징신호(BLEQ1)가 활성화된 상태에서 컬럼선택신호(Yi)가 활성화되면, 비활성화된 제2 이퀄라이징신호(BLEQ2)를 생성할 수 있다.
이퀄라이징 회로(700)는 제2 이퀄라이징 신호(BLEQ2)에 기초하여 비트라인쌍(BL, BLB)의 전위를 프리차지 전압(VBLP)으로 이퀄라이징할 수 있다. 이퀄라이징 회로(700)는 비트라인쌍(BL, BLB)의 사이에 직렬로 연결되는 NMOS 트랜지스터(N2, N3)와, 비트라인쌍(BL, BLB) 사이에 연결되는 NMOS 트랜지스터(N4)를 포함할 수 있다. NMOS 트랜지스터(N2, N3)의 공통 게이트 단자 및 NMOS 트랜지스터(N4)의 게이트 단자로는 제2 이퀄라이징 신호(BLEQ2)가 입력된다. NMOS 트랜지스터(N2)의 소스 단자이자 NMOS 트랜지스터(N3)의 드레인 단자로는 프리차지 전압(VBLP)이 공급된다. 이에 따라, 이퀄라이징 회로(700)는 제2 이퀄라이징 신호(BLEQ2)가 활성화되면 NMOS 트랜지스터(N2, N3, N3)가 턴온되어 비트라인쌍(BL, BLB)의 전위를 프리차지 전압(VBLP)으로 이퀄라이징할 수 있다.
도 3은 도 1의 센스앰프(600)의 회로도이다.
도 3을 참조하면, 센스앰프(600)는 두개의 인버터(INV1, INV2)를 포함할 수 있다. 인버터(INV1, INV2)는 각각 비트라인쌍(BL, BLB)을 연결하며, 인버터(INV1)의 출력단과 인버터(INV2)의 입력단이 연결되고, 인버터(INV1)의 입력단과 인버터(INV2)의 출력단이 연결된다. 이러한 구조에 의해, 센스앰프 인에이블 신호(SAEN)가 활성화되면, 비트라인쌍(BL, BLB)의 전위차가 센싱 및 증폭될 수 있다.
도 4는 본 발명의 실시예에 따른 일부 신호들(BLEQ1, Yi), 비트라인쌍(BL, BLB)의 전위 및 워드라인(WL)의 전위의 타이밍도이다.
도 4를 참조하면, t1에서 컬럼선택신호(Yi)가 활성화되기 전에는 제1 이퀄라이징 신호(BLEQ1)가 활성화되어 있다. 컬럼선택신호(Yi)가 비활성화되어 있기 때문에 이퀄라이징신호 제어회로(400)는 제1 이퀄라이징 신호(BLEQ1)과 동일한 레벨을 갖는, 즉 활성화된 제2 이퀄라이징 신호(BLEQ2)를 출력한다. 이에 따라 이퀄라이징 회로(700)는 비트라인쌍(BL, BLB)을 이퀄라이징한다.
t1에서 컬럼선택신호(Yi)가 활성화된다. 제어신호 생성회로(100)가 라이트 신호(iWT)를 활성화함으로써 컬럼선택신호(Yi)는 활성화될 수 있다. 이에 따라, 데이터 전송회로(500)는 입출력라인쌍(IO, IOB)의 데이터를 비트라인쌍(BL, BLB)으로 전송하고, 도 4에 도시된 바와 같이 비트라인쌍(BL, BLB)의 전위차가 발생하기 시작한다. 이때, 이퀄라이징신호 제어회로(400)는 컬럼선택신호(Yi)가 활성화됨에 따라 제2 이퀄라이징 신호(BLEQ2)를 비활성화한다. 이퀄라이징 회로(700)는 제2 이퀄라이징 신호(BLEQ2)가 비활성화됨에 따라 이퀄라이징 동작을 수행하지 않는다. 이에 따라, 비트라인쌍(BL, BLB)의 전위차가 허용된다.
t2에서 컬럼선택신호(Yi)가 비활성화 상태로 천이한다. 이때, 제어신호 생성회로(100)는 제1 이퀄라이징 신호(BLEQ1)를 비활성화 상태로 천이시킨다. 제어신호 생성회로(100)는 제1 이퀄라이징 신호(BLEQ1)와 라이트 신호(iWT)를 동시에 비활성화함으로써, 제1 이퀄라이징 신호(BLEQ1)와 컬럼선택신호(Yi)를 비활성화할 수 있다. 이퀄라이징신호 제어회로(400)는 제1 이퀄라이징 신호(BLEQ1)와 컬럼선택신호(Yi)가 비활성화됨에 따라 제2 이퀄라이징 신호(BLEQ2)의 비활성화 상태를 유지한다. 이에 따라, 비트라인쌍(BL, BLB)의 전위차는 일정하게 유지된다.
t3에서 워드라인(WL)이 활성화된다. 제어신호 생성회로(100)는 액티브 신호(iACT)를 활성화함으로써 로우 어드레스(RADD)에 대응하는 특정 워드라인(WL)이 활성화되도록 할 수 있다. 이에 따라, 비트라인쌍(BL, BLB)의 데이터가, 워드라인(WL)에 연결된 메모리셀(MC)에 기입될 수 있다.
t4에서 센스앰프(600)가 센싱 및 증폭 동작을 수행하여 비트라인쌍(BL, BLB)의 전위차가 증폭된다. 제어신호 생성회로(100)가 센스앰프 인에이블 신호(SAEN)를 활성화함으로써 센스앰프(600)의 센싱 및 증폭 동작이 수행될 수 있다. 이에 따라, 메모리셀(MC)에 데이터가 확실히 기입될 수 있다.
t5에서 워드라인(WL)이 비활성화 상태로 천이한다. 제어신호 생성회로(100)는 액티브 신호(iACT)를 비활성화 상태로 천이시킴으로써 워드라인(WL)을 비활성화 상태로 천이시킬 수 있다.
t6에서 센스앰프(600)의 센싱 및 증폭 동작이 종료한다. 제어신호 생성회로(100)가 센스앰프 인에이블 신호(SAEN)를 비활성화함으로써 센스앰프(600)가 동작하지 않을 수 있다.
t7에서 제1 이퀄라이징 신호(BLEQ1)가 활성화된다. 제1 이퀄라이징 신호(BLEQ1)는 제어신호 생성회로(100)에 의해 활성화될 수 있다. 컬럼선택신호(Yi)가 비활성화 상태이므로, 이퀄라이징신호 제어회로(400)는 제1 이퀄라이징 신호(BLEQ1)와 동일한 레벨을 갖는, 즉 활성화된 제2 이퀄라이징 신호(BLEQ2)를 출력한다. 이에 따라 이퀄라이징 회로(700)는 비트라인쌍(BL, BLB)의 전위를 프리차지 전압으로 이퀄라이징한다.
본 실시예에 의하면, 라이트 제어 회로(10)는 컬럼선택신호(Yi)를 활성화한 이후에 워드라인(WL)을 활성화한다. 이때, 컬럼선택신호(Yi)는 제1 이퀄라이징신호(BLEQ1)가 활성화된 상태에서 활성화된다. 이퀄라이징신호 제어회로(400)는 컬럼선택신호(Yi)가 활성화되면 제1 이퀄라이징신호(BLEQ1)을 비활성화함으로써 생성된 제2 이퀄라이징 신호(BLEQ2)를 이퀄라이징 회로(700)에 제공한다. 이에 따라, 제1 이퀄라이징신호(BLEQ1)가 활성화된 상태에서 컬럼선택신호(Yi)가 활성화될 때, 비트라인쌍(BL, BLB)의 전위가 이퀄라이징되지 않고 입출력라인(IO, IOB)의 데이터가 비트라인쌍(BL, BLB)에 전송될 수 있다.
본 실시예에 의하면, 비트라인쌍(BL, BLB)에 데이터가 전송된 상태에서 워드라인(WL)이 활성화된다. 비트라인쌍(BL, BLB)에 전송된 데이터와, 메모리셀(MC)의 데이터가 상이하더라도, 비트라인쌍(BL, BLB)의 데이터의 크기(전위)는 메모리셀(MC)의 데이터의 크기(전위)보다 크기 때문에, 메모리셀(MC)의 데이터는 비트라인쌍(BL, BLB)의 데이터에 미치는 영향이 크지 않다. 이에 따라, 비트라인쌍(BL, BLB)의 데이터는, 반대의 데이터가 메모리셀(MC)에 저장되어 있더라도 메모리셀(MC)에 기입될 수 있다. 워드라인(WL)이 활성화된 이후에 센스앰프(600)가 동작하면 비트라인쌍(BL, BLB)의 데이터는 확실히 메모리셀(MC)에 기입될 수 있다.
본 실시예에 의하면, 제1 이퀄라이징 신호(BLEQ1)가 활성화된 상태에서 컬럼선택신호(Yi)가 활성화되고, 비트라인쌍(BL, BLB)에 데이터가 전송된 상태에서 워드라인(WL)이 활성화되기 때문에, 워드라인(WL)을 활성화한 상태에서 컬럼선택신호(Yi)를 활성화하는 경우에 비해, 라이트 신호(Yi)가 입력된 후 이퀄라이진신호(BLEQ1)가 입력되기까지의 시간인 tWR(Write Recoverty Time)을 감소시킬 수 있다.
도 5는 도 1의 반도체 장치(1)를 포함하는 반도체 시스템(1000)의 구성도이다.
도 5에 도시된 바와 같이, 반도체 시스템(1000)은 반도체 장치(1), 컨트롤러(2) 및 호스트(3)를 포함할 수 있다. 반도체 장치(1)는 예를 들어 디램이나 플래시 메모리와 같은 메모리 장치일 수 있다. 컨트롤러(2)는 이러한 메모리 장치를 제어하는 메모리 컨트롤러일 수 있다. 반도체 장치(1)와 컨트롤러(2)는 점선으로 표시한 바와 같이 하나의 모듈로 구성될 수도 있다. 호스트(3)는 예를 들면 중앙 처리 장치(CPU)로서, 본 발명의 일련의 동작을 수행하기 위한 각종 커맨드를 전송하는 테스트 장비일 수 있다.
호스트(3)는 반도체 장치(1)를 액세스하기 위해 컨트롤러(2)로 리퀘스트(REQ) 및 데이터(DATA)를 전송할 수 있다. 호스트(3)는 반도체 장치(1)에 데이터를 저장시키기 위해 데이터를 컨트롤러(2)로 전송할 수 있다. 또한, 호스트(3)는 컨트롤러(2)를 통해 반도체 장치(1)로부터 출력된 데이터를 수신할 수 있다. 컨트롤러(2)는 리퀘스트(REQ)에 응답하여 데이터 정보, 어드레스 정보, 메모리 설정 정보, 라이트 리퀘스트, 리드 리퀘스트 등을 반도체 장치(1)에 제공하여 라이트 또는 리드 동작이 수행되도록 반도체 장치(1)를 제어할 수 있다. 컨트롤러(2)는 호스트(3)와 반도체 장치(1) 사이의 통신을 중계할 수 있다. 컨트롤러(2)는 호스트(3)로부터 리퀘스트(REQ)와 데이터(DATA)를 수신하고, 반도체 장치(1)의 동작을 제어하기 위하여 데이터(DQ), 데이터 스트로브 (DQS), 커맨드(CMD), 메모리 어드레스(ADD) 및 클럭(CLK)등을 생성하여 반도체 장치(1)로 제공할 수 있다. 메모리 어드레스(ADD)는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다. 또한, 컨트롤러(2)는 반도체 장치(1)로부터 출력된 데이터(DQ) 및 데이터 스트로브(DQS)를 호스트(3)로 제공할 수 있다.
본 실시예에서, 호스트(3)로부터의 리퀘스트(REQ)에 대응하여 컨트롤러(2)는 커맨드 신호(CMD)를 생성한다. 커맨드 신호(CMD)에는 액티브 커맨드(ACT), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 라이트 인에이블 신호(WE)가 포함될 수 있다. 컨트롤러(2)는 하나의 커맨드(CMD) 신호(즉, 액티브 커맨드(ACT), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS) 및 라이트 인에이블 신호(WE)의 조합)를 전송하고, 반도체 장치(1)에서 라이트 신호(iWT), 액티브 신호(iACT) 및 제1 이퀄라이징 신호(BLEQ1)가 생성되도록 하여 라이트 동작, 액티브 동작, 프리차지 동작 등 라이트 동작과 관련된 일련의 동작이 수행되도록 할 수 있다. 또는, 컨트롤러(2)는 액티브 신호(iACT), 라이트 신호(iWT) 및 제1 이퀄라이징 신호(BLEQ1)에 해당하는 각각의 커맨드 신호(CMD)를 전송하고, 반도체 장치(1)는 각 커맨드 신호(CMD)에 따라 라이트 신호(iWT), 액티브 신호(iACT) 및 제1 이퀄라이징 신호(BLEQ1)를 생성하고, 그에 해당하는 라이트 동작, 액티브 동작 및 프리차지 동작이 수행되도록 할 수도 있다.
도 5에서는 호스트(3)와 컨트롤러(2)를 물리적으로 분리된 구성으로 도시되었으나, 컨트롤러(2)가 호스트(3)의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다.
반도체 장치(1)는 컨트롤러(2)로부터 커맨드(CMD), 메모리 어드레스 신호(ADD), 데이터(DQ), 데이터 스트로브(DQS) 및 클럭 신호(CLK) 등을 수신하고, 신호들에 기초하여 데이터 수신 동작을 수행할 수 있다.
반도체 장치(1)는 복수의 메모리 뱅크를 포함할 수 있고, 메모리 어드레스 신호(ADD)에 기초하여 데이터(DQ)를 메모리의 뱅크 중 특정 영역에 저장할 수 있다. 또한, 반도체 장치(1)는 컨트롤러(2)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)와 데이터 스트로브(DQS) 등에 기초하여 데이터 송신 동작을 수행할 수 있다. 메모리는 메모리 어드레스 신호(ADD), 데이터(DQ) 및 데이터 스트로브(DQS)에 기초하여 메모리 뱅크 중의 특정 영역에 저장된 데이터를 컨트롤러(2)로 송신할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (19)

  1. 커맨드 신호에 기초하여 액티브 신호, 라이트 신호 및 제1 이퀄라이징 신호를 생성하는 제어신호 생성회로;
    상기 액티브 신호에 기초하여 로우 어드레스에 대응하는 워드라인을 활성화하는 워드라인 선택회로;
    상기 라이트 신호에 기초하여 컬럼 어드레스에 대응하는 컬럼선택신호를 활성화하는 컬럼선택회로; 및
    상기 컬럼선택신호 및 상기 제1 이퀄라이징 신호에 기초하여 비트라인쌍의 전위를 이퀄라이징하기 위한 제2 이퀄라이징 신호를 생성하는 이퀄라이징신호 제어회로
    를 포함하는 라이트 제어 회로.
  2. 제1항에 있어서,
    상기 컬럼선택신호가 활성화된 이후에 상기 액티브 신호가 활성화되는 것을 특징으로 하는 라이트 제어 회로.
  3. 제1항에 있어서,
    상기 제1 이퀄라이징 신호가 활성화된 상태에서 상기 컬럼선택신호가 활성화되는 것을 특징으로 하는 라이트 제어 회로.
  4. 제3항에 있어서,
    상기 제1 이퀄라이징 신호가 비활성화 상태로 천이될 때, 상기 컬럼선택신호가 비활성화 상태로 천이되는 것을 특징으로 하는 라이트 제어 회로.
  5. 제1항에 있어서,
    상기 이퀄라이징신호 제어회로는, 상기 컬럼선택신호가 활성화되면 상기 제1 이퀄라이징 신호를 비활성화함으로써 상기 제2 이퀄라이징 신호를 생성하는 것을 특징으로 하는 라이트 제어 회로.
  6. 제1항에 있어서,
    상기 이퀄라이징신호 제어회로는,
    상기 제1 이퀄라이징신호에 의해 구동되고, 상기 컬럼선택신호를 반전하여 상기 제2 이퀄라이징신호를 출력하는 인버터 회로를 포함하는 것을 특징으로 하는 라이트 제어 회로.
  7. 제1항에 있어서,
    상기 이퀄라이징신호 제어회로는, 상기 제1 이퀄라이징신호와 접지전압 사이에 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 공통 게이트 단자로 상기 컬럼선택신호가 입력되고,
    상기 NMOS 트랜지스터의 드레인 단자로 상기 제2 이퀄라이징 신호가 출력되는 것을 특징으로 하는 라이트 제어 회로.
  8. 복수의 워드라인 및 복수의 비트라인쌍에 연결되는 메모리 셀 어레이;
    커맨드 신호에 기초하여, 컬럼어드레스에 대응하는 컬럼선택신호를 활성화한 이후에, 로우어드레스에 대응하는 워드라인을 활성화하는 라이트 제어회로; 및
    상기 컬럼선택신호에 기초하여 입출력라인쌍의 데이터를, 상기 컬럼선택신호에 대응하는 비트라인쌍으로 전송하는 데이터 전송회로;
    를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 라이트 제어회로는, 상기 워드라인이 비활성화되면 제1 이퀄라이징 신호를 활성화하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 라이트 제어회로는, 상기 제1 이퀄라이징 신호가 활성화되어 있을 때 상기 컬럼선택신호를 활성화하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 라이트 제어회로는, 상기 컬럼선택신호가 활성화되면 상기 제1 이퀄라이징 신호를 비활성화함으로써 제2 이퀄라이징 신호를 생성하고,
    상기 반도체 장치는,
    상기 제2 이퀄라이징 신호에 기초하여 상기 비트라인쌍의 전위를 이퀄라이징하는 이퀄라이징 회로
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 라이트 제어회로는,
    상기 커맨드 신호에 기초하여 액티브 신호, 라이트 신호 및 제1 이퀄라이징 신호를 생성하는 제어신호 생성회로;
    상기 액티브 신호에 기초하여 상기 로우어드레스에 대응하는 워드라인을 활성화하는 워드라인 선택회로;
    상기 라이트 신호에 기초하여 상기 컬럼어드레스에 대응하는 컬럼선택신호를 활성화하는 컬럼선택회로; 및
    상기 컬럼선택신호 및 상기 제1 이퀄라이징 신호에 기초하여 제2 이퀄라이징 신호를 생성하는 이퀄라이징신호 제어회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 이퀄라이징 신호에 기초하여 상기 비트라인쌍의 전위를 이퀄라이징하는 이퀄라이징 회로
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제어신호 생성회로는, 상기 컬럼선택신호가 활성화 상태에서 비활성화 상태로 천이할 때, 상기 제1 이퀄라이징 신호를 비활성화 상태로 천이시키는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서,
    상기 이퀄라이징신호 제어회로는,
    상기 제1 이퀄라이징신호에 의해 구동되고, 상기 컬럼선택신호를 반전하여 상기 제2 이퀄라이징신호로서 제공하는 인버터 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제8항에 있어서,
    상기 제어신호 생성회로는, 상기 액티브 신호가 활성화된 상태에서 센스앰프 인에이블 신호를 활성화하고,
    상기 반도체 장치는,
    상기 센스앰프 인에이블 신호에 기초하여 상기 비트라인쌍의 전위를 센싱 및 증폭하는 센스앰프
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제어신호 생성회로는, 상기 센스앰프 인에이블 신호를 활성화한 이후에 상기 액티브 신호를 비활성화 상태로 천이시키는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제어신호 생성회로는, 상기 액티브 신호가 비활성화된 상태에서 상기 센스앰프 인에이블 신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  19. 제15항에 있어서,
    상기 제어신호 생성회로는, 상기 센스앰프 인에이블 신호가 비활성화된 상태에서, 상기 제1 이퀄라이징 신호를 활성화하는 것을 특징으로 하는 반도체 장치.
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