CN1410999A - 半导体存储器 - Google Patents

Abstract

本发明的课题是供给DRAM的各存储体以能稳定地工作的功率，同时减少功耗。提供具备由2个1组形成存储体的多个阵列、对驱动多个阵列的每一阵列的外围电路供给驱动功率的多个第1电源和对字线供给存取功率的多个第2电源的半导体存储器，其中，上述字线对上述多个阵列进行存取。更具体地说，将多个阵列配置成行列状，使其包围半导体存储器衬底的中央区域，将多个第1电源设置在中央区域一侧和夹住多个阵列中的特定的阵列的相向一侧，将多个第2电源配置在中央区域的4角，多个第1电源利用供给主功率的主电源和供给比主功率小的辅助功率的辅助电源，对形成1个存储体的、分开配置的阵列的组供给功率。

Description

半导体存储器

(一)技术领域

本发明涉及半导体存储器，具体地说，涉及驱动动态随机存取存储器的电源的控制。

(二)背景技术

图7是示出现有的动态随机存取存储器(以下，称为「DRAM」)芯片70的结构的框图。在现有的DRAM芯片70中，在对矩形的半导体芯片进行了一分为四的区域中分别配置存储体A、B、C和D。在存储体A～D的每一个中例如具备16MB的存储容量，再者，包含选择存储体的行用的行地址译码器、选择存储体的列用的列地址译码器和检测并放大已选择的存储单元的数据的读出放大器(都未图示)。

再者，DRAM芯片70具备分别驱动存储体A～D的2种电源电路。即，外围电源电路VDC71、72、73和存储体用电源电路VPP74、75。外围电源电路VDC71、72、73对外围电路和读出放大器供给功率(即电流和电源电压)。另一方面，存储体用电源电路VPP74和75对已被选择的字线施加功率(即电流和升压电压Vpp)。任一个电源电路都设置在被DRAM芯片70的存储体A和C的并列与存储体B和D的并列之间规定的中央区域中。在中央区域中配置电源电路的原因之一是，使对存储体A～D施加电源电压的电源线的长度大致相等。

在存储体A～D中同时进行存储单元的选择工作的情况下，外围电源电路VDC必须对在存储体A～D中包含的读出放大器供给功率。即，对读出放大器供给电流和电压的外围电源电路VDC的驱动晶体管必须具有大的电流驱动力。于是，必须增大驱动晶体管的尺寸(沟道宽度)。但是，由于在读出工作时电流流经具有大的沟道宽度的驱动晶体管，故不能减小直流电流，其结果是，DRAM芯片70的消耗电流变大。

此外，并非将外围电源电路VDC71、72、73配置在距存储体A～D完全相等的距离的位置上。于是，起因于电源线的长度的不同，电源线的阻抗也不同，对电源线供给的电源电压的下降量也不同。在考虑阻抗小的电源线中的电压下降来决定外围电源电路VDC71、72、73的电源供给能力的情况下，在阻抗大的读出电源线中，产生更大的电压下降，不能进行准确的读出工作。另一方面，在考虑阻抗大的电源线中的电压下降来决定外围电源电路VDC71、72、73的电源驱动力的情况下，对于在阻抗小的读出电源线不必要地供给大的电流，故消耗了电流。即，由于电源线的阻抗的不平衡的缘故，不能保证DRAM芯片70的稳定的工作。

(三)发明内容

本发明的目的在于，供给各存储体能稳定地工作的功率，同时减少功耗。

本发明的半导体存储器具备：由2个1组形成存储体的多个阵列；对分别驱动上述多个阵列的外围电路供给驱动功率的多个第1电源；以及对字线供给存取功率的多个第2电源，其中，上述字线对上述多个阵列进行存取，将上述多个阵列配置成行列状，使其包围半导体存储器衬底的中央区域，将上述多个第1电源设置在上述中央区域一侧和夹住上述多个阵列中的特定的阵列的相向一侧，将上述多个第2电源配置在上述中央区域的4角，上述多个第1电源通过供给主功率的主电源和供给比上述主功率小的辅助功率的辅助电源，对形成1个存储体的、分开配置的阵列的组供给功率。由此来达到上述目的。

上述多个第1电源分别具备调整输出功率的多个输出晶体管，上述主电源输出作为辅助电源使之激活的激活信号，从上述主电源接受了上述激活信号的电源根据上述激活信号，通过调整流过电流的晶体管的数目，也可具有供给上述辅助功率的辅助电源的功能。

上述多个第1电源分别具备比较表示流过的电流的第1信号与成为基准的第2信号、根据其差和上述激活信号来决定输出功率的供给量的比较器，流过上述辅助电源的比较器的电流大小可以是流过上述主电源的比较器的电流的约一半。

可从多个第2电源中的单一电源对字线供给功率，其中，上述字线对形成存储体的、邻接地配置的2个阵列进行存取，也可从多个第2电源中的2个电源分别对字线供给功率，其中，上述字线对形成存储体的、分开配置的2个阵列进行存取。

从上述2个电源分别供给的功率的量可比从上述单一电源供给的功率的量小。

可在上述中央区域的4角的对角处配置上述2个电源。

上述多个第2电源可根据由上述激活信号生成的控制信号来工作。

(四)附图说明

图1是示出本实施例的动态随机存取存储器芯片的结构的框图。

图2是DRAM芯片的电源激活控制的信号图。

图3是示出外围电源电路VDC(b)的结构的框图。

图4是示出VDC控制电路的具体的结构和工作的图。

图5是示出VDC供给电路的结构的框图。

图6是示出VDC比较器的结构的电路图。

图7是示出现有的动态随机存取存储器芯片的结构的框图。

具体实施方式

图1是示出本实施例的动态随机存取存储器(以下，称为「DRAM」)芯片10的结构的框图。DRAM芯片10具有：8个存储体阵列A1、A2、B1、B2、C1、C2、D1、D2；分别驱动8个存储体阵列的2种电源电路、即4个外围电源电路VDC(a)、(b)、(c)、(d)；以及4个存储体用电源电路VPP(w)、(x)、(y)、(z)。此外，在DRAM芯片10中包含从电源电路对各存储体阵列供给功率的电源线和对各存储体阵列进行存取的字线等的信号线(都未图示)。

首先，从存储体阵列开始说明。将8个存储体阵列配置成行列状，使其包围DRAM芯片10的中央区域。具体地说，从DRAM芯片10的右下的存储体阵列A1起，沿顺时针方向依次配置了阵列B1、阵列C1、阵列D1、阵列D2、阵列C2、阵列B2，然后是阵列A2。也将阵列A1和阵列A2的每一个称为「存储器阵列块」，用2个阵列构成1个存储体。以下，所谓「存储体A」，指的是存储体阵列A1和A2这两者。关于其它的存储体阵列的组合也是同样的。存储体阵列的每一个包含多个多个存储单元。

其次说明电源电路。4个外围电源电路VDC(a)、(b)、(c)、(d)对驱动DRAM芯片10的外围电路供给功率(即电流和电源电压)。外围电路包含读出放大器。外围电源电路VDC(b)、(c)配置在DRAM芯片10的中央区域，外围电源电路VDC(a)、(d)配置在DRAM芯片10的外围部。将外围电源电路VDC(a)、(b)配置成夹住存储体D1。此外，将外围电源电路VDC(c)、(d)配置成夹住存储体A2。4个存储体用电源电路VPP(w)、(x)、(y)、(z)对存储体陈列中已被选择的字线施加功率(即电流和升压电压Vpp)。将存储体用电源电路VPP(w)、(x)、(y)、(z)设置在DRAM芯片10的中央区域的4角，从中央区域左上角的VPP(w)起，沿顺时针方向依次配置了VPP(x)、VPP(z)、VPP(y)。

此外，在中央区域不仅形成电源电路，也形成DRAM控制电路(未图示)。以下，对电源电路和DRAM控制电路进行总括，总称为控制电路。控制电路控制8个存储体阵列的激活/非激活，而且控制数据存取。所谓激活/非激活，表示在存储体阵列中字线被驱动为选择状态的状态。8个存储体阵列分别具备配置成行列状的多个存储单元。

这样，通过将DRAM芯片10分割为多行多列(3行3列)的小区域，可确保与各存储体阵列配置区域实质上有相同面积的控制电路形成区域。因而，可具有裕量地配置控制电路。通过在中央区域配置电源电路，能以最小的布线长度对各存储器阵列块供给电源电压。此外，可充分地抑制因电源线的阻抗引起的对电压下降的影响。同样，通过以包围中央区域的控制电路的方式来配置8个存储体阵列，可使从控制电路到各存储体阵列的布线距离为最小。于是，可减少信号传输延迟。

本发明的主要的特征在于DRAM芯片10的电源控制。如果具体地说明，则在存储体A被激活的情况下，作为与存储体A1、A2的工作有关的外围电路的主电源，外围电源电路VDC(c)、(d)被激活。此外，作为驱动存储体阵列A1、A2的字线用的主电源，存储体用电源电路VPP(z)被激活。

另一方面，在存储体B被激活的情况下，外围电源电路VDC(c)、(d)作为供给主功率的主电源而被激活，再者，外围电源电路VDC(b)作为供给比主功率小的辅助功率的辅助电源而被激活。设置外围电源电路VDC(b)作为辅助电源的原因是，由于电压下降的缘故，只用外围电源电路VDC(c)有时不能在驱动存储体阵列B1方面供给充分的功率。此外，作为驱动存储体阵列B1、B2的字线用的主电源，存储体用电源电路VPP(x)、(y)被激活。

在此，存储体用电源电路VPP(x)、(y)各自供给的功率比作为驱动存储体阵列A1、A2的字线用的主电源的存储体用电源电路VPP(z)供给的功率小。由此，与常时地供给相同的功率的情况相比，可减少存储体用电源电路VPP(x)、(y)供给的功率的消耗量。再有，存储体D的控制与存储体A的控制相同，存储体C的控制也与存储体B的控制相同。

这样，通过设置辅助电源供给辅助功率，可避免配置在存储体阵列被分离了的位置上的存储体(此时，是存储体B、C)的电源下降，可供给充分的电源电压。

以下，说明实现上述的本发明的特征的DRAM芯片10的结构和工作。图2是DRAM芯片10(图1)的电源激活控制的信号图。在图2中，例如记为RASD<3：0>的信号表示在控制信号线RASD上存在4条信号线(第3、第2、第1、第0位)。此外，单单记为<3：2>的信号表示利用了第3位～第2位的信号线。<n>的标记表示利用了第n位的信号线。

首先，DRAM控制电路21激活规定的存储体，接着，激活对该存储体供给功率的电源电路。通过DRAM控制电路21根据已激活的存储体使2种控制信号RASD、ZSONM的适当的位线的电平成为高电平或低电平，来实现这一点。2种控制信号RASD、ZSONM是将外围电源电路VDC(a)～(d)作为主电源并使之激活的控制信号。

再者，电源电路的激活也利用控制信号BASE_B和控制信号BASE_C的2种信号。控制信号BASE_B、C控制外围电源电路VDC(c)、(d)。更具体地说，控制信号BASE_B、C对于外围电源电路VDC(c)、(d)来说成为使之激活的信号作为辅助电源。如后述那样，根据RASD<3：0>、ZSONM<3：0>来生成控制信号BASE_B、C。再有，在从DRAM控制电路21到外围电源电路VDC(c)、(d)的每一个的线路中不设置使之激活的控制信号作为辅助电源的信号线的原因是为了减少信号线的数目。

以下举例来说明。首先，考虑存储体A被激活的情况。DRAM控制电路21使控制信号RASD<0>成为高电平，使ZSONM<0>成为低电平。于是，外围电源电路VDC(c)、(d)被激活。此时，由于控制信号RASD<0>的缘故，存储体用电源电路VPP<z>也被激活。

作为下一个例子，考虑存储体B被激活的情况。DRAM控制电路21使控制信号RASD<1>成为高电平，使ZSONM<1>成为低电平。其结果是，外围电源电路VDC(c)、(d)被激活。此时，外围电源电路VDC(c)生成使外围电源电路VDC(b)作为辅助电源工作用的控制信号BASE_B。外围电源电路VDC(b)根据控制信号BASE_B，具有辅助电源的功能。此外，此时由于控制信号RASD<1>的缘故，存储体用电源电路VPP(x)、(y)被激活。

接着，说明外围电源电路VDC的结构。更具体地说，以外围电源电路VDC(b)为例来说明。图3是示出外围电源电路VDC(b)的结构的框图。外围电源电路VDC(b)主要包含：VDC控制电路31；控制信号生成部32；反转电路33；内部控制信号生成部34；VDC供给电路35；以及电平移动信号生成部36。

首先，说明外围电源电路VDC(b)成为主电源的情况的工作。这是例如激活了存储体C(存储体阵列C1、C2)的情况。首先，对VDC控制电路31输入控制信号RASD<2>、ZSONM<2>和ZEN。控制信号RASD<2>和ZSONM<2>分别为高电平和低电平。图4是示出VDC控制电路31的具体的结构和工作的图。图4的(a)是VDC控制电路31的电路图，(b)是输入信号和输出信号的时序图。

再次参照图3，VDC控制电路31输出内部控制信号BASE、ZICL、ICS。将内部控制信号BASE与来自外围电源电路VDC(c)(图2)的控制信号BASE_B一起输入到内部控制信号生成部34中。在外围电源电路VDC(b)成为主电源的情况下，控制信号BASE_B为低电平，控制信号BASE在40ns期间成为高电平后又成为低电平。因而，内部控制信号生成部34输出在40ns期间成为高电平后又成为低电平的信号BASED。将信号BASED输入到反转电路33和VDC供给电路35中。在接受了信号BASED后，VDC供给电路35根据控制信号ZICME、ZICLE、ZICSE的控制，供给作为主电源的规定的功率VCCS。

其次，说明外围电源电路VDC(b)成为辅助电源的情况的工作。这是例如激活了存储体B(存储体阵列B1、B2)(图1)的情况。首先，输入控制信号RASD<2>、ZSONM<2>和ZEN。控制信号RASD<2>和ZSONM<2>分别为高电平和低电平。VDC控制电路31输出内部控制信号BASE、ZICL、ICS。将内部控制信号BASE与来自外围电源电路VDC(c)(图2)的控制信号BASE_B一起输入到内部控制信号生成部34和VDC供给电路35中。在外围电源电路VDC(b)成为辅助电源的情况下，控制信号BASE_B在40ns期间内成为高电平后又成为低电平。因而，内部控制信号生成部34输出在40ns期间内成为高电平后又成为低电平的信号BASED。将信号BASED输入到反转电路33中。如果接受信号BASED，则反转电路33对VDC供给电路35输出该反转信号ZICME。VDC供给电路35接受控制信号BASE_B和ZICME。VDC供给电路35根据控制信号BASE_B和ZICME的控制，供给作为辅助电源的规定的功率VCCS。再有，在VDC供给电路35成为辅助电源的情况下，不接受控制信号ZICLE和ZICSE的控制。

VDC控制电路31输出的控制信号BASE也输入到控制信号生成部32中。控制信号生成部32将该输出作为控制信号BASE_C送给外围电源电路VDC(c)。控制信号BASE_C成为外围电源电路VDC(c)作为辅助电源工作的情况下的VDC供给电路35的控制信号。在至此的说明中，以外围电源电路VDC(b)为例进行了说明。但是，这对外围电源电路VDC(c)也是同样的。

其次，参照图5和图6，说明VDC供给电路35的具体的结构。图5是示出VDC供给电路35的结构的框图。VDC供给电路35主要包含：VDC比较器51；辅助电源选择电路53；以及电源驱动用电路54。VDC供给电路35根据是否将外围电源电路VDC作为辅助电源来利用这一点，使电源输出VCCS的电流的供给量变化。

以下，说明VDC供给电路35的各构成要素。VDC比较器51根据多个控制信号，输出决定功率供给量的模拟信号D0。这里所说的多个控制信号主要是从反转电路33(图3)输出的内部控制信号ZICME、ZICLE、ZICSE。根据这3个内部信号来进行VDC比较器51的比较工作。参照图6，在后面将要叙述VDC比较器51更详细的结构和工作。

辅助电源选择电路53根据控制信号BASED和D0，输出控制信号D1。控制信号D1是改变电源驱动用电路54的输出晶体管的晶体管尺寸的信号。更具体地说，在外围电源电路VDC成为主电源的情况下，因为控制信号BASE_B成为低电平，晶体管56被关断，此外，开关58导通。因而，辅助电源选择电路53的输出信号D1与信号D0相同。电源驱动用电路54作为输出驱动器，使用左右两方的晶体管来输出功率VCCS。另一方面，在外围电源电路VDC成为辅助电源的情况下，因为控制信号BASE_B在40ns期间内为低电平，晶体管56被导通，此外，开关58关断。因而，电源驱动用电路54作为输出驱动器，只使用左侧的晶体管来输出功率VCCS。

电源驱动用电路54具备多个晶体管。本发明的特征之一在于，在外围电源电路VDC作为辅助电源来使用的情况下，减小输出晶体管的尺寸，使电源供给的响应性提高。所谓减小输出晶体管的尺寸，表示减少所使用的晶体管的数目、换言之，减少导通的晶体管的数目。

在图中，设置了2个晶体管，其中，利用控制信号D0常时地控制左侧的晶体管。另一方面，利用输出信号D1控制右侧的晶体管。如与辅助电源选择电路53相关地说明了的那样，在外围电源电路VDC成为主电源的情况下，控制信号D1与控制信号D0相同。即，左右的晶体管用相同的控制信号来工作。另一方面，在外围电源电路VDC成为辅助电源的情况下，控制信号D1与恒定电流源57导通，电源驱动用电路54的右侧的晶体管被关断。由此，在外围电源电路VDC成为辅助电源的情况下，电源驱动用电路54的输出晶体管只利用左侧的晶体管。由此，可提高电源供给的响应性。

接着，参照图6，说明VDC比较器51。图6是示出VDC比较器51的结构的电路图。VDC比较器51比较基准信号VREF与表示流过多少电流的比较对象的信号VCCS，根据其差值的大小来输出信号D0。

电源的能力可用在维持了恒定的电压的状态下流过多少电流、或在不产生电压的下降的情况下流过多少电流来表示。外围电源电路VDC在流过较大的电流的情况下，不能按原样维持电压，从而产生电压下降。因而，VDC供给电路35通过降低信号D0的电压，打开电源驱动用电路54的门，以增强所供给的功率的方式来工作。由此，即使流过较大的电流，也不会产生电压下降，可维持电压。

比较部61进行基准信号VREF与比较对象的信号VCCS的比较。即，比较部61根据从反转电路33(图3)输出的3个控制信号ZICME、ZICLE、ZICSE，进行比较工作。

比较部61具备由3个内部控制信号ZICME、ZICLE、ZICSE分别驱动的晶体管。晶体管T1由起因于控制信号ZICSE而输出的信号VCCS来驱动。晶体管T3由控制信号ZICME来驱动。晶体管T5、T6由控制信号ZICLE来驱动。设置由这3个信号分别驱动的晶体管的优点在于能变更电流的比较点。

在比较对象VCCS上产生了电压下降的情况下，输出信号D0的电压下降，使对电源输出VCCS的功率的供给增加。在将外围电源电路VDC用作主电源的情况下，利用控制信号ZICSE、ZICME、ZICLE的控制，信号COMP成为3mA的电流。此外，在将外围电源电路VDC作为辅助电源的情况下，信号COMP成为1.4mA的电流。即，在用作辅助电源的情况下，可降低消耗电流。

在将外围电源电路VDC作为辅助电源使用的情况下，与作为主电源使用的情况相比，控制信号D0的下降相对于比较对象VCCS的电压下降来说变慢。在这方面，也可认为功率供给的响应性恶化。但是，如上所述，通过减少用电源驱动用电路54(图5)驱动的电源驱动用晶体管、换言之，减小电源驱动用晶体管的尺寸，由于可提高功率供给的响应性，故作为结果，功率供给的响应性不恶化。

其次，说明存储体用电源电路VPP的控制。再次参照图2，在DRAM芯片上设置的4个存储体用电源电路VPP(w)～(z)都是对已被选择的字线(未图示)施加对从外部供给的电源电压进行了升压的升压电压Vpp。施加升压电压的原因是为了防止在DRAM的各存储单元中包含的存取晶体管的阈值电压的损失，可靠地将电源电压电平的数据写入到电容器中。可采用利用了存储体用电源电路VPP内设置的众所周知的充电泵电路(未图示)的充电泵工作来得到升压电压。

如果常时地驱动全部存储体用电源电路VPP(w)～(z)，则控制变得简单，但其反面是功耗变大。因此，如果只驱动必要的存储体用电源电路VPP，则可抑制功耗。可利用控制信号RASD<3：0>来实现存储体用电源电路VPP的选择性驱动。

例如，在激活了存储体D时，利用控制信号RASD<3>使存储体用电源电路VPP激活。此时，不激活存储体用电源电路VPP(x)～(z)。在另一例中，在激活了存储体B时，利用控制信号RASD<1>使存储体用电源电路VPP(x)、VPP(y)激活。此时，不激活存储体用电源电路VPP(w)和(z)。在激活了其它的存储体A、D时，也是同样的。

再次参照图1，在本实施例中，使存储体用电源电路VPP供给的功率随存储体用电源电路VPP的位置不同而不同。存储体用电源电路VPP(w)、(z)的功率供给能力比存储体用电源电路VPP(x)、(y)的功率供给能力大。具体地说，约为2倍。其原因是，存储体用电源电路VPP(w)、(z)必须分别驱动邻接的2个存储体阵列D1、D2和存储体阵列A1、A2。存储体用电源电路VPP(x)、(y)分别只驱动存储体阵列B1、B2的一方即可。或者，只驱动存储体阵列C2、C1的一方即可。通过从中央区域的对角的存储体用电源电路VPP分别供给功率，可使信号变化工作的影响(例如，热的发生)变得均匀，可使存储器稳定地工作。

可利用存储体用电源电路VPP内的充电泵电路(未图示)的充电泵单元的数目来调整存储体用电源电路VPP供给的功率的大小。例如，在需要大的升压电压的存储体用电源电路VPP(w)、(z)中设置了4个充电泵单元，另一方面，在存储体用电源电路VPP(x)、(y)中设置了2个充电泵单元。充电泵单元根据决定是否激活存储体用电源电路VPP的控制信号RASD<3：0>来工作。

按照本发明，对形成1个存储体的、分开配置的存储体阵列的组，将电源(外围电源电路VDC)作为供给主功率的主电源和供给比主功率小的辅助功率的辅助电源来供给功率。由此，即使是分开配置的存储体阵列，也能施加避免了电压下降的充分的功率。

此外，在电源(外围电源电路VDC)中设置了调整输出功率的多个输出晶体管，通过调整流过电流的晶体管的数目，具有供给辅助功率的辅助电源的功能。通过使输出晶体管的数目减少、即减小晶体管的尺寸，可加快工作，从而可使响应性提高。

流过电源(外围电源电路VDC)中的辅助电源的比较器中的电流大小是流过主电源的比较器中的电流的约一半。由此可减少消耗电流。

在本发明中，从多个电源(存储体用电源电路VPP)中的2个电源分别对字线供给功率，其中，上述字线对分开配置的2个阵列进行存取。由此，即使对在阵列分离了的位置上配置的存储体，也能避免电压下降、而且可供给必要的充分的功率。

从2个电源(存储体用电源电路VPP)分别供给的功率的量比从单一的电源(存储体用电源电路VPP)供给的功率的量小。由此，可抑制功耗。

将2个电源配置在中央区域的4角的对角上。由此，可使信号变化工作(例如，发热)变得均匀，可使存储器稳定地工作。

Claims (7)

1.一种半导体存储器，具备：由2个1组形成存储体的多个阵列；对驱动上述多个阵列的每一阵列的外围电路供给驱动功率的多个第1电源；以及对字线供给存取功率的多个第2电源，其中，上述字线对上述多个阵列进行存取，其特征在于：

将上述多个阵列配置成行列状，使其包围半导体存储器衬底的中央区域，将上述多个第1电源设置在上述中央区域一侧和夹住上述多个阵列中的特定的阵列的相向一侧，将上述多个第2电源配置在上述中央区域的4角，

上述多个第1电源作为供给主功率的主电源和供给比上述主功率小的辅助功率的辅助电源，对形成1个存储体的、分开配置的阵列的组供给功率。

2.如权利要求1中所述的半导体存储器，其特征在于：

上述多个第1电源分别具备调整输出功率的多个输出晶体管，

上述主电源输出作为辅助电源使之激活的激活信号，

从上述主电源接受了上述激活信号的电源根据上述激活信号，通过调整流过电流的晶体管的数目，具有供给上述辅助功率的辅助电源的功能。

3.如权利要求2中所述的半导体存储器，其特征在于：

上述多个第1电源分别具备对表示流过的电流的第1信号与成为基准的第2信号进行比较、根据其差值和上述激活信号来决定输出功率的供给量的比较器，

流过上述辅助电源的比较器的电流大小是流过上述主电源的比较器的电流的约一半。

4.如权利要求1中所述的半导体存储器，其特征在于：

从多个第2电源中的单一电源对字线供给功率，其中，上述字线对形成存储体的、邻接地配置的2个阵列进行存取，

从多个第2电源中的2个电源分别对字线供给功率，其中，上述字线对形成存储体的、分开配置的2个阵列进行存取。

5.如权利要求4中所述的半导体存储器，其特征在于：

从上述2个电源分别供给的功率的量比从上述单一电源供给的功率的量小。

6.如权利要求4中所述的半导体存储器，其特征在于：

在上述中央区域的4角的对角处配置了上述2个电源。

7.如权利要求1中所述的半导体存储器，其特征在于：

上述多个第2电源根据由上述激活信号生成的控制信号来工作。

Images