JPH1153892A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- JPH1153892A JPH1153892A JP21038197A JP21038197A JPH1153892A JP H1153892 A JPH1153892 A JP H1153892A JP 21038197 A JP21038197 A JP 21038197A JP 21038197 A JP21038197 A JP 21038197A JP H1153892 A JPH1153892 A JP H1153892A
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Abstract
(57)【要約】
【課題】 正確な読出しが可能なマスクＲＯＭ等を提供
する。 【解決手段】 ビット線ＢＬ０〜ＢＬｎの内の１本が、
マルチプレクサ１２で選択されて抵抗器１３を介して電
流検出部１４ａに読出し電流を出力する。読出し電流は
ワード線ＷＬｉで選択されたＭＯＳ１１i,j と同一ビッ
ト線上のそれ以外のＭＯＳ１１i,j の記憶内容に応じ
て、０又は最小電流Ｉ以上の可変値となる。ビット線Ｂ
Ｌｎに隣接して、これに平行に配置されたダミービット
線ＤＢＬ上には、直列接続されたＤＭＯＳ１５０及びＥ
ＭＯＳ１５１〜１５７が配置されている。ＤＭＯＳ１５
０及びＥＭＯＳ１５１〜１５７のゲートは、それぞれ
“Ｌ”、“Ｈ”に固定接続され、ダミービット線ＤＢＬ
は、抵抗値２Ｒの抵抗器１６を介して電流検出部ｌ４ａ
に接続されているので、常にビット線ＢＬ０〜ＢＬｎの
最小電流Ｉの１／２が供給され、正確な読出しが可能に
なる。
する。 【解決手段】 ビット線ＢＬ０〜ＢＬｎの内の１本が、
マルチプレクサ１２で選択されて抵抗器１３を介して電
流検出部１４ａに読出し電流を出力する。読出し電流は
ワード線ＷＬｉで選択されたＭＯＳ１１i,j と同一ビッ
ト線上のそれ以外のＭＯＳ１１i,j の記憶内容に応じ
て、０又は最小電流Ｉ以上の可変値となる。ビット線Ｂ
Ｌｎに隣接して、これに平行に配置されたダミービット
線ＤＢＬ上には、直列接続されたＤＭＯＳ１５０及びＥ
ＭＯＳ１５１〜１５７が配置されている。ＤＭＯＳ１５
０及びＥＭＯＳ１５１〜１５７のゲートは、それぞれ
“Ｌ”、“Ｈ”に固定接続され、ダミービット線ＤＢＬ
は、抵抗値２Ｒの抵抗器１６を介して電流検出部ｌ４ａ
に接続されているので、常にビット線ＢＬ０〜ＢＬｎの
最小電流Ｉの１／２が供給され、正確な読出しが可能に
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、製造段階で記憶内
容を書込んだ読出し専用メモリ（以下、「ＲＯＭ」とい
う）、特に、記憶内容がマスクによってメモリセルに書
込まれ、それらのメモリセルが直列に接続されたＮＡＮ
Ｄ型マスクＲＯＭ等の読出し技術に関するものである。
容を書込んだ読出し専用メモリ（以下、「ＲＯＭ」とい
う）、特に、記憶内容がマスクによってメモリセルに書
込まれ、それらのメモリセルが直列に接続されたＮＡＮ
Ｄ型マスクＲＯＭ等の読出し技術に関するものである。
【０００２】
【従来の技術】図２は、従来のＮＡＮＤ型マスクＲＯＭ
の一例を示す概略の構成図である。このマスクＲＯＭ
は、平行に配置された複数のワード線ＷＬ０〜ＷＬ７
と、これらのワード線ＷＬ０〜ＷＬ７に直交して、平行
に配置された複数のビット線ＢＬ０〜ＢＬｎを有してい
る。ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬｎ
の各交叉箇所には、ＭＯＳトランジスタ（以下、単に
「ＭＯＳ」という）１i,j（但し、ｉ＝０〜７，ｊ＝０
〜ｎ）が配置されている。各ワード線ＷＬｉに沿って配
置されたＭＯＳ１i,0 〜１i,n のゲートには、ワード線
ＷＬｉが共通に接続されている。一方、各ビット線ＢＬ
ｊに沿って配置されたＭＯＳ１0、j 〜１7,j は、それぞ
れ直列に接続され、そのビット線ＢＬｊの一端が電源電
圧ＶＣＣに接続され、他端がマルチプレクサ２の入力側
に接続されている。マルチプレクサ２は、複数の入力側
に接続されたビット線ＢＬ０〜ＢＬｎの内から、選択信
号ＳＥＬに基づいて選択した１本のビット線ＢＬｊをそ
の出力側に接続するものである。マルチプレクサ２の出
力側は、センスアンプ３内の電流検出部３ａの第１の入
力側に接続されている。
の一例を示す概略の構成図である。このマスクＲＯＭ
は、平行に配置された複数のワード線ＷＬ０〜ＷＬ７
と、これらのワード線ＷＬ０〜ＷＬ７に直交して、平行
に配置された複数のビット線ＢＬ０〜ＢＬｎを有してい
る。ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬｎ
の各交叉箇所には、ＭＯＳトランジスタ（以下、単に
「ＭＯＳ」という）１i,j（但し、ｉ＝０〜７，ｊ＝０
〜ｎ）が配置されている。各ワード線ＷＬｉに沿って配
置されたＭＯＳ１i,0 〜１i,n のゲートには、ワード線
ＷＬｉが共通に接続されている。一方、各ビット線ＢＬ
ｊに沿って配置されたＭＯＳ１0、j 〜１7,j は、それぞ
れ直列に接続され、そのビット線ＢＬｊの一端が電源電
圧ＶＣＣに接続され、他端がマルチプレクサ２の入力側
に接続されている。マルチプレクサ２は、複数の入力側
に接続されたビット線ＢＬ０〜ＢＬｎの内から、選択信
号ＳＥＬに基づいて選択した１本のビット線ＢＬｊをそ
の出力側に接続するものである。マルチプレクサ２の出
力側は、センスアンプ３内の電流検出部３ａの第１の入
力側に接続されている。
【０００３】また、このマスクＲＯＭは、ビット線ＢＬ
ｊと平行にダミービット線ＤＢＬを有しており、このダ
ミービット線ＤＢＬとワード線ＷＬ０〜ＷＬ７との各交
叉箇所には、ダミーセル群４を構成するＭＯＳ４０〜４
７が配置されている。ＭＯＳ４０〜４７のゲートは、そ
れぞれワード線ＷＬ０〜ＷＬ７に接続されるとともに、
これらのＭＯＳ４０〜４７は直列に接続されている。そ
して、ダミービット線ＤＢＬの一端が電源電圧ＶＣＣに
接続され、他端がノードＮ１に接続されている。マスク
ＲＯＭは、更にＭＯＳ４０〜４７と同数のダミー用電流
源セル群５を構成するＭＯＳ５０〜５７を有している。
ＭＯＳ５０〜５７は直列に接続され、その一端が電源電
圧ＶＣＣに、他端がノードＮ１に接続されている。そし
て、ＭＯＳ５０のゲートは接地電圧ＧＮＤに、その他の
ＭＯＳ５１〜５７のゲートは電源電圧ＶＣＣに接続され
ている。ノードＮ１は、前記センスアンプ３内の電流検
出部３ａの第２の入力側に接続されている。センスアン
プ３は、第１及び第２の入力側から入力される電流の値
を比較するために、電圧の値に変換する電流検出部３ａ
と、変換された電圧の値の差を増幅する差動増幅部３ｂ
とで構成されている。そして、差動増幅部３ｂで増幅さ
れた比較結果が読出しデータＲＤとして出力されるよう
になっている。
ｊと平行にダミービット線ＤＢＬを有しており、このダ
ミービット線ＤＢＬとワード線ＷＬ０〜ＷＬ７との各交
叉箇所には、ダミーセル群４を構成するＭＯＳ４０〜４
７が配置されている。ＭＯＳ４０〜４７のゲートは、そ
れぞれワード線ＷＬ０〜ＷＬ７に接続されるとともに、
これらのＭＯＳ４０〜４７は直列に接続されている。そ
して、ダミービット線ＤＢＬの一端が電源電圧ＶＣＣに
接続され、他端がノードＮ１に接続されている。マスク
ＲＯＭは、更にＭＯＳ４０〜４７と同数のダミー用電流
源セル群５を構成するＭＯＳ５０〜５７を有している。
ＭＯＳ５０〜５７は直列に接続され、その一端が電源電
圧ＶＣＣに、他端がノードＮ１に接続されている。そし
て、ＭＯＳ５０のゲートは接地電圧ＧＮＤに、その他の
ＭＯＳ５１〜５７のゲートは電源電圧ＶＣＣに接続され
ている。ノードＮ１は、前記センスアンプ３内の電流検
出部３ａの第２の入力側に接続されている。センスアン
プ３は、第１及び第２の入力側から入力される電流の値
を比較するために、電圧の値に変換する電流検出部３ａ
と、変換された電圧の値の差を増幅する差動増幅部３ｂ
とで構成されている。そして、差動増幅部３ｂで増幅さ
れた比較結果が読出しデータＲＤとして出力されるよう
になっている。
【０００４】このようなマスクＲＯＭの製造工程中にお
いて、マトリクス状に配置された各ＭＯＳ１i,j に対し
て、書込みデータに応じてイオン注入が行われる。即
ち、データ“１”を書込むべきアドレスのワード線ＷＬ
ｉとそのアドレス内のビットのビット線ＢＬｊの交叉箇
所のＭＯＳ１i,j に、マスクに開けられた窓を通して、
イオンが注入される。イオンの注入により、データ
“１”に対応するＭＯＳ１i, j （例えば、ＭＯＳ
１0、1 ，１1,2 等）は、ディプレッション形ＭＯＳ（以
下、「ＤＭＯＳ」という）１i,j に変化する。ＤＭＯＳ
１i,j は、イオン注入されているため、閾値電圧Ｖｔが
負の電圧となり、そのゲート電圧がレベル“Ｌ”であっ
ても、一定の電流が流れるようになる。一方、マスクに
よってイオン注入がされなかったデータ“０”に対応す
るＭＯＳ１i,j （例えば、ＭＯＳ１0、0 ，１1, 0 等）
は、いわゆるエンハンスメント形ＭＯＳ（以下、「ＥＭ
ＯＳ」という）１i,j となる。ＥＭＯＳ１i,j の閾値電
圧Ｖｔは正の電圧であり、ゲート電圧がレベル“Ｌ”の
ときには、完全にカットオフ状態となる。また、ダミー
用電流源セル群５のＭＯＳ５０にはイオン注入が行わ
れ、ＤＭＯＳ５０が形成される。ダミー用電流源セル群
５のその他のＭＯＳ５１〜５７、及びダミービット線Ｄ
ＢＬ上に配置されたＭＯＳ４０〜４７にはイオン注入は
行われず、ＥＭＯＳ５１〜５７及びＥＭＯＳ４０〜４７
が形成される。ダミービット線ＤＢＬ上のＥＭＯＳ４０
〜４７は、平行に配置された他のビット線ＢＬｊと同等
の配線抵抗値や静電容量値を加算するために設けられて
たものである。
いて、マトリクス状に配置された各ＭＯＳ１i,j に対し
て、書込みデータに応じてイオン注入が行われる。即
ち、データ“１”を書込むべきアドレスのワード線ＷＬ
ｉとそのアドレス内のビットのビット線ＢＬｊの交叉箇
所のＭＯＳ１i,j に、マスクに開けられた窓を通して、
イオンが注入される。イオンの注入により、データ
“１”に対応するＭＯＳ１i, j （例えば、ＭＯＳ
１0、1 ，１1,2 等）は、ディプレッション形ＭＯＳ（以
下、「ＤＭＯＳ」という）１i,j に変化する。ＤＭＯＳ
１i,j は、イオン注入されているため、閾値電圧Ｖｔが
負の電圧となり、そのゲート電圧がレベル“Ｌ”であっ
ても、一定の電流が流れるようになる。一方、マスクに
よってイオン注入がされなかったデータ“０”に対応す
るＭＯＳ１i,j （例えば、ＭＯＳ１0、0 ，１1, 0 等）
は、いわゆるエンハンスメント形ＭＯＳ（以下、「ＥＭ
ＯＳ」という）１i,j となる。ＥＭＯＳ１i,j の閾値電
圧Ｖｔは正の電圧であり、ゲート電圧がレベル“Ｌ”の
ときには、完全にカットオフ状態となる。また、ダミー
用電流源セル群５のＭＯＳ５０にはイオン注入が行わ
れ、ＤＭＯＳ５０が形成される。ダミー用電流源セル群
５のその他のＭＯＳ５１〜５７、及びダミービット線Ｄ
ＢＬ上に配置されたＭＯＳ４０〜４７にはイオン注入は
行われず、ＥＭＯＳ５１〜５７及びＥＭＯＳ４０〜４７
が形成される。ダミービット線ＤＢＬ上のＥＭＯＳ４０
〜４７は、平行に配置された他のビット線ＢＬｊと同等
の配線抵抗値や静電容量値を加算するために設けられて
たものである。
【０００５】このようなマスクＲＯＭにおいて、ワード
線ＷＬ０が選択されてレベル“Ｌ”になり、他のワード
線ＷＬ１〜ＷＬ７がすべてレベル“Ｈ”になった場合、
ワード線ＷＬ０上のＥＭＯＳ４０，１0,0 ，１0,2 はカ
ットオフ状態となっているので、ダミービット線ＤＢＬ
及びビット線ＢＬ０，ＢＬ２には電流が流れない。これ
に対して、ＤＭＯＳ１0,1 ，１0,n は、ゲート電圧が
“Ｌ”でもカットオフ状態にはならない。従って、ビッ
ト線ＢＬ１がマルチプレクサ２で選択されたときには、
例えば３０μＡ程度の電流ｉ１がセンスアンプ３内の電
流検出部３ａの第１の入力側に流れ込む。また、ビット
線ＢＬｎがマルチプレクサ２で選択されたときには、導
通状態となっているその他のＤＭＯＳ１1,n 〜１7,n の
影響で、１５０μＡ程度の電流ｉｎが電流検出部３ａの
第１の入力側に流れ込む。
線ＷＬ０が選択されてレベル“Ｌ”になり、他のワード
線ＷＬ１〜ＷＬ７がすべてレベル“Ｈ”になった場合、
ワード線ＷＬ０上のＥＭＯＳ４０，１0,0 ，１0,2 はカ
ットオフ状態となっているので、ダミービット線ＤＢＬ
及びビット線ＢＬ０，ＢＬ２には電流が流れない。これ
に対して、ＤＭＯＳ１0,1 ，１0,n は、ゲート電圧が
“Ｌ”でもカットオフ状態にはならない。従って、ビッ
ト線ＢＬ１がマルチプレクサ２で選択されたときには、
例えば３０μＡ程度の電流ｉ１がセンスアンプ３内の電
流検出部３ａの第１の入力側に流れ込む。また、ビット
線ＢＬｎがマルチプレクサ２で選択されたときには、導
通状態となっているその他のＤＭＯＳ１1,n 〜１7,n の
影響で、１５０μＡ程度の電流ｉｎが電流検出部３ａの
第１の入力側に流れ込む。
【０００６】一方、ダミー用電流源セル群５を構成する
ＤＭＯＳ５０，ＥＭＯＳ５１〜５７の各ゲートには、ビ
ット線ＢＬ１と同じ組合わせのゲート電圧が与えられて
いるので、その導通状態はビット線ＢＬ１にほぼ等しく
なる。このため、ダミー用電流源セル群５から３０μＡ
程度の電流ｉｄｃが電流検出部３ａの第２の入力側に流
れ込む。電流検出部３ａは、ノードＮ１を通してダミー
用電流源セル群５から第２の入力側に流れ込む電流ｉｄ
ｃを基準にして、第１の入力側に流れ込むビット線ＢＬ
ｉの電流の値を比較する。この比較を確実に行うため
に、電流検出部３ａの第１の入力側には見掛上の抵抗値
２Ｒを有する電流検出回路が設けられ、第２の入力側に
は見掛上の抵抗値Ｒを有する電流検出回路が設けられて
いる。このため、電流検出部３ａにおいて、ビット線Ｂ
Ｌｉに流れる電流は、電流ダミー用電流源セル群５に流
れる電流に比較して２倍以上の差を有する電圧値に変換
され、差動増幅部３ｂに与えられる。このように、ビッ
ト線ＢＬｊ上のＤＭＯＳi,j が１個だけのときにも、確
実にデータを読出すことが可能になっている。
ＤＭＯＳ５０，ＥＭＯＳ５１〜５７の各ゲートには、ビ
ット線ＢＬ１と同じ組合わせのゲート電圧が与えられて
いるので、その導通状態はビット線ＢＬ１にほぼ等しく
なる。このため、ダミー用電流源セル群５から３０μＡ
程度の電流ｉｄｃが電流検出部３ａの第２の入力側に流
れ込む。電流検出部３ａは、ノードＮ１を通してダミー
用電流源セル群５から第２の入力側に流れ込む電流ｉｄ
ｃを基準にして、第１の入力側に流れ込むビット線ＢＬ
ｉの電流の値を比較する。この比較を確実に行うため
に、電流検出部３ａの第１の入力側には見掛上の抵抗値
２Ｒを有する電流検出回路が設けられ、第２の入力側に
は見掛上の抵抗値Ｒを有する電流検出回路が設けられて
いる。このため、電流検出部３ａにおいて、ビット線Ｂ
Ｌｉに流れる電流は、電流ダミー用電流源セル群５に流
れる電流に比較して２倍以上の差を有する電圧値に変換
され、差動増幅部３ｂに与えられる。このように、ビッ
ト線ＢＬｊ上のＤＭＯＳi,j が１個だけのときにも、確
実にデータを読出すことが可能になっている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
マスクＲＯＭでは、次のような課題があった。即ち、ダ
ミー用電流源セル群５は、ビット線ＢＬｊとは別の箇所
に配置されており、そのＤＭＯＳ５０に供給するための
電源電圧ＶＣＣの配線も異なっている。このような配線
経路の相違により、電源インピーダンスの相違が発生
し、比較用の電流ｉｄｃの電流値が所定の値よりも小さ
くなるという状況が生じる。この結果、許容電源電圧Ｖ
ＣＣの範囲が狭くなり、アクセスタイムに遅延が生じた
り、読出したデータに誤りが発生するというような誤動
作の原因となっていた。本発明は、前記従来技術が持っ
ていた課題を解決し、正確な読出しが可能なＲＯＭを提
供するものである。
マスクＲＯＭでは、次のような課題があった。即ち、ダ
ミー用電流源セル群５は、ビット線ＢＬｊとは別の箇所
に配置されており、そのＤＭＯＳ５０に供給するための
電源電圧ＶＣＣの配線も異なっている。このような配線
経路の相違により、電源インピーダンスの相違が発生
し、比較用の電流ｉｄｃの電流値が所定の値よりも小さ
くなるという状況が生じる。この結果、許容電源電圧Ｖ
ＣＣの範囲が狭くなり、アクセスタイムに遅延が生じた
り、読出したデータに誤りが発生するというような誤動
作の原因となっていた。本発明は、前記従来技術が持っ
ていた課題を解決し、正確な読出しが可能なＲＯＭを提
供するものである。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、ＮＡＮＤ型マスクＲＯ
Ｍ等のＲＯＭにおいて、平行に配置された複数のワード
線と、前記ワード線に直交して配置された複数のビット
線と、前記各ワード線と前記各ビット線との各交叉箇所
に設けられて該ビット線の方向に直列に接続されるとと
もに、該ワード線に与えられる選択信号によって選択さ
れた時に、予め書込まれた記憶内容に基づいて導通状態
または非導通状態となり、該選択信号によって選択され
ない時には導通状態となって、その状態に対応する電流
を該ビット線を通して出力する複数のメモリセルで構成
される複数のメモリセル群と、次のような比較メモリセ
ル群と、選択手段と、第１及び第２の抵抗手段と、読出
し手段とを備えている。比較メモリセル群は、前記ビッ
ト線に設けられた前記メモリセル群に隣接して設けら
れ、該メモリセル群のメモリセルと同数の直列接続され
た複数の比較電流供給用の比較メモリセルを有するもの
である。選択手段は、前記複数のビット線の中からアド
レス信号によって指定されたビット線を選択するもので
ある。第１の抵抗手段は、前記選択手段で選択されたビ
ット線に流れる電流を第１の抵抗値を通して出力するも
のであり、第２の抵抗手段は、前記比較メモリセル群を
流れる電流を第２の抵抗値を通して出力するものであ
る。そして、読出し手段は、前記第１及び第２の抵抗手
段からそれぞれ出力される電流の大きさを比較して、そ
の比較結果に基づいて前記選択信号によって選択された
メモリセルの記憶内容を出力するものである。
め、本発明の内の第１の発明は、ＮＡＮＤ型マスクＲＯ
Ｍ等のＲＯＭにおいて、平行に配置された複数のワード
線と、前記ワード線に直交して配置された複数のビット
線と、前記各ワード線と前記各ビット線との各交叉箇所
に設けられて該ビット線の方向に直列に接続されるとと
もに、該ワード線に与えられる選択信号によって選択さ
れた時に、予め書込まれた記憶内容に基づいて導通状態
または非導通状態となり、該選択信号によって選択され
ない時には導通状態となって、その状態に対応する電流
を該ビット線を通して出力する複数のメモリセルで構成
される複数のメモリセル群と、次のような比較メモリセ
ル群と、選択手段と、第１及び第２の抵抗手段と、読出
し手段とを備えている。比較メモリセル群は、前記ビッ
ト線に設けられた前記メモリセル群に隣接して設けら
れ、該メモリセル群のメモリセルと同数の直列接続され
た複数の比較電流供給用の比較メモリセルを有するもの
である。選択手段は、前記複数のビット線の中からアド
レス信号によって指定されたビット線を選択するもので
ある。第１の抵抗手段は、前記選択手段で選択されたビ
ット線に流れる電流を第１の抵抗値を通して出力するも
のであり、第２の抵抗手段は、前記比較メモリセル群を
流れる電流を第２の抵抗値を通して出力するものであ
る。そして、読出し手段は、前記第１及び第２の抵抗手
段からそれぞれ出力される電流の大きさを比較して、そ
の比較結果に基づいて前記選択信号によって選択された
メモリセルの記憶内容を出力するものである。
【０００９】第２の発明は、第１の発明のＲＯＭにおい
て、前記比較メモリセル群を、前記ビット線に設けられ
た前記メモリセル群に隣接して設けられ、該メモリセル
群のメモリセルと同数の直列接続された複数の比較電流
供給用の比較メモリセルを有し、該複数の比較メモリセ
ルの内の１個のみが選択された時に導通状態になるよう
に予め記憶内容が書込まれるとともに常に選択された状
態に設定され、残りの比較メモリセルが常に非選択の状
態に設定された構成にするとともに、前記第２の抵抗手
段を、前記比較メモリセル群を流れる電流を前記第１の
抵抗値の２倍の抵抗値を通して出力する構成にしてい
る。第３の発明は、第１の発明のＲＯＭにおいて、前記
比較メモリセル群を、前記ビット線に設けられた前記メ
モリセル群に隣接して設けられ、該メモリセル群のメモ
リセルと同数の直列接続された複数の比較電流供給用の
比較メモリセルを有し、該各比較メモリセルは選択され
た時に導通状態になるように予め記憶内容が書込まれる
とともに、対応する前記ワード線によってそれぞれ選択
される構成にするとともに、前記第２の抵抗手段を、前
記比較メモリセル群を流れる電流が特定の値になるよう
な抵抗値を有する構成にしている。
て、前記比較メモリセル群を、前記ビット線に設けられ
た前記メモリセル群に隣接して設けられ、該メモリセル
群のメモリセルと同数の直列接続された複数の比較電流
供給用の比較メモリセルを有し、該複数の比較メモリセ
ルの内の１個のみが選択された時に導通状態になるよう
に予め記憶内容が書込まれるとともに常に選択された状
態に設定され、残りの比較メモリセルが常に非選択の状
態に設定された構成にするとともに、前記第２の抵抗手
段を、前記比較メモリセル群を流れる電流を前記第１の
抵抗値の２倍の抵抗値を通して出力する構成にしてい
る。第３の発明は、第１の発明のＲＯＭにおいて、前記
比較メモリセル群を、前記ビット線に設けられた前記メ
モリセル群に隣接して設けられ、該メモリセル群のメモ
リセルと同数の直列接続された複数の比較電流供給用の
比較メモリセルを有し、該各比較メモリセルは選択され
た時に導通状態になるように予め記憶内容が書込まれる
とともに、対応する前記ワード線によってそれぞれ選択
される構成にするとともに、前記第２の抵抗手段を、前
記比較メモリセル群を流れる電流が特定の値になるよう
な抵抗値を有する構成にしている。
【００１０】第４の発明は、第１の発明のＲＯＭにおい
て、前記比較メモリセル群を、前記ビット線に設けられ
た前記メモリセル群に隣接して設けられ、該メモリセル
群のメモリセルと同数の直列接続された複数の比較電流
供給用の比較メモリセルを有し、該各比較メモリセルは
選択された時に導通状態になるように予め記憶内容が書
込まれるとともに、対応する前記ワード線によってそれ
ぞれ選択される構成にするとともに、前記第２の抵抗手
段を、前記比較メモリセル群を構成する比較メモリセル
と同様の特性を有する抵抗用メモリセルを複数個直列に
接続し、該複数の抵抗用メモリセルを選択または非選択
の状態に設定することにより、該直列に接続された抵抗
用メモリセルを流れる電流が特定の値になるような抵抗
値を有する構成にしている。本発明によれば、以上のよ
うにＲＯＭを構成したので、次のような作用が行われ
る。複数のワード線の内の１本のワード線が選択信号に
よって選択されると、そのワード線に接続されたメモリ
セルから、予め書込まれた記憶内容に対応する電流がビ
ット線に出力される。選択手段によって複数のビット線
の内の１本のビット線が選択されて、そのビット線を流
れる電流が第１の抵抗手段を介して読出し手段に出力さ
れる。一方、比較メモリセル群から出力された比較電流
は、第２の抵抗手段を介して読出し手段に出力される。
そして、この読出し手段によって２つの電流が比較され
て、その比較結果に基づいてメモリセルの記憶内容が出
力される。
て、前記比較メモリセル群を、前記ビット線に設けられ
た前記メモリセル群に隣接して設けられ、該メモリセル
群のメモリセルと同数の直列接続された複数の比較電流
供給用の比較メモリセルを有し、該各比較メモリセルは
選択された時に導通状態になるように予め記憶内容が書
込まれるとともに、対応する前記ワード線によってそれ
ぞれ選択される構成にするとともに、前記第２の抵抗手
段を、前記比較メモリセル群を構成する比較メモリセル
と同様の特性を有する抵抗用メモリセルを複数個直列に
接続し、該複数の抵抗用メモリセルを選択または非選択
の状態に設定することにより、該直列に接続された抵抗
用メモリセルを流れる電流が特定の値になるような抵抗
値を有する構成にしている。本発明によれば、以上のよ
うにＲＯＭを構成したので、次のような作用が行われ
る。複数のワード線の内の１本のワード線が選択信号に
よって選択されると、そのワード線に接続されたメモリ
セルから、予め書込まれた記憶内容に対応する電流がビ
ット線に出力される。選択手段によって複数のビット線
の内の１本のビット線が選択されて、そのビット線を流
れる電流が第１の抵抗手段を介して読出し手段に出力さ
れる。一方、比較メモリセル群から出力された比較電流
は、第２の抵抗手段を介して読出し手段に出力される。
そして、この読出し手段によって２つの電流が比較され
て、その比較結果に基づいてメモリセルの記憶内容が出
力される。
【００１１】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すマスクＲＯＭの
概略の構成図である。このマスクＲＯＭは、平行に配置
された複数のワード線ＷＬ０〜ＷＬ７と、これらのワー
ド線ＷＬ０〜ＷＬ７に直交して平行に配置された複数の
ビット線ＢＬ０〜ＢＬｎを有している。これらのワード
線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬｎの各交叉箇
所には、メモリセル（例えば、ＭＯＳ）１１i,j （但
し、ｉ＝０〜７，ｊ＝０〜ｎ）が配置されている。各ワ
ード線ＷＬｉに沿って配置されたＭＯＳ１１i,0 〜１
i,n のゲートには、ワード線ＷＬｉが共通に接続されて
いる。一方、各ビット線ＢＬｊに沿って配置されたＭＯ
Ｓ１１0、j 〜１7,j は、それぞれ直列に接続され、その
ビット線ＢＬｊの一端が電源電圧ＶＣＣに接続され、他
端が選択手段（例えば、マルチプレクサ）１２の入力側
に接続されている。マルチプレクサ１２は、複数の入力
側に接続されたビット線ＢＬ０〜ＢＬｎの内から、選択
信号ＳＥＬに基づいて選択した１本のビット線ＢＬｊを
その出力側に接続するものである。マルチプレクサ１２
の出力側は、抵抗値Ｒを有する第１の抵抗手段（例え
ば、抵抗器）１３を介して、読出し手段（例えば、セン
スアンプ）１４内の電流検出部１４ａの第１の入力側に
接続されている。センスアンプ１４は、電流検出部１４
ａ及び差動増幅部１４ｂで構成されている。電流検出部
１４ａは、第１及び第２の入力側を有し、これらの２つ
の入力側から入力される電流の値を電圧の値に変換する
ものであり、差動増幅部１４ｂは、電流検出部１４ａで
変換された電圧の値を増幅して比較し、その比較結果を
読出しデータＲＤとして出力するものである。
概略の構成図である。このマスクＲＯＭは、平行に配置
された複数のワード線ＷＬ０〜ＷＬ７と、これらのワー
ド線ＷＬ０〜ＷＬ７に直交して平行に配置された複数の
ビット線ＢＬ０〜ＢＬｎを有している。これらのワード
線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬｎの各交叉箇
所には、メモリセル（例えば、ＭＯＳ）１１i,j （但
し、ｉ＝０〜７，ｊ＝０〜ｎ）が配置されている。各ワ
ード線ＷＬｉに沿って配置されたＭＯＳ１１i,0 〜１
i,n のゲートには、ワード線ＷＬｉが共通に接続されて
いる。一方、各ビット線ＢＬｊに沿って配置されたＭＯ
Ｓ１１0、j 〜１7,j は、それぞれ直列に接続され、その
ビット線ＢＬｊの一端が電源電圧ＶＣＣに接続され、他
端が選択手段（例えば、マルチプレクサ）１２の入力側
に接続されている。マルチプレクサ１２は、複数の入力
側に接続されたビット線ＢＬ０〜ＢＬｎの内から、選択
信号ＳＥＬに基づいて選択した１本のビット線ＢＬｊを
その出力側に接続するものである。マルチプレクサ１２
の出力側は、抵抗値Ｒを有する第１の抵抗手段（例え
ば、抵抗器）１３を介して、読出し手段（例えば、セン
スアンプ）１４内の電流検出部１４ａの第１の入力側に
接続されている。センスアンプ１４は、電流検出部１４
ａ及び差動増幅部１４ｂで構成されている。電流検出部
１４ａは、第１及び第２の入力側を有し、これらの２つ
の入力側から入力される電流の値を電圧の値に変換する
ものであり、差動増幅部１４ｂは、電流検出部１４ａで
変換された電圧の値を増幅して比較し、その比較結果を
読出しデータＲＤとして出力するものである。
【００１２】また、このマスクＲＯＭは、ビット線ＢＬ
ｊと平行に配置されたダミービット線ＤＢＬを有してお
り、このダミービット線ＤＢＬとワード線ＷＬ０〜ＷＬ
７との各交叉箇所には、比較メモリセル群（例えば、ダ
ミー用電流源セル群）１５を構成する比較用メモリセル
（例えば、ＭＯＳ）１５０〜１５７が配置されている。
これらのＭＯＳ１５０〜１５７は直列に接続されてお
り、ダミービット線ＤＢＬの一端は電源電圧ＶＣＣに接
続され、他端が抵抗値２Ｒを有する第２の抵抗手段（例
えば、抵抗器）１６を介してセンスアンプ１４内の電流
検出部１４ａの第２の入力側に接続されている。そし
て、ＭＯＳ１５０のゲートは接地電圧ＧＮＤに、ＭＯＳ
１５１〜１５７のゲートは電源電圧ＶＣＣに、それぞれ
接続されている。このようなマスクＲＯＭの製造工程中
において、マトリクス状に配置された各ＭＯＳ１i,j に
対して、書込みデータに応じてイオン注入が行われる。
即ち、データ“１”を書込むべきアドレスのワード線Ｗ
Ｄｉとそのアドレス内のビットのビット線ＢＬｊの交叉
箇所のＭＯＳ１１i,j に、マスクに開けられた窓を通し
てイオンが注入される。イオンの注入により、データ
“１”に対応するＭＯＳ１１i,j （例えば、ＭＯＳ１１
0、1 ，１１1,2 等）は、ＤＭＯＳ１１i,j に変化する。
ＤＭＯＳ１１i,j は、イオンが注入されているため、閾
値電圧Ｖｔが負の電圧となり、そのゲート電圧がレベル
“Ｌ”であっても、一定の電流が流れるようになる。一
方、マスクによってイオンが注入されなかったデータ
“０”に対応するＭＯＳ１１i,j （例えば、ＭＯＳ１１
0、0 ，１１1,0 等）は、ＥＭＯＳ１１i,jとなる。ＥＭ
ＯＳ１１i,j の閾値電圧Ｖｔは正の電圧であり、ゲート
電圧がレベル“Ｌ”のときには、完全にカットオフ状態
となる。
ｊと平行に配置されたダミービット線ＤＢＬを有してお
り、このダミービット線ＤＢＬとワード線ＷＬ０〜ＷＬ
７との各交叉箇所には、比較メモリセル群（例えば、ダ
ミー用電流源セル群）１５を構成する比較用メモリセル
（例えば、ＭＯＳ）１５０〜１５７が配置されている。
これらのＭＯＳ１５０〜１５７は直列に接続されてお
り、ダミービット線ＤＢＬの一端は電源電圧ＶＣＣに接
続され、他端が抵抗値２Ｒを有する第２の抵抗手段（例
えば、抵抗器）１６を介してセンスアンプ１４内の電流
検出部１４ａの第２の入力側に接続されている。そし
て、ＭＯＳ１５０のゲートは接地電圧ＧＮＤに、ＭＯＳ
１５１〜１５７のゲートは電源電圧ＶＣＣに、それぞれ
接続されている。このようなマスクＲＯＭの製造工程中
において、マトリクス状に配置された各ＭＯＳ１i,j に
対して、書込みデータに応じてイオン注入が行われる。
即ち、データ“１”を書込むべきアドレスのワード線Ｗ
Ｄｉとそのアドレス内のビットのビット線ＢＬｊの交叉
箇所のＭＯＳ１１i,j に、マスクに開けられた窓を通し
てイオンが注入される。イオンの注入により、データ
“１”に対応するＭＯＳ１１i,j （例えば、ＭＯＳ１１
0、1 ，１１1,2 等）は、ＤＭＯＳ１１i,j に変化する。
ＤＭＯＳ１１i,j は、イオンが注入されているため、閾
値電圧Ｖｔが負の電圧となり、そのゲート電圧がレベル
“Ｌ”であっても、一定の電流が流れるようになる。一
方、マスクによってイオンが注入されなかったデータ
“０”に対応するＭＯＳ１１i,j （例えば、ＭＯＳ１１
0、0 ，１１1,0 等）は、ＥＭＯＳ１１i,jとなる。ＥＭ
ＯＳ１１i,j の閾値電圧Ｖｔは正の電圧であり、ゲート
電圧がレベル“Ｌ”のときには、完全にカットオフ状態
となる。
【００１３】ダミー用電流源セル群１５のＭＯＳ１５０
には、イオン注入が行われＤＭＯＳ１５０が形成され
る。その他のＭＯＳ１５１〜１５７にはイオン注入は行
われず、ＥＭＯＳ１５１〜１５７が形成される。このよ
うなマスクＲＯＭにおいて、ワード線ＷＬ０が選択され
てレベル“Ｌ”になり、他のワード線ＷＬ１〜ＷＬ７が
すべてレベル“Ｈ”になった場合、ワード線ＷＬ０上の
ＥＭＯＳ１１0,0 ，１１0,2 はカットオフ状態となって
いるので、ビット線ＢＬ０，ＢＬ２には電流は流れな
い。これに対して、ＤＭＯＳ１１0,1 ，１１0,n は、ゲ
ート電圧が“Ｌ”でもカットオフ状態にはならない。従
って、ビット線ＢＬ１がマルチプレクサ１２で選択され
たときには、抵抗器１３を介して、例えば３０μＡ程度
の電流ｉ１が電流検出部１４ａに流れ込む。また、ビッ
ト線ＢＬｎがマルチプレクサ１２で選択されたときに
は、導通状態となっている他のＤＭＯＳ１１1,n 〜１１
7,n の影響で、１５０μＡ程度の電流ｉｎが電流検出部
１４ａに流れ込む。
には、イオン注入が行われＤＭＯＳ１５０が形成され
る。その他のＭＯＳ１５１〜１５７にはイオン注入は行
われず、ＥＭＯＳ１５１〜１５７が形成される。このよ
うなマスクＲＯＭにおいて、ワード線ＷＬ０が選択され
てレベル“Ｌ”になり、他のワード線ＷＬ１〜ＷＬ７が
すべてレベル“Ｈ”になった場合、ワード線ＷＬ０上の
ＥＭＯＳ１１0,0 ，１１0,2 はカットオフ状態となって
いるので、ビット線ＢＬ０，ＢＬ２には電流は流れな
い。これに対して、ＤＭＯＳ１１0,1 ，１１0,n は、ゲ
ート電圧が“Ｌ”でもカットオフ状態にはならない。従
って、ビット線ＢＬ１がマルチプレクサ１２で選択され
たときには、抵抗器１３を介して、例えば３０μＡ程度
の電流ｉ１が電流検出部１４ａに流れ込む。また、ビッ
ト線ＢＬｎがマルチプレクサ１２で選択されたときに
は、導通状態となっている他のＤＭＯＳ１１1,n 〜１１
7,n の影響で、１５０μＡ程度の電流ｉｎが電流検出部
１４ａに流れ込む。
【００１４】一方、ダミー用電流源セル群１５を構成す
るＤＭＯＳ１５０，ＥＭＯＳ１５１〜１５７の各ゲート
には、ビット線ＢＬ１上のＭＯＳ１１0,1 〜１１7,1 と
同じ組合わせのゲート電圧が与えられている。また、ダ
ミー用電流源セル群１５は、ビット線ＢＬｊに隣接して
平行に配置されているので、ビット線ＢＬｊと同等の配
線抵抗値や静電容量値を有している。このため、ビット
線ＢＬ１とダミービット線ＤＢＬの導通状態は、ほぼ等
しくなる。従って、ダミー用電流源セル群１５から抵抗
値２Ｒを有する抵抗器１６を介して、ビット線ＢＬ１に
流れる電流ｉ１の１／２、即ち１５μＡの電流ｉｄｃが
電流検出部１４ａに流れ込む。このように、第１の実施
形態のマスクＲＯＭでは、ビット線ＢＬｊに隣接するダ
ミービット線ＤＢＬ上にダミー用電流源セル群１５を設
けているので、図２の従来のマスクＲＯＭのように、ダ
ミーセル群５と別にダミー電流源セル群６を設ける必要
がない。また、図２中の電流検出部３ａのように見掛上
の抵抗値を有する電流検出回路を必要とせず、抵抗器１
３，１６を通った電流ｉｎ，ｉｄｃをそのまま電圧の値
に変換するだけで良い。このため、電流検出部１４ａの
変換比を１：１に設定できるので、回路の簡素化が可能
になる。更に、ビット線ＢＬｊとダミービット線ＤＢＬ
のインピーダンスがほぼ同一の値になるので、正確な比
較用の電流ｉｄｃを得ることができるという利点があ
る。
るＤＭＯＳ１５０，ＥＭＯＳ１５１〜１５７の各ゲート
には、ビット線ＢＬ１上のＭＯＳ１１0,1 〜１１7,1 と
同じ組合わせのゲート電圧が与えられている。また、ダ
ミー用電流源セル群１５は、ビット線ＢＬｊに隣接して
平行に配置されているので、ビット線ＢＬｊと同等の配
線抵抗値や静電容量値を有している。このため、ビット
線ＢＬ１とダミービット線ＤＢＬの導通状態は、ほぼ等
しくなる。従って、ダミー用電流源セル群１５から抵抗
値２Ｒを有する抵抗器１６を介して、ビット線ＢＬ１に
流れる電流ｉ１の１／２、即ち１５μＡの電流ｉｄｃが
電流検出部１４ａに流れ込む。このように、第１の実施
形態のマスクＲＯＭでは、ビット線ＢＬｊに隣接するダ
ミービット線ＤＢＬ上にダミー用電流源セル群１５を設
けているので、図２の従来のマスクＲＯＭのように、ダ
ミーセル群５と別にダミー電流源セル群６を設ける必要
がない。また、図２中の電流検出部３ａのように見掛上
の抵抗値を有する電流検出回路を必要とせず、抵抗器１
３，１６を通った電流ｉｎ，ｉｄｃをそのまま電圧の値
に変換するだけで良い。このため、電流検出部１４ａの
変換比を１：１に設定できるので、回路の簡素化が可能
になる。更に、ビット線ＢＬｊとダミービット線ＤＢＬ
のインピーダンスがほぼ同一の値になるので、正確な比
較用の電流ｉｄｃを得ることができるという利点があ
る。
【００１５】第２の実施形態 図３は、本発明の第２の実施形態を示すマスクＲＯＭの
概略の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。この実施形態のマスクＲＯＭ
と、図１に示す第１の実施形態のマスクＲＯＭとの相違
は、図１の抵抗器１６に代えて、これと構成の異なる抵
抗手段１７を設けたことである。その他の構成は、第１
の実施形態と同様である。抵抗手段１７は、直列接続さ
れたＤＭＯＳ１７０〜１７２で構成され、各ＤＭＯＳ１
７０〜１７２のゲートには、抵抗値設定用の設定信号Ｓ
ＥＴが与えられている。そして、この設定信号ＳＥＴに
よって、ダミービット線ＤＢＬを流れる電流ｉｄｃがビ
ット線ＢＬｊに流れる電流の最小値と等しい値になるよ
うに制御されるようになっている。このように、この第
２の実施形態のマスクＲＯＭでは、第１の実施形態と同
様のダミー用電流源セル群１５を有しているので、第１
の実施形態と同様の利点がある。更に、設定信号ＳＥＴ
によって、ダミービット線ＤＢＬを流れる電流を制御す
ることができる抵抗手段１８を設けたので、正確な比較
用の電流ｉｄｃが得られ、誤り無くデータを読出すこと
ができるという利点がある。
概略の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。この実施形態のマスクＲＯＭ
と、図１に示す第１の実施形態のマスクＲＯＭとの相違
は、図１の抵抗器１６に代えて、これと構成の異なる抵
抗手段１７を設けたことである。その他の構成は、第１
の実施形態と同様である。抵抗手段１７は、直列接続さ
れたＤＭＯＳ１７０〜１７２で構成され、各ＤＭＯＳ１
７０〜１７２のゲートには、抵抗値設定用の設定信号Ｓ
ＥＴが与えられている。そして、この設定信号ＳＥＴに
よって、ダミービット線ＤＢＬを流れる電流ｉｄｃがビ
ット線ＢＬｊに流れる電流の最小値と等しい値になるよ
うに制御されるようになっている。このように、この第
２の実施形態のマスクＲＯＭでは、第１の実施形態と同
様のダミー用電流源セル群１５を有しているので、第１
の実施形態と同様の利点がある。更に、設定信号ＳＥＴ
によって、ダミービット線ＤＢＬを流れる電流を制御す
ることができる抵抗手段１８を設けたので、正確な比較
用の電流ｉｄｃが得られ、誤り無くデータを読出すこと
ができるという利点がある。
【００１６】第３の実施形態 図４は、本発明の第３の実施形態を示すマスクＲＯＭの
概略の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。この実施形態のマスクＲＯＭ
と、図１に示す第１の実施形態のマスクＲＯＭとの相違
は、図１のダミー用電流源セル群１５に代えて接続と特
性の異なるダミー用電流源セル群１８を設け、更に抵抗
器１６に代えて抵抗値の異なる抵抗器１６Ａを設けたこ
とである。その他の構成は、第１の実施形態と同様であ
る。ダミー用電流源セル群１８は、ビット線ＢＬｊに隣
接し、これと平行に配置されたダミービット線ＤＢＬ上
に設けられ，直列に接続されたＤＭＯＳ１８０〜１８７
で構成されている。ＤＭＯＳ１８０は電源電圧ＶＣＣに
接続され、ＤＭＯＳ１８７は抵抗器１６Ａを介して電流
検出部１４ａの第２の入力側に接続されている。そし
て、これらのＤＭＯＳ８７０〜１８７のゲートは、それ
ぞれワード線ＷＬ０〜ＷＬ７に接続されている。
概略の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。この実施形態のマスクＲＯＭ
と、図１に示す第１の実施形態のマスクＲＯＭとの相違
は、図１のダミー用電流源セル群１５に代えて接続と特
性の異なるダミー用電流源セル群１８を設け、更に抵抗
器１６に代えて抵抗値の異なる抵抗器１６Ａを設けたこ
とである。その他の構成は、第１の実施形態と同様であ
る。ダミー用電流源セル群１８は、ビット線ＢＬｊに隣
接し、これと平行に配置されたダミービット線ＤＢＬ上
に設けられ，直列に接続されたＤＭＯＳ１８０〜１８７
で構成されている。ＤＭＯＳ１８０は電源電圧ＶＣＣに
接続され、ＤＭＯＳ１８７は抵抗器１６Ａを介して電流
検出部１４ａの第２の入力側に接続されている。そし
て、これらのＤＭＯＳ８７０〜１８７のゲートは、それ
ぞれワード線ＷＬ０〜ＷＬ７に接続されている。
【００１７】また、抵抗器１６Ａは、ダミー用電流源セ
ル群１８に流れる電流をビット線ＢＬｊに流れる電流の
最小値の１／２に等しい値にするためのものである。例
えば、ワード線ＷＤ０が“Ｌ”の時に、ビット線ＢＬ０
に３０μＡ、ビット線ＢＬｎに１５０μＡが流れるので
あれば、ダミー用電流源セル群１８は、ビット線ＢＬｎ
と同様の構成になっているので、抵抗器１６Ａの抵抗値
を１０Ｒにする。これによって、ダミー用電流源セル群
１８から抵抗器１６Ａを介して電流検出部１４ａに流れ
込む電流を１５μＡにすることができる。このように、
第３の実施形態のマスクＲＯＭでは、ビット線ＢＬｊに
隣接するダミービット線ＤＢＬ上にダミー用電流源セル
群１８を設けているので、第１の実施形態と同様の利点
がある。更に、ダミー用電流源セル群１８を構成するＤ
ＭＯＳ１８０〜１８７のゲートは、それぞれワード線Ｗ
Ｌ０〜ＷＬ７に接続されているので、各ゲートへの配線
が簡略化できるという利点がある。
ル群１８に流れる電流をビット線ＢＬｊに流れる電流の
最小値の１／２に等しい値にするためのものである。例
えば、ワード線ＷＤ０が“Ｌ”の時に、ビット線ＢＬ０
に３０μＡ、ビット線ＢＬｎに１５０μＡが流れるので
あれば、ダミー用電流源セル群１８は、ビット線ＢＬｎ
と同様の構成になっているので、抵抗器１６Ａの抵抗値
を１０Ｒにする。これによって、ダミー用電流源セル群
１８から抵抗器１６Ａを介して電流検出部１４ａに流れ
込む電流を１５μＡにすることができる。このように、
第３の実施形態のマスクＲＯＭでは、ビット線ＢＬｊに
隣接するダミービット線ＤＢＬ上にダミー用電流源セル
群１８を設けているので、第１の実施形態と同様の利点
がある。更に、ダミー用電流源セル群１８を構成するＤ
ＭＯＳ１８０〜１８７のゲートは、それぞれワード線Ｗ
Ｌ０〜ＷＬ７に接続されているので、各ゲートへの配線
が簡略化できるという利点がある。
【００１８】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 第１〜第３の実施形態として、マスクＲＯＭに
ついて説明したが、マスクＲＯＭに限定されず、例えば
電気的に書込みを行うＰＲＯＭ（ＰrogramableＲＯＭ）
等のＲＯＭに対しても同様に適用可能である。 （ｂ） ワード線ＷＬｉの数は８本に限定するものでは
ない。 （ｃ） 抵抗器１６，１６Ａ、抵抗手段１７の抵抗値
は、第１〜第３の実施形態で説明した値に限定されず、
センスアンプ１４の条件に合わせて、確実に比較ができ
るようなダミー用の電流が得られる値にすればよい。 （ｄ） 抵抗手段１７を構成するＤＭＯＳ１７０〜１７
２は、３個に限定されず、所定の抵抗値が得られるよう
な数のＤＭＯＳ１７を用いればよい。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 第１〜第３の実施形態として、マスクＲＯＭに
ついて説明したが、マスクＲＯＭに限定されず、例えば
電気的に書込みを行うＰＲＯＭ（ＰrogramableＲＯＭ）
等のＲＯＭに対しても同様に適用可能である。 （ｂ） ワード線ＷＬｉの数は８本に限定するものでは
ない。 （ｃ） 抵抗器１６，１６Ａ、抵抗手段１７の抵抗値
は、第１〜第３の実施形態で説明した値に限定されず、
センスアンプ１４の条件に合わせて、確実に比較ができ
るようなダミー用の電流が得られる値にすればよい。 （ｄ） 抵抗手段１７を構成するＤＭＯＳ１７０〜１７
２は、３個に限定されず、所定の抵抗値が得られるよう
な数のＤＭＯＳ１７を用いればよい。
【００１９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、比較メモリセル群は、メモリセル群に隣接し
て設けられているので、配線経路がほぼ同一となり、正
確な比較電流を供給することが可能になり、読出しの誤
りを防止することができる。第２の発明によれば、比較
メモリセル群の内の１個の比較メモリセルのみが選択さ
れたときに導通状態になるように記憶内容が書込まれ、
かつそのメモリセルが常に選択された状態に設定されて
いる。このため、第１の発明の効果に加えて、常により
正確な比較電流を提供することが可能になり、読出し誤
りを更に少なくすることができる。第３の発明によれ
ば、すべての比較メモリセルが選択されたときに導通状
態になるように記憶内容が書込まれ、かつ、それらの比
較メモリセルは、それぞれ対応するワード線に接続され
ている。このため、第１の発明の効果に加えて、比較メ
モリセルに対する配線の簡略化が可能になり、集積度を
向上させることができる。第４の発明によれば、すべて
の比較メモリセルが選択されたときに導通状態になるよ
うに記憶内容が書込まれ、かつ、それらの比較メモリセ
ルは、それぞれ対応するワード線に接続されている。更
に、比較メモリセル群から供給される比較電流を制限す
る第２の抵抗手段は、複数の抵抗用メモリセルで構成さ
れ、これらの抵抗用メモリセルを選択または非選択に設
定することによって抵抗値を調整できるようになってい
る。このため、第３の発明の効果に加えて、より正確な
読出しが可能になる。
によれば、比較メモリセル群は、メモリセル群に隣接し
て設けられているので、配線経路がほぼ同一となり、正
確な比較電流を供給することが可能になり、読出しの誤
りを防止することができる。第２の発明によれば、比較
メモリセル群の内の１個の比較メモリセルのみが選択さ
れたときに導通状態になるように記憶内容が書込まれ、
かつそのメモリセルが常に選択された状態に設定されて
いる。このため、第１の発明の効果に加えて、常により
正確な比較電流を提供することが可能になり、読出し誤
りを更に少なくすることができる。第３の発明によれ
ば、すべての比較メモリセルが選択されたときに導通状
態になるように記憶内容が書込まれ、かつ、それらの比
較メモリセルは、それぞれ対応するワード線に接続され
ている。このため、第１の発明の効果に加えて、比較メ
モリセルに対する配線の簡略化が可能になり、集積度を
向上させることができる。第４の発明によれば、すべて
の比較メモリセルが選択されたときに導通状態になるよ
うに記憶内容が書込まれ、かつ、それらの比較メモリセ
ルは、それぞれ対応するワード線に接続されている。更
に、比較メモリセル群から供給される比較電流を制限す
る第２の抵抗手段は、複数の抵抗用メモリセルで構成さ
れ、これらの抵抗用メモリセルを選択または非選択に設
定することによって抵抗値を調整できるようになってい
る。このため、第３の発明の効果に加えて、より正確な
読出しが可能になる。
【図１】本発明の第１の実施形態を示すマスクＲＯＭの
概略の構成図である。
概略の構成図である。
【図２】従来のＮＡＮＤ型マスクＲＯＭの一例を示す概
略の構成図である。
略の構成図である。
【図３】本発明の第２の実施形態を示すマスクＲＯＭの
概略の構成図である。
概略の構成図である。
【図４】本発明の第３の実施形態を示すマスクＲＯＭの
概略の構成図である。
概略の構成図である。
１１i,j ，１５ｉ ＭＯＳ（ＤＭＯＳ，
ＥＭＯＳ） １２ マルチプレクサ １３，１６，１６Ａ 抵抗器 １４ センスアンプ １５，１８ ダミー用電流源セル
群 １７ 抵抗手段 １７ｉ，１８ｋ ＤＭＯＳ ＢＬｊ ビット線 ＤＢＬ ダミービット線 ＷＬｉ ワード線
ＥＭＯＳ） １２ マルチプレクサ １３，１６，１６Ａ 抵抗器 １４ センスアンプ １５，１８ ダミー用電流源セル
群 １７ 抵抗手段 １７ｉ，１８ｋ ＤＭＯＳ ＢＬｊ ビット線 ＤＢＬ ダミービット線 ＷＬｉ ワード線
Claims (4)
- 【請求項１】 平行に配置された複数のワード線と、 前記ワード線に直交して配置された複数のビット線と、 前記各ワード線と前記各ビット線との各交叉箇所に設け
られて該ビット線の方向に直列に接続されるとともに、
該ワード線に与えられる選択信号によって選択された時
に、予め書込まれた記憶内容に基づいて導通状態または
非導通状態となり、該選択信号によって選択されない時
には導通状態となって、その状態に対応する電流を該ビ
ット線を通して出力する複数のメモリセルで構成される
複数のメモリセル群と、 前記ビット線に設けられた前記メモリセル群に隣接して
設けられ、該メモリセル群のメモリセルと同数の直列接
続された複数の比較電流供給用の比較メモリセルを有す
る比較メモリセル群と、 前記複数のビット線の中からアドレス信号によって指定
されたビット線を選択する選択手段と、 前記選択手段で選択されたビット線に流れる電流を第１
の抵抗値を通して出力する第１の抵抗手段と、 前記比較メモリセル群を流れる電流を第２の抵抗値を通
して出力する第２の抵抗手段と、 前記第１及び第２の抵抗手段からそれぞれ出力される電
流の大きさを比較して、その比較結果に基づいて前記選
択信号によって選択されたメモリセルの記憶内容を出力
する読出し手段とを、 備えたことを特徴とする読出し専用メモリ。 - 【請求項２】 前記比較メモリセル群は、前記ビット線
に設けられた前記メモリセル群に隣接して設けられ、該
メモリセル群のメモリセルと同数の直列接続された複数
の比較電流供給用の比較メモリセルを有し、該複数の比
較メモリセルの内の１個のみが選択された時に導通状態
になるように予め記憶内容が書込まれるとともに常に選
択された状態に設定され、残りの比較メモリセルが常に
非選択の状態に設定された構成とし、 前記第２の抵抗手段は、前記比較メモリセル群を流れる
電流を前記第１の抵抗値の２倍の抵抗値を通して出力す
る構成としたことを特徴とする請求項１記載の読出し専
用メモリ。 - 【請求項３】 前記比較メモリセル群は、前記ビット線
に設けられた前記メモリセル群に隣接して設けられ、該
メモリセル群のメモリセルと同数の直列接続された複数
の比較電流供給用の比較メモリセルを有し、該各比較メ
モリセルは選択された時に導通状態になるように予め記
憶内容が書込まれるとともに、対応する前記ワード線に
よってそれぞれ選択される構成とし、 前記第２の抵抗手段は、前記比較メモリセル群を流れる
電流が特定の値になるような抵抗値を有する構成とした
ことを特徴とする請求項１記載の読出し専用メモリ。 - 【請求項４】 前記比較メモリセル群は、前記ビット線
に設けられた前記メモリセル群に隣接して設けられ、該
メモリセル群のメモリセルと同数の直列接続された複数
の比較電流供給用の比較メモリセルを有し、該各比較メ
モリセルは選択された時に導通状態になるように予め記
憶内容が書込まれるとともに、対応する前記ワード線に
よってそれぞれ選択される構成とし、 前記第２の抵抗手段は、前記比較メモリセル群を構成す
る比較メモリセルと同様の特性を有する抵抗用メモリセ
ルを複数個直列に接続し、該複数の抵抗用メモリセルを
選択または非選択の状態に設定することにより、該直列
に接続された抵抗用メモリセルを流れる電流が特定の値
になるような抵抗値を有する構成としたことを特徴とす
る請求項１記載の読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21038197A JP4491079B2 (ja) | 1997-08-05 | 1997-08-05 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21038197A JP4491079B2 (ja) | 1997-08-05 | 1997-08-05 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1153892A true JPH1153892A (ja) | 1999-02-26 |
| JP4491079B2 JP4491079B2 (ja) | 2010-06-30 |
Family
ID=16588408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21038197A Expired - Fee Related JP4491079B2 (ja) | 1997-08-05 | 1997-08-05 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4491079B2 (ja) |
-
1997
- 1997-08-05 JP JP21038197A patent/JP4491079B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4491079B2 (ja) | 2010-06-30 |
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