KR890002963B1 - 복수비트-퍼-셀형 판독전용 기억장치 - Google Patents

복수비트-퍼-셀형 판독전용 기억장치 Download PDF

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Abstract

내용 없음.

Description

복수비트-퍼-셀형 판독전용 기억장치
제1도는 본 발명이 적용된 메모리셀 어레이의 패턴도.
제2도는 제1도에 표시된 패턴의 상세도.
제3도는 제2도내의 Ⅲ-Ⅲ선을 따른 메모리셀중의 하나의 횡단면 구조도.
제4도는 제1도에 표시된 메모리셀 어레이로부터 정보의 판독특성을 보여주는 도.
제5도는 본 발명의 본 발명의 일실시예에 따른 복수비트-퍼-셀형 ROM을 보여주는 도.
제6도는 제5도에 표시된 장치에서 메모리셀 어레이로부터 정보의 판독특성을 보여주는 도.
제7도는 기준 셀 어레이의 배치예도.
제8도 및 제9도는 제7도에 표시된 기준 셀 어레이의 배치를 이용하는 이유를 설명하는 도.
제10도 및 제11도는 제5도에 표시된 ROM에 포함된 메모리 셀 어레이 대신에 사용된 다른 실시예를 보여주는 도.
제12도는 집적회로(IC)칩상에 복수비트-퍼-셀형 ROM의 배치예를 보여주는 도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 어레이 2A, 2B, 2C : 기준셀 어레이
13 : 확산층 13G : 접지통로 확산층
14 : 복수비트 메모리셀 15 : 비트선
16 : 워어드선 17 : 저저항 접지선
211, 212, …21n : 기준셀
본 발명은 복수비트-퍼-셀(plural-bit-per-cell)형 판독전용 기억장치(ROM)에 관한 것이다.
통상적으로 ROM메모리셀 어레이에 있어서 하나의 셀은 1비트정보 "0" 또는 "1"을 기억한다. 동일한 수의 셀을 가질 경우 기억용량을 2배로 하기 위하여 2비트정보 "0", "1", "10" 또는 "11"을 기억할 수 있는 셀을 설계하는 것이 제안되어 왔다.
복수정보를 기억할 수 있는 메모리셀을 실현하기 위하여 상이한 상호 콘덕턴스(gm)를 갖고 있는 메모리셀 트랜지스터를 일반적으로 사용하였다. 상이한 상호 콘덕턴스는 다른 종류의 정보(00,01,10 및 11)에 대응한다.
상이한 상호 콘덕턴스를 가진 메모리셀 트랜지스터를 포함하는 메모리셀 어레이에 있어서 비트선이 전압원 및 1쌍의 워어드선에 접속되고 비트선이 특정 메모리셀을 선택하도록 선택될때 그 메모리셀이 접속된 비트선의 전위는 상이한 상호 콘덕턴스에 대응하는 4전위중 하나가 된다.
메모리셀이 접속된 비트선의 전위는 상기한 4전위의 중간값에 대응하는 3기준전위와 비교된다. 이 비교의 결과로부터 메모리셀내에 기억된 정보를 결정하는 것이 가능하다.
그러나 상시한 기준전위를 설정하는 것은 메모리셀이 접속되는 비트선의 전위가 비트선의 위치에 따라 변할 수 있기 때문에 어렵다. 이러한 변화는 접지통로(grounding route) 확산층내의 기생저항으로 인한 접지통로 확산층내의 전압강하에 의해 발생된다. 결과적으로 복수비트-퍼-셀형 ROM은 메모리셀내에 기억된 정보의 판독시에 때때로 발생되는 오판독의 피해를 받으며 충분한 동작여유를 가질 수가 없다.
복수비트-퍼-셀형 ROM의 일예는 1981. 10월 IEEE Journal of Solid-state Circuits의 Vo1. SC-16, No.5에 J.A. Bayliss등에 의한 "The Interface Processor for the intel VLSI 423 32-Bit Computer"에 기술되어 있다.
본 발명의 목적은 접지통로 확산에 있어서 큰 기생저항을 가질지라도 셀에 기억된 정보를 정확하게 판독할 수 있으며 ROM의 동작여유가 증가된 복수비트-퍼-셀형의 개량된 ROM을 제공하는 것이다.
본 발명에 따르면 복수의 복수비트 메모리셀로 이루어지는 메모리셀 어레이와 복수비트 메모리셀내에 기억된 데이타를 판독하는데 사용되는 전압을 발생하기 위한 기준셀 어레이를 갖춘 복수비트-퍼-셀형 ROM이 제공된다.
메모리셀 어레이는 기판위에 형성된 일 패턴의 확산층, 소정길이의 확산층을 가로지르는 소정수의 병렬비트선, 확산층 및 비트선의 교점에 형성된 트랜지스터 구조를 가진 복수의 복수비트 메모리셀 및 비트선과 평행한 확산층을 가로지르며 그중 하나는 소정길이의 확산층당 배치되는 저저항 접지선들을 포함한다. 소정길이의 확산층은 접지선에의 공통 접지통로로 사용된다. 다수의 워어드선은 비트선을 가로지르며 복수비트 메모리셀의 게이트에 접속된다. 비트선 및 워어드선은 복수비트 메모리셀을 선택하는데 사용된다.
기준셀 어레이는 트랜지스터 구조를 가진 복수의 기준셀을 포함하고 있다.
기준셀의 배치는 메모리셀의 어레이내의 소정길이의 확산층내에 있는 복수비트 메모리셀의 배치와 대응한다.
기준셀의 상호 콘덕턴스는 기준 전압값에 따라 미리 결정된다. 복수비트 메모리셀을 선택하는 열 어드레스 신호는 또한 선택된 복수비트 메모리셀에 대응하는 기준셀을 선택한다. 따라서 하나의 기준전압이 선택돤 복수비트 메모리셀의 위치에 따라 확산층의 저항의 영향을 고려하여 정전된 기준전압값에 따라 발생된다.
본 발명이 적용된 메모리셀 어레이의 패턴이 제1도 및 2도에 표시되어 있다. 제2도는 제1도 패턴의 확대 표시한 것이다. 어레이의 메모리셀은 트랜지스터 구조의 복수비트 메모리셀이다.
메모리셀 어레이의 패턴이 기판위에 형성되어 있다. 패턴은 실리콘 산화막 필드(12), 확산층(13), 메모리셀(14), 비트선(15), 워어드선(16), 접지통로 확산층(13G) 및 접지선(17)을 포함하고 있다.
제2도에 표시된 바와같이 각 트랜지스터 구조 메모리셀(140,141,142 및143)은 소오스(S), 드레인(D) 및 게이트(G)로 이루어져 있다. 소오스(S) 및 드레인(D)은 확산층(13)에 의해 형성된다. 게이트(G)는 워어드선(16)에 의해 형성된다.
메모리셀(140,141,142 및 143)의 게이트 폭은 W0, W1, W2 및 W3예를들어 W0,=0, W1=2μm, W2=3μm, W3=4μm이다. W0,=0인 경우에는 어떤 실질적인 트랜지스터도 존재하지 않는다.
제2도내의 Ⅲ-Ⅲ선을 따른 메모리셀(14)중의 하나의 횡단면 구조를 제3도에 표시하였다. 제3도에는 실리콘 산화막 필드(12), 게이트 역할을 하는 다결정 실리콘의워어드선(.16), 알루미늄으로 이루어진 비트선(15), 인 실리케이드 유리(PSG)로 이루어진 층(18)이 표시되어 있다.
게이트(W0,W1,W2및 W3)의 폭의 차이에 따라 상이한 상호 콘덕턴스(gm0,gm1,gm2 및 gm3)를 가진 메모리셀이 얻어진다. 비트 "0", "1", "10" 및 "11"에 대응하는 이들 상이한 상호 콘덕턴스(gm0,gm1,gm2 및 gm3)를 형성하는 것이 가능하다.
전원전압이 비트선에 가해지고 메모리셀이 워어드선에 의해 선택될때 비트선의 전위는 4상호 인덕턴스(gm0,gm1,gm2 및 gm3)에 대응하는 4전위중 하나와 동일하게 된다. 메모리셀의 복수비트 정보값은 메모리셀이 접속된 비트선의 전위와 상기한 4전위들 사이의 중간전위에 대응하는 3기준전압(REF1,REF2,REF3)을 비교함에 의해 식별하는 것이 가능하다.
제2도에 표시된 메모리셀 어레이에 있어서 접지통로 확산층(13G)에의 기생저항(R)에 대해 유의하여야 한다. 기생저항(R)을 따라 발생되는 전압강하로 인하여 선택된 메모리셀의 비트선의 전위는 변화한다. 접지선(17)으로부터 비트선(15)이 멀면 멀수록 접지통로 확산층(13G)의 기생저항(R)으로 인한 전압강하는 더 커지게 된다.
n비트선(15)당 일 접지선(17)이 갖추어져 있다. 그러므로, 예를들어 n이 16이고 접지통로 확산층(13G)의 폭은 2μm이고 확산층의 시트(sheet) 저항이 스퀴어당 40Ω)일때 접지통로의 저항은 최소 70Ω부터 최대로 400Ω의 범위값을 갖는다.
종래의 메모리셀 어레이용 열 디코우더의 출력과 메모리셀의 채널폭과의 관계가 접지통로의 저항을 파라메터로 사용하여 제4도에 표시되어 있다. 최고 작은 접지통로 저항(70Ω)일때 채널폭(W3)에 대응하는 출력전압을 나타내는 점(j)은 기준전압(REF3)보다 더 낮게 나타나는데 반하여 최고 큰 접지통로 저항(400Ω)일때 채널폭(W3)에 대응하는 출력전압을 나타내는 점(k)은 기준전압(REF3)보다 더 높게 검출되는 것은 당연할 것이다. 이와같은 검출의 차이는 앞에서 언급한 바와같이 오동작의 문제를 발생한다.
본 발명의 일실시예에 따른 복수비트-퍼-셀형 ROM이 제5도에 표시되어 있다. 제5도 장치의 동작특성이 제6도에 표시되어 있다.
제5도의 장치는 메모리셀 어레이(1), 기준셀 어레이(2)(2A,2B,2C), 행 디코우더(3), 제1열 디코우더(411,412,…), 제2열 디코우더(42), 부하회로(5), 센스 증폭기(61,62 및 63), 디코우더(7) 및 출력버퍼(8)를 포함하고 있다.
메모리셀 어레이(1)는 메모리셀(14), 비트선(BL)(15), 워어드선(WL)(16), 접지통로 확산층(13G), 및 접지선(GL)(17)을 포함하고 있다. 기준셀 어레이(2)의 단면(2A)은 복수의 기준셀(211,212,…)21n), 비트선(221,…22n), 접지통로 확산층(231), 접지선(241 및 251) 및 제1열 디코우더(26), 제2열 디코우더(27) 및 부하회로(28)를 포함하고 있다.
행 어드레스 신호를 받을때 행 디코우더(3)는 워어드선(16)중 하나를 선택한다. n비트선 그룹의 각각은 제1열 디코우더(411,412,…41n)중의 하나에 접속된다. 열 어드레스 신호를 받을때 제1열 디코우더(411,412,…)는 n비트선중 하나를 선택한다. 열 어드레스 신호를 받을때 제2열 디코우더(42)는 비트선 그룹중 하나를 선택한다.
제2열 디코우더(42)의 출력단자는 부하회로(5) 및 센스 증폭기(61,62 및 63)에 접속된다.
기준전압(REF1, REF2, REF3)은 각각 센스 증폭기(61, 62, 63)에 공급된다.
디코우더(7)는 센스 증폭기(61, 62, 63)로부터 공급되는 입력신호로부터 메모리셀내에 저장된 해당 복수비트 정보를 검출한다.'
디코우더(7)의 출력은 출력버퍼(8)에 공급된다. 출력버퍼는 복수비트, 예를들어 "0", "1", "10" 및 "11"중 하나를 가르키는 출력을 검출한다.
센스 증폭기(61,62,63), 디코우더(7) 및 출력버퍼(8)의 동작은 다음과 같다.
제2열 디코우더(42)의 출력은 센스 증폭기(61,62,63)내의 기준전압(REF1, REF2, REF3)과 비교된다. 제2열 디코우더(42)로부터의 입력신호 전압이 기준전압(REF1)보다 높을때 센스 증폭기(61)는 로우(low)전위를 가진 출력을 방출하고 제2열 디코우더(42)로부터의 입력신호 전압이 기준전압(REF1)보다 낮을때 센스 증폭기(61)는 하이(High)전위를 갖는 출력을 방출한다고 가정한다.
상기 가정하에서 정보("0")에 대응되는 채널 폭(W0)을 갖는 메모리셀이 주소지정 되어졌을때 센스 증폭기(61, 62, 63)의 출력전위는 모두 로우가 되어 출력버퍼(8)는 정보 ("0")를 방출한다. 정보("1")에 대응되는 채널 폭(W1)을 가진 메모리셀이 주소지정 되었을때 센스 증폭기(61,62,63)의 출력전위는 하이, 로우 및 로우가 되어 출력범퍼(8)는 정보("1")를 방출한다. 정보("10")에 대응되는 채널 폭(W2)을 갖는 메모리셀이 주소지정되었을때 센스 증폭기(61, 62, 63)의 출력전위는 하이, 하이 및 로우가 되어 출력버퍼(8)는 정보("10")를 방출한다.
정보("11")에 대응되는 채널 폭(W3)을 갖는 메모리셀이 주소지정 되었을때 센스 증폭기(61,62,63)의 출력전위는 모두 하이가 되어 출력버퍼(8)는 정보("11")을 방출한다.
기준셀 어레이의 섹션(2A)내의 기준전압은 제2열 디코우더(42)로부터의 출력신호 전위의 변동으로 인한 센스 감지기의 오검출 동작을 막기 위해 그런 방법으로 발생된다.
기준 셀(211,212,…21n)은 기준셀(211,212,…21n)의 게이트 폭이 동일하다는 점을 제외하고 메모리셀 어레이(1)내의 n메모리셀 그룹과 유사하게 구성된 트랜지스터이다. 기준셀 어레이(2)의 섹션(2B,2C)의 구조는 기준셀의 게이트폭이 다르다는 것외에는 섹션(2A)의 구조와 동일하다. 섹션(2A)은 게이트폭
Figure kpo00001
을 가지며, 섹션(2B)은 게이트폭
Figure kpo00002
을 가지며, 섹션(2C)은 게이트폭
Figure kpo00003
을 갖는다.
전압(Vcc)은 기준셀(211,212,…21n)의 게이트에 연속적으로 공급된다.
제1열 및 제2열 디코우더(411, 42)에 공급되는 신호와 동일한 열 어드레스 신호가 제1열 디코우더(26)에 공급된다. 메모리셀 어레이(1)내에서와 같이 동일상태의 전류통로를 실현하기 위해 선택신호가 연속적으로 제2열 디코우더(27)에 공급된다. 제2열 디코우더(27)는 메모리셀 어레이(1)와 균형을 유지하기 위하여 제공된다.
기준셀 어레이의 섹션(2A)의 출력전압은 부하회로(28)를 통과하는 전압원(Vcc), 제1열 디코우더(26), 제1열 디코우더(26)에 공급되는 열 어드레스 신호에 의해 선택되는 기준셀중 하나, 접지통로 확산층(231) 및 접지선(241, 251)으로부터 흐르는 전류에 의존한다. 접지통로 확산층(231)내에서의 전압강하는 기준셀의 선택에 따라서 변화된다.
그러므로 출력전압(REF1)은 상술한 바와같이 변화된다. 접지통로 확산층(231)내의 기생저항(R)이 예컨대 최소치 70Ω부터 최대치 예컨대 400Ω까지 변함에 따라서 기준셀 어레이(2)의 섹션(2A)으로 부터 발생되는 기준전압(REF1)은 제6도에 도시된 바와같이 점 a(REF1)으로부터 점 b(REF1')로 변화된다.
기준셀 어레이(2)의 섹션(2B,2C)으로부터 발생되는 기준전압(REF2,REF3)은 제6도에 도시된 바와같이 각각 점 c(REF2) 및 점 e(REF3)으로부터 점 d(REF2') 및 점 f(REF3')로 변화된다.
따라서 제5도에 보인 장치에 따르면 기준전압이 선택된 메모리셀의 위치에 따라 변화되어 접지통로 확산층내의 바람직하지 않은 전압강하의 효과가 제거된다. 따라서 메모리셀내에 저장된 복수비트 데이타의 바른판독이 실행된다.
제5도에서 보인 기준셀 어레이(211,212,…21n) 배열대신에 제7도에서 보인 기준셀 어레이 배열의 사용이 가능하다.
제7도에 도시된 배열에서, 워어드선의 한쪽에 위치한 셀(211A,212A,…21nA)뿐만 아니라 다른쪽에 위치한 셀(211B,212B,…21nB)도 기준셀 어레이내에서 사용된다.
상기 워어드선의 일측에 위치한 메모리셀이 선택되었을때 기준셀(211A,212A,…21nA)을 위한 워어드선은 행 선택신호에 의한 행 디코우더(29)에 의해 선택된다.
상기 워어드선의 타측에 위치한 메모리셀이 선택되었을때 기준셀(211B,212B,…21nB)을 위한 워어드선은 행 선택신호에 의한 행 디코우더(29)에 의해 선택된다.
제7도에 도시한 배열을 사용하는 이유는 다음과 같다. 마스크 배열처리가 사용되는 메모리셀 어레이와 기준셀 어레이 배열의 제조에 있어서, 가끔 워어드선(WL)은 제9도에 도시한 바와같은 정상위치에서 확산증(231)이 이동되어 제8도에 도시된 위치에 형성된다. 이와같은 이동된 배열은 메모리셀 트랜지스터(211B,212B,…21nB)의 특성과 다른 메모리셀 트랜지스터(211A,212A,…21nA) 특성을 초래하는데, 이것은 기준셀 어레이로부터의 적합한 기준전압을 얻는데 바람직하지 못한 결과를 가진다.
상기 워어드선의 이동은 메모리셀 어레이와 기준셀 어레이내에서 유사하게 모두 일어난다. 그러므로 기준셀 어레이의 배열은 바람직하지 못한 효과를 줄이기 위해 행 디코우더와 함께 사용된다.
복수비트-퍼-셀 ROM내에 저장된 데이타를 판독하기 위한 장치의 다른 예로써 제10도에 도시된 장치와 제11도에 도시된 장치로 구성된 장치가 제5도에 도시된 ROM내에 포함된 메모리셀 어레이를 대신해서 사용되었다. 즉 제10도에 도시된 메모리셀(real cell)로 어레이(100)와 제11도에 도시된 더미셀 어레이(400)를 포함 하는 장치의 결합이 사용되었다.
리엘(real)셀 어레이(100)는 비트선(BL), 워어드선(WL), 메모리셀(Mc) 및 구동부분을 포함한다. 구동부분은 인버어터(inverter)로 구성되었으며 인버어터 각각은 P채널 트랜지스터와 N채널 트랜지스터로 구성되었다.
구동부분의 입력단자는 NAND게이트(200)의 출력단자에 접속되었다. 디코우더(300)의 출력신호(00,01,010,011)가 리엘셀 어레이(100)의 구동부분의 P채널 트랜지스터의 소오스에 공급된다. 디코우더(300)는 디코우더(300)에 공급되는 어드레스신호(A0,A1)을 복호화하여 출력신호(00,01,010,011)중 하나의 전위를 하이로한다. 즉, A0,A1의 전위가 모두 로우일때 전위(00)가 하이가 되고, A0,A1의 전위가 모두 하이일때 전위(011)는 하이이며 ; A0, A1의 전위중 하나는 하이이고 다른 하나가 로우일때 001,010의 전위중 하나가 하이가 된다.
더미셀 어레이(400)는 비트선(BL), 워어드선(WL), 더미셀(DC) 및 드라이버 부분을 포함한다. 구동부분은 인버어터로 구성되었으며 인버어터 각각은 P채널 트랜지스터로 구성된다.
구동부분의 입력단자는 NOR게이트(500)의 출력단자에 접속된다. 디코우더(300)의 출력신호(00,01,010,011)가 더미셀 어레이(400)의 구동부분의 P채널 트랜지스터의 소오스에 공급된다.
더미셀(DC)은 비트선(BL)과 워어드선(WL)의 교차점에 배열되었다. 더미셀(DC)의 최대 채널폭을 가진 N채널 트랜지스터이다. 더미셀(DC)의 게이트는 워어드선(WL)에 접속된다. 더미셀(DC)의 소오스는 전위(Vss)에 접속되고, 드레인은 오픈(OPEN)상태(X)가 된다. 워어드선(WL)중 4개는 OR게이트(610)의 입력단자에 연결되며 OR게이트(610)의 출력단자는 기준전압이 공급되는 검출기(detetor) (620)에 접속된다. 검출기(620)의 출력은 센스 증폭기(731,732,733)의 클록 입력단자(CL)에 공급된다.
리얼셀 어레이(100)의 비트선(BL)은 더미셀 어레이(400)의 비트선(BL)을 통하여 행 디코우더(710)에 접속된다. 행 디코우더(710)의 출력은(BL)은 더미셀 어레이(400)의 비트선(BL)을 통하여 행 디코우더(710)에 접속된다. 행 디코우더(710)의 출력은 풀링업(pulling-up)회로(720)에 접속된다. 풀링업 회로(720)의 출력은 센스 증폭기(731,732,733)에 공급되며, 센스 증폭기(731,732,733)의 출력은 디코우더(740)에 공급된다. 디코우더(740)의 출력은 복수비트를 표시하는 출력신호를 출력하는 출력버퍼(750)에 공급된다.
제10도에 도시된 장치와 제11도에서 도시된 장치의 결합으로 구성된 장치에서, 리얼셀 어레이(100)내의 구동부분은 더미셀 어레이(400)내의 구동부분에 대응된다. OR게이트(610)와 검출기(620)로 구성된 검출회로는 더미셀 어레이내에서 해당 워어드선의 전위를 검출한다. OR게이트(610)의 출력전위는 검출기(620)에서 기준전압과 비교된다. 검출회로의 출력은, 센스 증폭기(731,732,733)에 공급된다. 그러므로 센스 증폭기(731,732,733)는 더미셀 어레이 내에서 해당 워어드선의 전위가 소정범위내에서 있을때만 구동된다.
IC칩위의 복수비트-퍼-셀 ROM배열의 예가 제12도에 도시되었다. 메모리셀 어레이, 더미셀 어레이, 행디코우더, 더미 디코우더, 열 디코우더, 기준셀 어레이(1,2,3), 기준셀 어레이(1,2,3)을 위한 디코우더, 센스 증폭기(1,2,3) 및 논리회로가 제12도에 도시된 배열내에 갖추어져 있다.

Claims (1)

  1. 복수의 복수비트 메모리셀로 이루어지는 메모리셀 어레이와 상기 복수비트 메모리셀에 기억된 데이타를 판독하기 위래 사용되는 기준전압을 발생시키는 기준셀 어레이를 가지는 복수비트-퍼-셀 판독전용 기억장치(plural-bit-per-cell read-only memory)에 있어서, 상기 메모리셀 어레이는 기판위에 형성된 일 패턴의 확산층, 소정길이의 상기 확산층당 상기 확산층을 횡당하는 소정수의 병렬비트선, 상기 확산층과 상기 비트선의 교점에 형성되는 트랜지스터 구조를 갖는 복수의 복수비트 메모리셀, 상기 비트선과 병렬로 상기 확산층을 횡단하며 이중 하나는 공통 통로로 사용되는 상기 소정길이의 상기 확산층마다 배열되는 저저항 접지선 및 상기 비트선을 횡단하며 상기 복수비트 메모리셀의 게이트에 접속되며 상기 비트선과 함께 상기 복수비트 메모리셀을 선택하는데 사용되는 복수의 워어드선으로 이루어지며, 상기 기준셀 어레이는 트랜지스터 구조를 가지며 상기 메모리셀 어레이내의 상기 소정길이의 상기 확산층내의 복수비트 메모리셀로 이루어지며, 복수비트 메모리셀을 선택하는 열 어드레스 신호는 또한 선택된 상기 복수 비트 메모리셀에 대응하는 기준셀을 선택하며 이에 의해 상기 열 어드레스 신호에의해 선택된 상기 복수비트 메모리셀의 위치에 따라 상기 확산층의 저항의 영향을 고려하여 기준전압치의 정정이 이루어지는 기준전압의 발생이 실행되는 것을 특징으로 하는 복수비트-퍼-셀형 판독전형 기억장치.
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