KR920001080B1 - 메모리소자의 데이타 기록 방법 및 테스트 회로 - Google Patents

메모리소자의 데이타 기록 방법 및 테스트 회로 Download PDF

Info

Publication number
KR920001080B1
KR920001080B1 KR1019890008002A KR890008002A KR920001080B1 KR 920001080 B1 KR920001080 B1 KR 920001080B1 KR 1019890008002 A KR1019890008002 A KR 1019890008002A KR 890008002 A KR890008002 A KR 890008002A KR 920001080 B1 KR920001080 B1 KR 920001080B1
Authority
KR
South Korea
Prior art keywords
data
bit line
level
control circuit
line
Prior art date
Application number
KR1019890008002A
Other languages
English (en)
Other versions
KR910001779A (ko
Inventor
최훈
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019890008002A priority Critical patent/KR920001080B1/ko
Priority to FR9001203A priority patent/FR2648266B1/fr
Priority to JP02022322A priority patent/JP3101953B2/ja
Priority to DE4003132A priority patent/DE4003132A1/de
Priority to GB9002396A priority patent/GB2232496B/en
Priority to NL9000261A priority patent/NL194812C/nl
Priority to SE9002030A priority patent/SE512452C2/sv
Priority to IT02056690A priority patent/IT1248750B/it
Priority to SU904830256A priority patent/RU2084972C1/ru
Priority to CN90104915A priority patent/CN1019243B/zh
Publication of KR910001779A publication Critical patent/KR910001779A/ko
Priority to US07/827,578 priority patent/US5197031A/en
Application granted granted Critical
Publication of KR920001080B1 publication Critical patent/KR920001080B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

내용 없음.

Description

메모리소자의 데이타 기록 방법 및 테스트 회로
제1도는 본 발명의 실시회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 콘트롤회로 2 : 센스앰프
3 : 체크회로 5 : 메모리 셀
M1-M10 : MOS트랜지스터 C1 : 캐패시터
B/L,
Figure kpo00001
: 비트라인 I/O : 입출력라인
A-F : 노우드
본 발명은 메모리소자에 관한 것으로, 특히, 고집적 메모리소자(DRAM)에서 메모리 테스트 시간을 크게 단축시킬 수 있는 램 테스트 방법과 그 램 테스트방법을 구현할 수 있는 램 테스트 회로에 관한 것이다.
반도체 제조공정을 통하여 완성되는 메모리소자는 집적도가 증가됨에 따라 여러가지 정교한 공정이 사용되며, 이와같은 공정의 진행시 먼지나 기타 오염등에 크게 주의를 하여야만 한다.
그러나 고집적 메모리소자의 집적도가 증가될수록 불량율도 증가되므로 메모리소자 내에서 내부적으로 램 테스트를 할 수 있는 회로를 내장시키게 되었다.
이와같이 메모리소자 내에서 내부적으로 램 테스트를 하는 경우에도 집적도가 높을 수록 테스트하는 시간이 길어지게 되는 단점이 있는 것이었다. 즉, 고속 램 테스트를 실현하기 위한 종래의 기술은 테스트 신호에 의하여 비트단위(x4, x8, x18)로 테스트 하도록 하고 있다. 테스트 신호에 의하여 x비트단위로 입출력 라인을 통하여 기록(WRITE)하고 x비트단위로 입출력라인을 통하여 리드(READ)된 데이타를 비교하여 에러를 체크하기 때문에, 테스트 타임으로 소요되는 시간은 집적도/X비트가 되어 집적도가 높아질 수록 테스트 타임도 증가되는 것이었다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 입출력라인을 통하지 않고 집적 비트라인에 기록할 수 있게 하고 억세스된 메모리 셀에 저장된 데이타의 리드(READ)시 입출력라인을 통하지 않고 비트라인에서 비교하여 이상 데이타의 유무를 체크할 수 있는 동시에 램 테스트 시간을 크게 단축시킬 수 있는 메모리소자의 기록 방법을 제공하고자 하는 것이다. 다른 목적은 상기 방법에 의하여 구현되는 메모리소자의 램 테스트 회로를 제공하고자 하는 것이다.
이와같이 본 발명은 비트라인에 직접기록이 가능하여 선택된 워드라인에 연결된 각각의 메모리 셀에 전부 기록을 한 후 각각의 비트라인에서 에러 체크가 되므로 선택된 워드라인에 연결된 각각의 메모리 셀을 한 싸이클로서 모두 체크할 수 있어 테스트 타임을 크게 단축시킬 수가 있다.
본 발명의 목적은, 입출력라인을 통하지 않고 비트라인에 직접 기록하기 위한 MOS트랜지스터를 콘트롤회로에서 선택하여 상기 비트라인사이에 전압차를 발생시킨 후 선택된 워드라인에 의하여 직접 메모리 셀의 캐패시터에 데이타를 저장하는 메모리소자의 데이타 기록방법에 있는 것이다.
다른 특징은 입출력라인을 통하지 않고 비트라인에 직접 기록하기 위한 하나이상의 MOS트랜지스터를 콘트롤회로에서 선택하여 상기 비트라인 사이에 전압차를 발생시킨 후 센스앰프를 착용증폭시켜 상기 비트라인이 전원레벨 또는 접지레벨 되게하여 워드라인에 의하여 선택된 메모리 셀의 캐패시터에 데이타를 저장하는 메모리소자의 데이타 기록방법에 있는 것이다.
본 발명의 다른 특징은 비트라인에 연결되어 감지된 상태신호를 출력시키는 센스앰프와, 워드라인 및 비트라인에 연결된 메모리 셀과, 컬럼선택신호에 의하여 턴온되어 입출력라인이 비트라인과 연결되게한 MOS트랜지스터와, 로 구성된 DRAM 회로에 있어서, 상기 비트라인에 연결되어 비트라인을 전원레벨 및 접지레벨로 유지시키어 데이타를 기록하는 수단과, 센스앰프 후단에 연결되어 리드된 데이타를 체크하는 수단과, 상기 데이타를 기록하는 수단 및 체크하는 수단을 제어하는 콘트롤회로와, 로 구성된 메모리소자의 램 테스트 회로에 있다.
이하, 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 본 발명의 실시회로도로서 비트라인(B/L)(
Figure kpo00002
) 사이에는 비트라인의 차전압을 검출하게 센스앰프(2)가 구성되고, (B/L)과 워드라인(W/L) 사이에는 메모리 셀(5)이 연결되게 구성한다.
여기서, 메모리 셀(5)은 NMOS트랜지스터(M11)와 캐패시터(C1)로 구성된다. 그리고 이 메모리 셀(5)과 연결되는 비트라인(B/L)에는 전원(VCC) 레벨이 유지되게 하는 PMOS트랜지스터(M1)와 접지레벨이 유지되게 하는 NMOS트랜지스터(M2)가 연결되고, 비트라인(
Figure kpo00003
)에는 전원(VCC)레벨이 유지되게 하는 POMO트랜지스터(M3)와 접지레벨이 유지하는 NMOX트랜지스터(M4)가 연결 구성된다.
여기서, MOS트랜지스터(M1-M4)의 게이트측은 노우드(A-D)를 통하여 콘트롤회로(1)와 연결된다. 또한, 센스앰프(2)의 후단에는 비트라인(B/L)에 게이트측이 연결된 NMOS트랜지스터(M6)와, 비트라인(
Figure kpo00004
)에 게이트측이 연결된 NMOS트랜지스터(M5)가 연결되고, 비트라인에 연결된 상기 NMOS트랜지스터(M5),(M6)는 노우드(E),(F)를 통하여 콘트롤회로(1)에 연결되게 구성한다.
그리고 NMOS트랜지스터(M5),(M6)가 서로 접속되는 오드(H)에는 리셋트단자(RESET)에 연결된 NMOS트랜지스터(M7)가 접속되게 구성한 후 NMOS트랜지스터(M8)를 연결시켜 프리챠아지된 에러발생라인(TQ)가 접속되게 체크회로(3)를 구성한다. 이 체크회로(3)의 후단에는 컬럼신호(COL)에 의하여 턴온되는 NMOS트랜지스터(M9),(M10)가 입출력라인(I/O)과 연결되게 구성시켜, 상기 비트라인과 입출력라인이 서로 연결되게 구성한다. 여기서, DIN는 콘트롤회로(1)에 인가되는 데이타로 기록 및 읽기시 각각의 노우드(A-F)측으로 출력되는 상태신호를 결정한다.
이와같이 구성된 본 발명에서 일반적인 동작은 일반적인 DRAM 소자와 동일한 동작을 수행하는 것으로 이때 MOS트랜지스터(M1-M4)는 차단상태가 유지된다.
일반적인 DRAM의 동작은 컬럼선택신호(COL)에 의하여 MOS트랜지스터(M9),(M10)가 턴온되어 입출력라인(I/O)이 선택되면 입출력라인(I/O)이 비트라인(B/L),(
Figure kpo00005
)과 센스앰프(2)에 연결된다. 센스앰프(2)는 이 비트라인을 통하여 워드라인(W/L)과 컬럼선택(COL)에 의하여 선택된 메모리 셀에 MOS트랜지스터(M11)를 통하여 메모리용 캐패시터(C1)에 전압을 충전시키게 된다.
리드(READ)시에는 워드라인(W/L)으로 해당개소의 MOS트랜지스터(M11)를 턴온시키는캐패시터(C1)에 충전된 전하가 비트라인(B/L)으로 방전되고 센스앰프(2)에서 비트라인의 상태신호를 감지하여 증폭된 상태신호를 입출력라인(I/O)에 공급시켜 주는 것으로 이와같은 동작은 일반적인 DRAM 동작과 동일하다. 그리고 본 발명에서 고속 램 테스트시에는 입출력라인(I/O)을 사용하지 아니하므로, 입출력라인(I/O)과 연결되는 MOS트랜지스터(M9), (M10)는 차단시킨다.
램 테스트에는 램에 데이타를 기록하고 기록된 데이타를 읽어 두 데이타의 내용을 비교하는 것으로, 본 발명에서는 기록시 센스앰프(2)를 사용하는 방식과 센스앰프(2)를 사용하지 아니하는 방식으로 나눌 수 있다. 먼저, 기록시(WRITE) 메모리 셀용 캐패시터(C1)에 데이타를 저장하기 위하여 비트라인(B/L)에 직접 데이타가 공급되는 것을 살펴보면, 원하는 개소의 워드라인(W/L)이 선택된 두 콘트롤회로(1)에서 출력노우드(A)를 L레벨상태로 유지시키면, PMOS트랜지스터(M1)가 턴온되어 전원(VCC)을 비트라인(B/L)에 공급하게 된다. 비트라인(B/L)에 전원(VCC)이 공급되면 워드라인(W/L)에 선택된 MOS트랜지스터(M11)를 턴온시켜 메모리용 캐패시터(C1)에 저장되는 것으로, 여기서, MOS트랜지스터(M11)와 캐패시터(C1)를 하나만 도시하였지만 이 워드라인(W/L)에는 병렬로 많은 MOS트랜지스터와 메모리용 캐패시터가 연결될 수 있으며, 워드라인(W/L)에 의하여 선택되는 메모리 셀에는 데이타에 해당되는 전원이 충전된다.
이때 비트라인(B/L)에 실린 데이타는 콘트롤회로(1)에서 래치하여 고속 테스트리드시 노우드(E), (F)에 싣게되는 것으로 이와같은 기록방식에서는 센스앰프(2)가 동작되지 않는다.
본 발명의 다른 기록방식으로 센스앰프(2)가 구성되는 것을 살펴보면, 이때에는 센스앰프(2)에서 증폭가능한 비트라인(B/L),(
Figure kpo00006
)의 차전압을 발생시킨다.
즉, MOS트랜지스터(M1),(M4)를 턴온시키기 위하여 콘트롤회로(1)에서 노우드(D)에 H레벨의 상태신호 및 노우드(A)에 LOW레벨의 상태신호를 공급시키면 MOS트랜지스터(M1),(M4)는 턴온되어 두개의 비트라인(B/L),(
Figure kpo00007
)에는 차전압이 발생되고 그후 센스앰프(2)에서 이 차전압을 감지 증폭하여 비트라인(B/L)을 전원(VCC)레벨로 유지시켜 메모리용 캐패시터(C1)에 데이타 전원을 충전시킨다.
이와같이 두가지 기록방식을 사용하여 메모리 셀에 저장된 데이타를 읽어들여(READ) 두 데이타가 일치되는지 비교하는 동작은 다음과 같다. 먼저, 콘트롤회로(1)에서 노우드(A),(C)에 H레벨의 상태신호를 공급하고 노우드(B),(D)에 L레벨의 상태신호가 공급되게 하여 MOS트랜지스터(M1)(M2),(M3)(M4)를 오프 상태로 유지시킨다.
다음에, 메모리 셀에 저장된 데이타가 “1”가정할때 메모리가 저장된 워드라인(W/L)를 선택하여 MOS트랜지스터(M11)가 턴온되게 하면 캐패시터(C1)에 저장된 전하가 비트라인(B/L)쪽으로 방전하게 된다.
센스앰프(2)는 이 전압을 감지하여 비트라인(B/L)은 H레벨상태가 유지되게 하고 비트라인(
Figure kpo00008
)은 L레벨상태가 유지되게 하여, 이 레벨이 유지될때까지 노우드(E),(F)는 L레벨상태가 유지되게 한다. 그후, 콘트롤회로(1)에서 데이타 기록시 래치된 데이타를 노우드(E)측으로 L레벨의 상태신호를 공급하고 노우드(F)측으로 H레벨의 상태신호를 공급하여(기록시 데이타가 1인 경우) 체크회로(3)에서 데이타를 검사하게 된다.
즉, 체크회로(3)내 MOS트랜지스터(M5)의 게이트측에는 비트라인(
Figure kpo00009
)의 L레벨상태가 인가되어 MOS트랜지스터(M5)는 차단상태가 유지하게 되고, MOS트랜지스터(M6)의 게이트측에는 비트라인(B/L)의 H레벨요소가 인가되어 MOS트랜지스터(M6)를 턴온시키므로 L레벨의 상태신호가 노우드(H)에 전달되고 MOS트랜지스터(M8)는 계속 차단상태를 유지하게 된다.
이렇게 하여 고속테스트읽기시 H레벨로 프리챠아지된 에러발생라인(TQ)은 그래도 H레벨상태가 유지되어 테스트중인 메모리 셀이 정상임을 인식시켜 준다.
이 에러발생라인(TQ)는 각각의 메모리 셀의 비트라인 페어가 연결된 공통단자로서 상기와 같이 메모리셀에 기록된 신호를 익혀 들려질때 에러가 발생되면 노우드(H)에 H레벨 상태신호가 전달되어 MOS트랜지스터(M8)를 턴온시키므로 에러발생라인(TQ)이 L레벨로 되어 에러가 발생되었음을 알려주게 된다.
따라서, 많은 메모리 셀이 존재하여 그중 하나의 메모리 셀에 이상상태가 발생되는 경우 또는 각각의 메모리 셀에서 이상상태가 발생되는 경우에는 공통라인인 노우드(H)에 전술한 바와같은 동작에 의하여 H레벨신호가 인가되어 테스트중인 램에 에러가 발생되었음을 알려주게 된다.
여기서, 리셋트단자(RESET)에 연결된 MOS트랜지스터(M7)는 턴온시 노우드(H)를 그라운드점으로 리셋시켜 다음의 테스트를 대비하기 위하여 구성시킨 것이다.
결국, 램 테스트의 기록 및 리드시 콘트롤회로(1)에서 미리 각각의 메모리 셀에 저장될 데이타들(1 또는 0)을 노우드(A-D)의 출력으로 결정하고 체크회로(3)의 노우드(E),(F)로 체크신호를 보내어 램의 이상여부를 확인하게 되는 것이다.
이상에서와 같이 본 발명은 램에 데이타의 기록 및 리드시 입출력라인을 사용하지 않고 직접 비트라인에 기록후 기록된 데이타를 읽혀 들여 체크회로에서 논리적으로 정상적인 데이타인가를 검사할 수 있게 한 것으로, 선택된 워드라인에 연결된 각각의 메모리 셀은 한번의 싸이클로 기록(WRITE)이 가능하고 선택된 워드라인의 각각의 셀에 저장된 데이타를 리드(READ)할 때에 1번의 싸이클로 읽어옴과 동시에 에러체크가 가능하므로 램 테스트 시간을 대폭 감소시킬 수가 있는 것이다.

Claims (5)

  1. 입출력라인(I/O)을 통하지 않고 비트라인(B/L),(
    Figure kpo00010
    )에 직접 기록하기 위한 MOS트랜지스터를 콘트롤회로(1)에서 선택하여 상기 비트라인(B/L),(
    Figure kpo00011
    )사이에 전압차를 발생시키고, 워드라인(W/L)에 의하여 선택된 메모리 셀(5)의 캐패시터(C1)에 직접 데이타를 저장하는 메모리소자의 데이타 기록방법.
  2. 입출력라인(I/O)을 통하지 않고 비트라인(B/L),(
    Figure kpo00012
    )에 직접 기록하기 위한 하나이상의 MOS트랜지스터PM1-M4)를 콘트롤회로(1)에서 선택하여 상기 비트라인(B/L),(
    Figure kpo00013
    ) 사이에 전압차를 발생시킨 후 센스앰프(2)를 작용증폭시켜 상기 비트라인(B/L),(
    Figure kpo00014
    )이 전원(VCC)레벨 또는 접지(GND)레벨로 되게하여 워드라인(W/L)에 의하여 선택된 메모리 셀(5)의 캐패시터(C1)에 데이타를 저장하는 메모리소자의 데이타 기록방법.
  3. 비트라인(B/L),(
    Figure kpo00015
    )에 연결되어 감지된 상태 신호를 출력시키는 다수개의 센스앰프(2)와, 워드라인(W/L) 및 비트라인(B/L)에 연결된 다수개의 메모리 셀(5)과, 컬럼선택신호(COL)에 의하여 턴온되어 입출력라인(I/O)이 비트라인(B/L),(
    Figure kpo00016
    )과 연결되게한 다수개의 MOS트랜지스터(M9),(M10)와, 로 구성된 메모리회로에 있어서, 상기 비트라인(B/L),(
    Figure kpo00017
    )에 직접 연결된 MOS트랜지스터를 통하여 비트라인을 전원(VCC) 레벨 및 접지(VSS)레벨로 유지시키어 데이타를 기록하는 수단과, 센스앰프(2) 후단에 연결되어 리드(READ)된 데이타를 체크하는 수단과, 상기 데이타를 기록하는 수단 및 체크하는 수단을 제어하는 콘트롤회로(1)와, 로 구성된 메모리소자의 램 테스트 회로.
  4. 제3항에 있어서, 데이타를 기록하는 수단은, 상기 비트라인(B/L),(
    Figure kpo00018
    )에 직접 연결되어 전원(VCC) 레벨이 유지되도록 전원을 공급하는 PMOS트랜지스터(M1),(M3)와, 상기 비트라인(B/L),(
    Figure kpo00019
    )에 직접 연결되어 접지레벨을 유지시키는 NMOS트랜지스터(M2),(M4)와, 상기 MOS트랜지스터(M1-M4)의 구동을 제어하는 콘트롤회로(1)와, 로 구성된 메모리소자의 램 테스트 회로.
  5. 제3항에 있어서, 데이타를 체크하는 수단은, 비트라인(B/L),(B/L)에 게이트측이 연결된 NMOS트랜지스터(M5)(M6)와, 상기 NMOS트랜지스터(M5),(M6)에 래치된 출력을 공급하는 콘트롤회로(1)와, NMOS트랜지스터(M5),(M6) 사이에 연결되어 데이타 체크 에러상태에 따라 구동되는 NMOS트랜지스터(M8)와, 로 구성된 메모리소자의 램 테스트 회로.
KR1019890008002A 1989-06-10 1989-06-10 메모리소자의 데이타 기록 방법 및 테스트 회로 KR920001080B1 (ko)

Priority Applications (11)

Application Number Priority Date Filing Date Title
KR1019890008002A KR920001080B1 (ko) 1989-06-10 1989-06-10 메모리소자의 데이타 기록 방법 및 테스트 회로
FR9001203A FR2648266B1 (fr) 1989-06-10 1990-02-01 Procede permettant d'ecrire des donnees lors de l'essai d'un dispositif de memoire, et circuit d'essai de dispositif de memoire
DE4003132A DE4003132A1 (de) 1989-06-10 1990-02-02 Verfahren zum einschreiben von daten in eine testspeichereinrichtung und schaltung zum testen einer speichereinrichtung
GB9002396A GB2232496B (en) 1989-06-10 1990-02-02 A test circuit for testing a memory device and methods for performing writing and testing in such devices
JP02022322A JP3101953B2 (ja) 1989-06-10 1990-02-02 記録素子のテスト機能を有するメモリ回路
NL9000261A NL194812C (nl) 1989-06-10 1990-02-02 Schakeling voor het testen van een geheugeninrichting.
SE9002030A SE512452C2 (sv) 1989-06-10 1990-06-06 Metod för att skriva data vid provning av minnesanordning och krets för provning av minnesanordning
IT02056690A IT1248750B (it) 1989-06-10 1990-06-07 Metodo per memorizzare dati in un test di un dispositivo di memoria e circuito per testare un dispositivo di memoria
SU904830256A RU2084972C1 (ru) 1989-06-10 1990-06-08 Способ записи данных при тестировании устройства памяти и устройство для проверки памяти
CN90104915A CN1019243B (zh) 1989-06-10 1990-06-09 在测试存贮器装置时写入数据的方法和测试存贮器装置的电路
US07/827,578 US5197031A (en) 1989-06-10 1992-01-29 Method for writing data in testing memory device and circuit for testing memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890008002A KR920001080B1 (ko) 1989-06-10 1989-06-10 메모리소자의 데이타 기록 방법 및 테스트 회로

Publications (2)

Publication Number Publication Date
KR910001779A KR910001779A (ko) 1991-01-31
KR920001080B1 true KR920001080B1 (ko) 1992-02-01

Family

ID=19286971

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890008002A KR920001080B1 (ko) 1989-06-10 1989-06-10 메모리소자의 데이타 기록 방법 및 테스트 회로

Country Status (10)

Country Link
JP (1) JP3101953B2 (ko)
KR (1) KR920001080B1 (ko)
CN (1) CN1019243B (ko)
DE (1) DE4003132A1 (ko)
FR (1) FR2648266B1 (ko)
GB (1) GB2232496B (ko)
IT (1) IT1248750B (ko)
NL (1) NL194812C (ko)
RU (1) RU2084972C1 (ko)
SE (1) SE512452C2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05128899A (ja) * 1991-10-29 1993-05-25 Mitsubishi Electric Corp 半導体記憶装置
AU2003207364A1 (en) * 2002-02-26 2003-09-09 Koninklijke Philips Electronics N.V. Non-volatile memory test structure and method
WO2016143169A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor storage device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59185097A (ja) * 1983-04-04 1984-10-20 Oki Electric Ind Co Ltd 自己診断機能付メモリ装置
JPS62229599A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
DE3773773D1 (de) * 1986-06-25 1991-11-21 Nec Corp Pruefschaltung fuer eine speichereinrichtung mit willkuerlichem zugriff.
KR910001534B1 (ko) * 1986-09-08 1991-03-15 가부시키가이샤 도시바 반도체기억장치
JPS6446300A (en) * 1987-08-17 1989-02-20 Nippon Telegraph & Telephone Semiconductor memory
JPH01113999A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 不揮発性メモリのストレステスト回路

Also Published As

Publication number Publication date
NL194812B (nl) 2002-11-01
RU2084972C1 (ru) 1997-07-20
CN1048463A (zh) 1991-01-09
KR910001779A (ko) 1991-01-31
IT9020566A1 (it) 1991-12-07
SE512452C2 (sv) 2000-03-20
CN1019243B (zh) 1992-11-25
JP3101953B2 (ja) 2000-10-23
GB2232496A (en) 1990-12-12
SE9002030D0 (sv) 1990-06-06
NL9000261A (nl) 1991-01-02
DE4003132C2 (ko) 1992-06-04
IT9020566A0 (ko) 1990-06-07
IT1248750B (it) 1995-01-27
DE4003132A1 (de) 1990-12-20
FR2648266B1 (fr) 1993-12-24
GB9002396D0 (en) 1990-04-04
FR2648266A1 (fr) 1990-12-14
SE9002030L (sv) 1990-12-11
NL194812C (nl) 2003-03-04
GB2232496B (en) 1993-06-02
JPH0312100A (ja) 1991-01-21

Similar Documents

Publication Publication Date Title
US10332571B2 (en) Memory device including memory cell for generating reference voltage
KR920001081B1 (ko) 램 테스트시 고속기록회로
US20010021120A1 (en) Ferroelectric memory
US7130211B2 (en) Interleave control device using nonvolatile ferroelectric memory
US6661729B2 (en) Semiconductor device having test mode
US5995421A (en) Circuit and method for reading a memory cell
CN112397110B (zh) 用共享共源极驱动器减小裸片大小并改善存储器单元恢复
KR20000043969A (ko) 비휘발성 강유전체 메모리장치
KR920001080B1 (ko) 메모리소자의 데이타 기록 방법 및 테스트 회로
US6906943B2 (en) Ferroelectric memory device comprising extended memory unit
JPS63241800A (ja) メモリセルの検査回路装置および方法
US6385103B1 (en) Semiconductor memory device having a circuit for testing memories
KR950010628B1 (ko) 반도체 소자의 컬럼 디코더 인에이블 신호 발생회로
KR100483028B1 (ko) 강유전체 메모리 셀 및 이를 이용한 메모리 장치
US7126839B2 (en) Nonvolatile ferroelectric memory cell and memory device using the same
JPH08297969A (ja) ダイナミック型半導体記憶装置
US6477096B1 (en) Semiconductor memory device capable of detecting memory cell having little margin
US6031776A (en) Sense amplifier circuit for a semiconductor memory device
US5197031A (en) Method for writing data in testing memory device and circuit for testing memory device
KR100613462B1 (ko) 반도체 장치의 센스앰프
JPH08297993A (ja) 半導体記憶装置
US20020036932A1 (en) Semiconductor memory device and method of repairing same
JP2840068B2 (ja) ダイナミック型ｒａｍ
JPH0551992B2 (ko)
KR0164380B1 (ko) 반도체 메모리장치의 비트라인 센스앰프

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080201

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee