CN1019243B - 在测试存贮器装置时写入数据的方法和测试存贮器装置的电路 - Google Patents
在测试存贮器装置时写入数据的方法和测试存贮器装置的电路Info
- Publication number
- CN1019243B CN1019243B CN90104915A CN90104915A CN1019243B CN 1019243 B CN1019243 B CN 1019243B CN 90104915 A CN90104915 A CN 90104915A CN 90104915 A CN90104915 A CN 90104915A CN 1019243 B CN1019243 B CN 1019243B
- Authority
- CN
- China
- Prior art keywords
- data
- bit line
- circuit
- nmos pass
- pass transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000012546 transfer Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 9
- 238000012795 verification Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
测试存贮器装置的电路具有数据写入装置、数据检测装置和控制电路。测试存贮器装置时写入数据的方法包括下列步骤：在一对比特线B/L和B/L之间产生一电压差，以及在存贮单元的电容中直接存贮数据。根据本发明可在比特线上直接写入数据。此外，在一个周期内能够完整地校验每一存贮单元并大大地减少了测试时间。
Description
本发明涉及存贮器装置，例如DRAM，特别涉及一种可以减少高密度、高集成度的存贮器装置的存贮器测试时间的方法和测试存贮器装置的电路。
由半导体制造工艺集成的存贮器装置随着存贮器装置集成密度的增大需要各种精密的工艺。因此，当执行这种工艺时必须避免灰尘和杂质。但是，随着存贮器装置密度的增大，故障率也增大了。因此，存贮器装置有内部RAM测试电路以便在内部对RAM进行测试。即使RAM的测试在内部进行，随着集成度的增大，测试时间也变得更长了。
这就是说，在常规的RAM测试中，RAM测试是用测试信号测试每个比特单元（X4、X8、X16）来完成的。测试花费的时间随集成度/×比特而增大。因此，集成度越大，测试时间就越长，因为数据的写入和读出是通过输入/输出线写入或读出每一X比特单元来完成并且数据是相互比较以便检测误差的。
本发明的一个目的是提供用于DRAM的写入方法，该方法在数据被写入和读出时通过直接在一对比特线上写入和比较数据，不用输入/输出（I/O）线就能检测数据的正确或错误并且还减少了测试时间。
本发明的另一目的是提供根据该方法实施的RAM测试电路。
为了达到上述目的，本发明提供了测试存储器装置时写入数据的
方法。该方法步骤如下：控制电路选通-MOS晶体管，在一对比特线之间产生一电压差以便不用I/O线而在该对比特线上直接写入数据，在由字线选通的存储单元的电容中直接存贮该数据。
本发明还提供了测试存储器装置时写入数据的方法。该方法步骤如下：控制电路选通至少一个MOS晶体管，读出放大器用电源电平（Vcc-电平）或地电平（GND-电平）驱动一对比特线而在该对比特线之间直接产生一电压差，在由字线选通的存贮单元的电容中存贮数据。
本发明还提供了测试包括许多连接到一对比特线的读出放大器、许多连接到比特线和字线的存贮单元、根据上述许多存贮单元由列选通信号开启以便将I/O线分别连到每对比特线的许多MOS晶体管的存贮器装置的电路，该电路包括通过用直接连接到一对比特线的MOS晶体管使该对比特线为Vcc-电平（电源电平）和GND-电平（地电平）时写入数据的数据写入装置、连接到读出放大器的后部用于校验数据的数据校验装置和控制数据写入装置和校验装置的控制电路。
按照本发明，可以在比特线上进行直接写入。此外，由于数据被写入连接到已选字线的每一存贮单元和在每条比特线上进行误差校验，在一个周期内能够完整地校验每一存贮单元和大大地减少测试时间。
图1表示本发明实施例的电路。
现根据附图详细地描述本发明。如图1所示，为了检测比特线的差分电压，读出放大器2位于-对比特线B/L和
B/L之间。存贮单元5连接在比特线B/L和字线W/L之间。存贮单元5有-NMOS晶体管M11和-电容C1。为了维持Vcc-电平和地
（GND）-电平，PMOS晶体管M1和NMOS晶体管M2还分别连到比特线B/L。
类似地，维持Vcc-电平的PMOS晶体管M3和维持GND-电平的NMOS晶体管M4被连接到比特线
B/L。晶体管M1-M4的栅极分别通过节点A-D连接到控制电路1。此外，NMOS晶体管M5和M6的栅极分别连到一对比特线B/L和
B/L并且位于读出放大器2的后部。晶体管M5和M6的漏极还分别通过节点E和F连到控制电路1。
为了组成一个校验电路，连接到复位线的NMOS晶体管M7被连到NMOS晶体管M5和M6的公共节点H和通过NMOS晶体管M8连接误差产生线TQ。在该校验电路的后部，由列信号COL开启的NMOS晶体管M9和M10被连接到I/O线，使比特线和I/O线相互连接。当数据被写入和读出时DIN确定出现在每一节点A-F的状态信号为控制电路1的输入数据。
本发明的常规操作使用常规DRAM的相同操作，此时，MOS晶体管M1-M4是截止的。
在常规DRAM的操作中，MOS晶体管M9和M10由列选通信号COL开启以便选择I/O线，然后I/O线被连接到比特线对B/L和
B/L以及被连接到读出放大器2。读出放大器2通过比特线和MOS晶体管M11给由字线W/L和列选通线COL选出的DRAM单元的电容C1充电。其次，对于读出操作，MOS晶体管11由字线W/L开启，存贮在电容C1中的电荷向比特线B/L放电。为了给I/O线提供状态信号，读出放大器2检测和放大比特线的状态信号。上述操作与DRAM操作相同。但是，本发明不用I/O线作快速RAM测试，因此连接I/O线的晶体管M9和M10是截止的。
RAM测试就是将数据写入RAM并且在再次读出所记录的数据后比较两数据组。本发明的RAM测试可以分为两种方法，即一种在读出操作期间使用读出放大器2而另一种不使用读出放大器2。
首先描述不使用读出放大器2的方法。该方法在写入操作期间，为了在DRAM单元的电容C1中存贮数据，直接向比特线B/L提供该数据。所需的字线W/L被选通后，控制电路1维持输出节点A接近低电平，因此PMOS晶体管M1导通，向比特线B/L提供电源电压Vcc。当电源电压Vcc提供给比特线B/L时，由字线W/L选通的MOS晶体管M11导通，给电容C1充电。虽然图1所示的仅是一个MOS晶体管和一个电容C1，但是存贮器的多个MOS晶体管和电容可以与字线相并连。相应于该数据的电源电压也被用来给由字线W/L选通的DRAM单元充电。在这个时刻，由于在快速测试的读出操作期间在比特线B/L上的数据被控制电路1锁定并且被输入到节点E和F，所以读出放大器2在这种写入方法中不工作。
再描述使用读出放大器2的方法。
当控制电路1分别把高电平和低电平的状态信号提供给节点D和A以便使MOS晶体管M1和M4导通时，MOS晶体管M1和M4导通并且在比特线对B/L和
B/L之间产生了电压差。其后，读出放放大器2检测和放大该差分电压并且通过使比特线B/L接近Vcc电平或GND电平而将数据充电入电容C1。
另一方面，利用上述两种写入方法在读出存贮在DRAM单元中的数据之后比较两数据组的比较操作如下：
首先，控制电路1把高电平的状态信号提供给节点A和C、低电
平的状态信号给节点B和D以便使MOS晶体管M1、M2、M3和M4截止。其次，如果存贮在DRAM单元的数据是“1”并且字线W/L使MOS晶体管M11导通，存贮在电容C1的电容向比特线B/L放电。读出放大器2检测该电压，比特线B/L为高电平而
B/L为低电平。在达到上述电平前节点E和F都维持低电平。然后，控制电路1分别把低电平和高电平的状态信号提供给节点E和F，这样就在校验电路3中对数据进行了校验（在数据为“1”时）。这就是说，比特线
B/L的低电平信号加到MOS晶体管M5的栅极而比特线B/L的高电平信号加到MOS晶体管M6的栅极，因此MOS晶体管M5截止而MOS晶体管M6导通，使低电平状态被传送到节点H，MOS晶体管M8继续截止。
因此，在快速测试的读出操作期间预先充电到高电平的误差线TQ维持高电平状态，指出被测试的存贮单元是正常的。如果读出存贮在存贮单元中的数据时有误差存在，高电平的信号被传送到节点H以便使MOS晶体管M8导通，由此误差产生线TQ变为低电平，指出存在误差。因此，当若干个存贮单元之一发生了故障或每个单元发生了故障时，如上所述公共节点H变成高电平，指出在测试的DRAM中有误差存在。
连接到复位端的MOS晶体管M7将节点H复位到地电平以便进行下一个测试操作。就是说，在写入和读出操作期间，控制电路1预先确定存贮在存贮单元的数据（1或0）为节点A-D的输出并向校验电路3的节点E和F提供校验信号以便校验DRAM的正常或故障。
如上所述，本发明通过不用I/O线而在比特线上直接写入或读出数据在校验电路3中校验数据是否正确。在一个周期内在连接到所
选择的字线的每个存贮单元中的数据的写入操作是可能的，并且在一个周期内存贮在每个存贮单元的数据的读出操作和误差校验操作也是可能的，从而减少了DRAM的测试时间。
本发明决不仅限于上文描述的实施例。参考本发明的说明，已披露的实施例的各种修正和本发明的其它实施例对本领域的技术人员来说是显而易见的。因此所附的权利要求将用来覆盖本发明范围内的任何的这种修正或实施例。
Claims (5)
1、在测试存储装置时写入数据的方法，包括如下步骤：
通过选通由多个控制信号控制的多个MOS晶体管中的一个，在一对比特线之间产生一电压差，所述控制信号是根据输入数据由一控制电路生成的；
把电源电位(VCC)或地电位(GND)提供给一对所述比特线中的每条比特线，用于把相应于所述电压差的数据直接写到每条比特线上，而不使用输入/输出线；
把所述比特线上的数据存入由一条字线选择的存储单元的电容中。
2、根据权利要求1的在测试存储器装置时写入数据的方法，其特征在于，还包括如下步骤：
借助于一读出放大器读出存储在所述存储器单元中的数据，并在检测后把该数据提供给所述比特线;
锁存所述控制电路的输入数据，并在产生所述电压差的步骤中生成控制信号;
通过选通第三NMOS晶体管中的至少一个MOS晶体管，将所述读出数据和来自控制电路的所述锁存数据进行比较;
响应于所述比较值，通过第四NMOS晶体管的工作状态识别误差。
3、测试包括许多连接到一对比特线的读出放大器、许多连接到比特线和字线的存储单元、根据上述许多存储单元由列选通信号开启以便将I/O线分别连接到每对比特线的许多MOS晶体管的存储器装置的电路，该电路包括：
通过用直接连接到一对比特线的MOS晶体管使该对比特线为电源电平或地电平时写入数据的数据写入装置;
连接到读出放大器的后部用于校验数据的数据校验装置;以及
控制数据写入装置和校验装置的控制电路。
4、根据权利要求3的电路，其中数据写入装置包括直接向该对比特线提供电源电平的PMOS晶体管、向该对比特线提供地电平的NMOS晶体管，所说控制电路控制所说PMOS和NMOS晶体管。
5、根据权利要求3的电路，其中数据校验装置包括其栅极分别连接到该对比特线的NMOS晶体管，所说控制电路向该NMOS晶体管提供锁定输出，还包括一连接在所说NMOS晶体管之间并且由校验误差驱动的NMOS晶体管。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8002/89 | 1989-06-10 | ||
| KR1019890008002A KR920001080B1 (ko) | 1989-06-10 | 1989-06-10 | 메모리소자의 데이타 기록 방법 및 테스트 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1048463A CN1048463A (zh) | 1991-01-09 |
| CN1019243B true CN1019243B (zh) | 1992-11-25 |
Family
ID=19286971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN90104915A Expired CN1019243B (zh) | 1989-06-10 | 1990-06-09 | 在测试存贮器装置时写入数据的方法和测试存贮器装置的电路 |
Country Status (10)
| Country | Link |
|---|---|
| JP (1) | JP3101953B2 (zh) |
| KR (1) | KR920001080B1 (zh) |
| CN (1) | CN1019243B (zh) |
| DE (1) | DE4003132A1 (zh) |
| FR (1) | FR2648266B1 (zh) |
| GB (1) | GB2232496B (zh) |
| IT (1) | IT1248750B (zh) |
| NL (1) | NL194812C (zh) |
| RU (1) | RU2084972C1 (zh) |
| SE (1) | SE512452C2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100431056C (zh) * | 2002-02-26 | 2008-11-05 | Nxp股份有限公司 | 非易失存储器测试结构和方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128899A (ja) * | 1991-10-29 | 1993-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO2016143169A1 (en) * | 2015-03-09 | 2016-09-15 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185097A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断機能付メモリ装置 |
| JPS62229599A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| DE3773773D1 (de) * | 1986-06-25 | 1991-11-21 | Nec Corp | Pruefschaltung fuer eine speichereinrichtung mit willkuerlichem zugriff. |
| KR910001534B1 (ko) * | 1986-09-08 | 1991-03-15 | 가부시키가이샤 도시바 | 반도체기억장치 |
| JPS6446300A (en) * | 1987-08-17 | 1989-02-20 | Nippon Telegraph & Telephone | Semiconductor memory |
| JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
-
1989
- 1989-06-10 KR KR1019890008002A patent/KR920001080B1/ko not_active IP Right Cessation
-
1990
- 1990-02-01 FR FR9001203A patent/FR2648266B1/fr not_active Expired - Lifetime
- 1990-02-02 NL NL9000261A patent/NL194812C/nl not_active IP Right Cessation
- 1990-02-02 GB GB9002396A patent/GB2232496B/en not_active Expired - Lifetime
- 1990-02-02 JP JP02022322A patent/JP3101953B2/ja not_active Expired - Fee Related
- 1990-02-02 DE DE4003132A patent/DE4003132A1/de active Granted
- 1990-06-06 SE SE9002030A patent/SE512452C2/sv unknown
- 1990-06-07 IT IT02056690A patent/IT1248750B/it active IP Right Grant
- 1990-06-08 RU SU904830256A patent/RU2084972C1/ru not_active IP Right Cessation
- 1990-06-09 CN CN90104915A patent/CN1019243B/zh not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100431056C (zh) * | 2002-02-26 | 2008-11-05 | Nxp股份有限公司 | 非易失存储器测试结构和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2232496A (en) | 1990-12-12 |
| NL194812C (nl) | 2003-03-04 |
| FR2648266B1 (fr) | 1993-12-24 |
| NL194812B (nl) | 2002-11-01 |
| IT9020566A1 (it) | 1991-12-07 |
| DE4003132A1 (de) | 1990-12-20 |
| IT9020566A0 (zh) | 1990-06-07 |
| KR910001779A (ko) | 1991-01-31 |
| KR920001080B1 (ko) | 1992-02-01 |
| FR2648266A1 (fr) | 1990-12-14 |
| SE9002030D0 (sv) | 1990-06-06 |
| SE9002030L (sv) | 1990-12-11 |
| CN1048463A (zh) | 1991-01-09 |
| DE4003132C2 (zh) | 1992-06-04 |
| IT1248750B (it) | 1995-01-27 |
| GB9002396D0 (en) | 1990-04-04 |
| JPH0312100A (ja) | 1991-01-21 |
| RU2084972C1 (ru) | 1997-07-20 |
| NL9000261A (nl) | 1991-01-02 |
| SE512452C2 (sv) | 2000-03-20 |
| GB2232496B (en) | 1993-06-02 |
| JP3101953B2 (ja) | 2000-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69427184T2 (de) | Ein Referenzspannungsgenerator und eine dieselbe verwendende Halbleiterspeicheranordnung | |
| US4654849A (en) | High speed concurrent testing of dynamic read/write memory array | |
| US5831989A (en) | Memory testing apparatus | |
| US5847989A (en) | Ferroelectric memory using non-remnant reference circuit | |
| US5457696A (en) | Semiconductor memory having internal test circuit | |
| US6262935B1 (en) | Shift redundancy scheme for wordlines in memory circuits | |
| JP3076606B2 (ja) | 半導体記憶装置およびその検査方法 | |
| US4122546A (en) | MOS Semiconductor storage module | |
| US4868823A (en) | High speed concurrent testing of dynamic read/write memory array | |
| US5436911A (en) | Semiconductor memory device comprising a test circuit and a method of operation thereof | |
| EP0720176A2 (en) | Method of multilevel dram sense and restore | |
| JPH03162800A (ja) | 半導体メモリ装置 | |
| DE10220970A1 (de) | Halbleiterspeichervorrichtung | |
| US5140553A (en) | Flash writing circuit for writing test data in dynamic random access memory (dram) devices | |
| US6501691B2 (en) | Word-line deficiency detection method for semiconductor memory device | |
| US20060274586A1 (en) | Semiconductor memory device with redundancy function | |
| US4937790A (en) | Semiconductor memory device | |
| US5844915A (en) | Method for testing word line leakage in a semiconductor memory device | |
| KR100275109B1 (ko) | 강유전체메모리장치및그동작방법 | |
| CN1019243B (zh) | 在测试存贮器装置时写入数据的方法和测试存贮器装置的电路 | |
| US4669065A (en) | Dynamic memory apparatus having a sense amplifier and a reference voltage connection circuit therefor | |
| US5561639A (en) | Semiconductor memory device with high speed detect function | |
| US20050033541A1 (en) | Memory cell signal window testing apparatus | |
| US5778012A (en) | Memory device with improved yield and reliability | |
| EP0777236B1 (en) | Method and circuit for testing semiconductor memory units |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C13 | Decision | ||
| GR02 | Examined patent application | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C15 | Extension of patent right duration from 15 to 20 years for appl. with date before 31.12.1992 and still valid on 11.12.2001 (patent law change 1993) | ||
| OR01 | Other related matters |