DE10220970A1 - Halbleiterspeichervorrichtung - Google Patents

Abstract

In einem Testbetrieb für eine Halbleiterspeichervorrichtung werden Speicherstromversorgungsleitungen (MVDL; MVCLa-MVCLc; MVDLM) von einem Stromversorgungsknoten getrennt, in dem Schaltgatter (15a, 15b) benutzt werden. Spannungen der Speicherstromversorgungsleitungen werden unter Benutzung von Halteschaltungen (16a, 16b) erfaßt. Wenn die erfaßte Spannung niedriger als ein vorbestimmter Wert ist, wird die entsprechende Speicherstromversorgungsleitung auf ein Massespannungsniveau durch die Erfassungshalteschaltung getrieben. Dadurch wird eine Speicherzelle mit normalem Betrieb, aber defektem Ruhestrom in einen Betriebsdefektzustand gezwungen. Dann wird die Speicherzelle mit defektem Ruhestrom identifiziert und eine Redundanzersetzung damit durchgeführt. Folglich kann die Ruhestromabnormalität in der Halbleiterspeichervorrichtung repariert werden.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichervorrichtung. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleiterspeichervorrichtung, bei der der Leistungsverbrauch in einem Warte-/Ruhezustand (Standby-Zustand) verringert werden kann. Noch genauer, die vorliegende Erfindung bezieht sich auf einen Aufbau zum Verringern des Ru­ hestromes einer Halbleiterspeichervorrichtung, die eine Redun­ danzschaltung zum Reparieren einer defekten Speicherzelle durch Ersetzen durch eine Redundanz- oder Ersatzspeicherzelle enthält. Weiterhin bezieht sich die vorliegende Erfindung auf ein Testverfahren einer Halbleiterspeichervorrichtung niedri­ gen Leistungsverbrauches.

Fig. 51 zeigt schematisch eine Konfiguration einer Speicher­ zelle eines Direktzugriffsspeichers (SRAM).

Wie in Fig. 51 gezeigt ist, enthält die Speicherzelle ein Paar von überkreuzverbundenen P-Kanal-MOS-Transistoren (Feld­ effekttransistoren mit isoliertem Gate) PQ1 und PQ2 zum Hoch­ ziehen (Pull-Up), ein Paar von überkreuzverbundenen N-Kanal- MOS-Transistoren NQ1 und NQ2 zur Datenspeicherung und ein Paar von N-Kanal-MOS-Transistoren NQ3 und NQ4 für den Zugriff.

Der P-Kanal-MOS-Transistor PQ1 ist elektrisch zwischen eine Speicherzellenstromversorgungsleitung MVCC und einem Knoten ND1 geschaltet, und sein Gate ist elektrisch mit einem Knoten ND1 geschaltet, und sein Gate ist elektrisch mit einem Knoten ND2 verbunden. Der P-Kanal-MOS-Transistor PQ2 ist elektrisch zwischen die Speicherzellenstromversorgungsleitung MVCC und den Knoten ND2 geschaltet, und sein Gate ist elektrisch mit dem Knoten ND1 verbunden.

Der N-Kanal-MOS-Transistor MQ1 ist elektrisch zwischen den Knoten ND1 und eine Speicherzellenmassenleitung MVSS geschal­ tet, und sein Gate ist elektrisch mit dem Knoten ND2 verbun­ den. Der N-Kanal-MOS-Transistor NQ2 ist elektrisch zwischen den Knoten ND2 und der Speicherzellenmassenleitung MVSS ge­ schaltet, und sein Gate ist elektrisch mit dem Knoten ND1 ver­ bunden.

Der N-Kanal-MOS-Transistor NQ3 wird eingeschaltet als Reaktion auf das Potential auf einer Wortleitung WL, so daß er elek­ trisch den Knoten ND1 mit einer Bitleitung BL verbindet. Der N-Kanal-MOS-Transistor NQ4 wird selektiv als Reaktion auf das Potential auf der Wortleitung WL eingeschaltet zum elektri­ schen Verbinden des Knotens ND2 mit einer komplementären Bit­ leitung ZBL.

Bei der in Fig. 51 gezeigten SRAN-Zelle bilden die MOS- Transistoren PQ1 und NQ1 einen CMOS-(komplementären MOS)Inverter. Ebenfalls bilden die MOS-Transistoren PQ2 und NQ2 einen CMOS-Inverter. Die MOS-Transistoren PQ1, PQ2, NQ1 und NQ2 bilden eine CMOS-Inverterverriegelungsschaltung.

Daten komplementär zueinander werden an die Knoten ND1 und ND2 gespeichert. In der SRAN-Zelle ist in einem Datenspeichermodus ein Strompfad zum Übertragen von elektrischen Strom zwischen der Speicherzellenstromversorgungsleitung MVCC und der Spei­ cherzellenmasseleitung MVSS über die Knoten ND1 und ND2 abge­ schnitten. Somit kann der Leistungs-/Stromverbrauch verringert werden.

Die in Fig. 51 gezeigte Speicherzelle wird allgemein eine "volle CMOS-Speicherzelle" genannt. Im Vergleich mit einer Konfiguration, die Pull-Up-Lastelemente enthält, die für die Knoten ND1 und ND2 vorgesehen ist, ist die Konfiguration der vollen CMOS-Speicherzelle in der Betriebsleistung und in dem niedrigen Leistungsverbrauch überlegen. Aus diesen Gründen werden die vollen CMOS-Speicherzellen allgemeine in SRAMs niedrigen Leistungsverbrauches benutzt.

Fig. 52 zeigt schematisch ein ebenes Layout der in Fig. 51 gezeigten SRAM-Zelle. Wie in Fig. 52 gezeigt ist, gibt es, da die SRAM-Zelle die volle CMOS-Zelle ist, einen n-Wannenbereich zum Bilden der P-Kanal-MOS-Transistoren PQ1 und PQ2 und einen p-Wannenbereich zum Bilden der N-Kanal-MOS-Transistoren NQ1 und NQ2. In dem Wannenbereich sind aktive Bereiche AA1 und AA2 gebildet, in denen die P-Kanal-MOS-Transistoren PQ1 bzw. PQ2 gebildet sind. Die aktiven Bereiche AA1 und AA2 sind jeweils in einer L-Form symmetrisch zu einer Zentrallinie gebildet, die sich vertikal dazwischen erstreckt, wie in Fig. 52 gese­ hen wird. Die aktiven Bereiche AA1 und AA2 werden als p- Dotierbereiche benutzt. Andererseits sind in dem p- Wannenbereich aktive Bereiche AA3 und AA4 gebildet, in denen die N-Kanal-MOS-Transistoren NQ1 bzw. NQ2 gebildet sind. Die aktiven Bereiche AA3 und AA4 sind in einer umgekehrten L-Form so gebildet, daß sie symmetrisch zu einer Zentrallinie dazwi­ schen angeordnet sind. Die aktiven Bereiche AA3 und AA4 werden als n-Dotierbereiche benutzt.

Eine Gateelektrodenverbindungsleitung GA1 ist quer über den sich horizontal erstreckenden Bereichen der aktiven Bereiche AA1 und AA3 gebildet. Andererseits ist eine Gateelektrodenver­ bindungsleitung GA2 quer über den sich horizontal erstrecken­ den Bereichen der aktiven Bereiche AA2 und AA4 gebildet. Die Gateelektrodenverbindungsleitungen GA1 und GA2 sind aus zum Beispiel Polysiliziumverbindungsleitungen gebildet. Zusätzlich ist eine Gateelektrodenverbindungsleitung GA3 quer über die sich vertikal erstreckenden Bereiche der aktiven Bereiche AA3 und AA4 gebildet. Die Gateelektrodenverbindungsleitung GA3 ist elektrisch mit einer Wortleitung verbunden.

Jede der Gateelektrodenverbindungsleitungen GA1 und GA2 weist einen Bereich auf, der sich horizontal zu einem Zentralbereich erstreckt. Die Gateelektrodenverbindungsleitung GA1 bildet die Gateelektroden der MOS-Transistoren PQ1 und NQ3. Ähnlich bil­ det die Gateelektrodenverbindungsleitung GA2 Gateelektroden der MOS-Transistoren PQ2 und NQ4, und die Gateelektrodenver­ bindungsleitung GA3 bildet Gateelektroden der MOS-Transistoren NQ3 und NQ4.

Lokale Verbindungsleitungen LI1 bis LI7 sind so gebildet, daß sie elektrisch die MOS-Transistoren PQ1, PQ2, NQ1, NQ2, NQ3 und NQ4 miteinander verbinden. Die lokalen Verbindungsleitun­ gen LI1 bis LI7 sind durch grenzfreien Vorgang bezüglich der aktiven Bereiche AA1 bis AA4 gebildet. Die lokalen Verbin­ dungsleitungen LI1 bis LI5 sind über den aktiven Bereichen AA1 bis AA4 gebildet und elektrisch direkt mit den entsprechenden aktiven Bereichen AA1 bis AA4 verbunden. Insbesondere verbin­ det die lokale Verbindungsleitung LI1 die aktiven Bereiche AA1 und AA2 miteinander. Ähnlich verbindet die lokale Verbindungs­ leitung LI2 elektrisch die aktiven Bereiche AA1 und AA3 mit­ einander, und die lokale Verbindungsleitung LI1 verbindet elektrisch die aktiven Bereiche AA2 und AA4 miteinander.

Die lokale Verbindungsleitung LI2 entspricht dem in Fig. 51 gezeigten Knoten ND1, und die lokale Verbindungsleitung LI3 entspricht dem in Fig. 51 gezeigten Knoten ND2. Die lokalen Verbindungsleitungen LI1 bis LI7 sind individuell in Selbst­ ausrichtung mit den Gateelektrodenverbindungsleitungen GA1 bis GA3 gebildet, und keine Kontakte sind in den Abschnitten ge­ bildet, in denen die lokalen Verbindungsleitungen LI2 und LI3 mit den Gateelektrodenverbindungsleitungen GA1 und GA2 über­ lappen. Nachdem die Gateelektrodenverbindungsleitungen gebil­ det sind, werden die Gateelektrodenverbindungsleitungen als Maske benutzt, und die lokalen Verbindungsleitungen werden ge­ bildet. Bei diesem Vorgang werden die Gateelektrodenverbin­ dungsleitungen mit einem Isolationsfilm bedeckt, und die Kon­ taktlöcher werden in Abschnitten für den Kontakt mit den loka­ len Verbindungsleitungen gebildet. Daher wird in den Abschnit­ ten, in dem die Gateelektrodenverbindungsleitungen mit den lo­ kalen Verbindungsleitungen überlappen, der Isolationsfilm auf den Gateelektrodenverbindungsleitungen gebildet, und keine Kontakte werden für die lokalen Verbindungsleitungen und die Gateelektrodenverbindungsleitungen gebildet.

Die lokale Verbindungsleitung LI2 ist elektrisch mit der Ga­ teelektrodenverbindungsleitung GA2 über ein Kontaktloch CH1 verbunden. Ähnlich ist die lokale Verbindungsleitung LI3 e­ lektrisch mit der Gateelektrodenverbindungsleitung GA1 über ein Kontaktloch CH2 verbunden.

Andererseits ist die lokale Verbindungsleitung LI4 elektrisch über ein Kontaktloch CH1 mit einer Metallverbindungsleitung ersten Pegels ML1, die sich vertikal erstreckend auf einer oberen Schicht gebildet ist, verbunden. Ebenfalls ist die loka­ le Verbindungsleitung LI5 elektrisch über ein Kontaktloch CH₄ mit einer Metallverbindungsleitung ersten Niveaus ML4 verbun­ den, die auf einer oberen Schicht davon gebildet ist. Die Me­ tallverbindungsleitung ersten Niveaus ML4 entspricht der Spei­ cherzellenmasseleitung MVSS und überträgt die Massespannung. Die lokalen Verbindungsleitungen LI6 und LI7 sind elektrisch über ein Kontaktloch CH5 mit einer Metallverbindungsleitung ersten Niveaus ML2 verbunden, die sich linear erstreckend in der vertikalen Richtung, wie sie in der Zeichnung gesehen ist, gebildet ist. Die lokale Verbindungsleitung LI7 ist über ein Kontaktloch CH6 mit einer Metallverbindungsleitung ersten Ni­ veaus ML3 verbunden, die sich linear erstreckend auf einer oberen Schicht davon gebildet ist. Die Metallverbindungsleitun­ gen ersten Niveaus ML2 und ML3 bilden die Bitleitungen BL bzw. ZBL.

Die Kontaktlöcher CH3 bis CH6 sind in Selbstausrichtung mit den Gateelektrodenverbindungsleitungen GA1 bis GA3 gebildet. Die lokalen Verbindungsleitungen LI4 bis LI7 sind in Selbst­ ausrichtung mit den Gateelektrodenverbindungsleitungen GA1 bis GA3 gebildet. Mit dieser Anordnung können die Kontaktlöcher Die Gateelektrodenverbindungsleitung GA2 ist elektrisch über das Kontaktloch CH1 mit der lokalen Verbindungsleitung LI2 verbunden. Ebenfalls ist die Gateelektrodenverbindungsleitung GA1 elektrisch über das Kontaktloch CH2 mit der lokalen Ver­ bindungsleitung LI3 verbunden. Die lokalen Verbindungsleitun­ gen LI2 und LI3 sind entsprechend in Selbstausrichtung mit den Gateelektrodenverbindungsleitungen GA1 und GA2 gebildet. Mit diesem Aufbau werden keine Kontakte in Abschnitten gebildet, in denen die lokalen Verbindungsleitungen LI2 und LI3 mit den Gateelektrodenverbindungsleitungen GA1 und GA2 überlappen. Die Kontaktlöcher CH1 und CH2 werden zum elektrischen Verbinden der lokalen Verbindungsleitungen LI2 und LI2 mit den Gateelek­ trodenverbindungsleitungen GA2 bzw. GA1 benutzt.

Die lokale Verbindungsleitung LI1 ist elektrisch über eine Me­ tallverbindungsleitung zweiten Niveaus (nicht gezeigt) mit der Speicherzellenstromversorgungsleitung MVCC verbunden, die sich in der Zeilenrichtung erstreckend vorgesehen ist.

In dem Layout der in Fig. 52 gezeigten Speicherzelle von ei­ nem vertikal langen Typ sind die Bitleitungen BL und ZBL und die Speicherzellenmasseleitungen MVSS erste Metallverbindungs­ leitungen, und sie sind parallel in einer gemeinsamen Metall­ schicht vorgesehen. Wenn die Miniaturisierung der Speicherzel­ len voranschreitet, werden die Abstände zwischen den Metall­ verbindungsleitungen ersten Niveaus ML2 und ML3 und den Me­ tallverbindungsleitungen ersten Niveaus ML1 und ML4 verrin­ gert, was in einer zunehmenden Wahrscheinlichkeit des Auftre­ tens von Kurzschlüssen zwischen den Bitleitungen BL und ZBL und den Speicherzellenmasseleitungen MVSS resultiert.

Die Speicherzellenstromversorgungsleitung MVCC ist sich paral­ lel erstreckend zu der Wortleitung WL und senkrecht zu der Bitleitung BL vorgesehen.

Bei der Speicherzelle mit dem in Fig. 52 gezeigten Layout wird, wenn ein Kurzschluß wegen des Anhaftens oder Absorbieren von Teilchen bei einem Herstellungsschritt auftritt, ein Be­ triebsversagen verursacht. Zusätzlich fließt elektrischer Strom selbst in einem Ruhezustand durch den Kurzschluß. Das heißt, obwohl defekt tätige Speicherzellen durch Redundanzzel­ len ersetzt werden, bleibt der Defekt selbst daran. Solange ein Defekt existiert, fließt während des Ruhens elektrischer Strom durch den Kurzschluß, wodurch der Ruhestrom vergrößert wird. Das folgende sind die Arten von Kurzschlüssen, von denen gedacht wird, daß sie in dem oben beschriebenen Aufbau auftre­ ten.

• 1. Kurzschluß zwischen den Knoten;
• 2. Kurzschluß zwischen einem Knoten und der Speicherzellen­ stromversorgungsleitung;
• 3. Kurzschluß zwischen einem Knoten und der Speicherzellen­ masseleitung;
• 4. Kurzschluß zwischen einem Knoten und einer Wortleitung;
• 5. Kurzschluß zwischen einem Knoten und einer Bitleitung;
• 6. Kurzschluß zwischen Bitleitungen;
• 7. Kurzschluß zwischen einer Wortleitung und einer Speicher­ zellenstromversorgungsleitung;
• 8. Kurzschluß zwischen einer Bitleitung und einer Speicher­ zellenmasseleitung; und
• 9. Kurzschluß zwischen einer Speicherzellenstromversorgungs­ leitung und einer Speicherzellenmasseleitung. Während des Ru­ hezustandes ist die Bitleitung auf das Niveau der Stromversor­ gungsspannung vorgeladen, und die Wortleitung wird auf dem Ma­ ssespannungspegel gehalten.

Insbesondere kann bei dem Layout der Speicherzelle eines ver­ tikal langen Types, wie er in Fig. 52 gezeigt ist, unter den oben angegebenen Arten von Kurzschlüssen der Kurzschluß zwi­ schen einer Bitleitung und einer Speicherzellenmasseleitung mit hoher Wahrscheinlichkeit auftreten. Dieses ist so, da die Metallverbindungsleitungen ersten Niveaus ML2 und ML3 (die die Bitleitungen BL und ZBL bilden) und die Metallverbindungslei­ tungen ersten Niveaus ML1 und ML4 (die die Speicherzellen­ masseleitungen MVSS bilden) parallel zueinander mit minimalen Designabmessungen gebildet sind.

Bei der vollen CMOS-Speicherzelle, die aus sechs MOS- Transistoren aufgebaut ist, wie in Fig. 51 gezeigt ist, wenn einer der zuvor erwähnten Kurzschlüsse (1) bis (9) auftritt, ist ein Pfad, der einem elektrischen Strom zu fließen ermög­ licht, immer vorhanden, da komplementäre Daten an den Knoten ND1 und ND2 gespeichert sind. Somit wird ein Ruhestromdefekt verursacht.

Ein Zustand wird betrachtet, bei dem, wie in Fig. 53 gezeigt ist, eine Widerstandskomponente RZ aufgrund eines Teilchens oder ähnliches zwischen den Knoten ND1 und ND2 vorhanden ist, an denen komplementäre Daten gespeichert sind. Wenn der Wider­ standswert der Widerstandskomponente RZ ausreichend klein ist, sind die Knoten ND1 und ND2 kurzgeschlossen und können keine Daten mehr genau speichern. Folglich wird die Speicherzelle als defekt bestimmt.

Während des Ruhezustandes bleiben die MOS-Transistoren NQ3 und NQ4 in dem AUS-Zustand, da die Wortleitung WL in einem unge­ wählten Zustand ist und die Spannung auf einem L-Niveau gehal­ ten wird. Es sei nun ein Fall angenommen, daß, wie in Fig. 53 gezeigt ist, ein Knoten ND1 auf einem H-Niveau ist und ein Knoten ND2 auf einem L-Niveau ist. In diesem Fall sind die MOS-Transistoren PQ1 und NQ1 jeweils in dem EIN-Zustand, und die MOS-Transistoren PQ2 und NQ1 sind jeweils in dem AUS- Zustand. Folglich wird ein Pfad gebildet, durch den elektri­ scher Strom von der Speicherzellenstromversorgungsleitung MVCC zu der Speicherzellenmasseleitung MVSS über den MOS-Transistor PQ1, die Widerstandskomponente RZ und den MOS-Transistor NQ2 fließt.

Es sei angenommen, daß der Widerstandswert der Widerstandskom­ ponente RZ größer als ein EIN-Widerstand eines jeden MOS- Transistors PQ1 und NQ2 ist. In diesem Fall werden die Knoten ND1 und ND2 auf einem H-Niveau bzw. einem L-Niveau gehalten, und die Daten werden an den Knoten ND1 und ND2 genau gespei­ chert. Das heißt, wenn der Widerstandswert der Widerstandskom­ ponente RZ relativ groß ist, verursacht die Speicherzelle ei­ nen Ruhestromdefekt, obwohl sie keinen Betriebsdefekt verur­ sacht.

Wie oben beschrieben wurde, je höher die durch die Speicher­ zellenstromversorgungsleitung MVCC angelegte Stromversorgungs­ spannung ist, desto niedriger ist der EIN-Widerstand eines je­ den der Speicherzellentransistoren. Daher wird der Wider­ standswert der Widerstandskomponente RZ relativ vergrößert, und ein Zustand, in dem die Speicherzelle einen Ruhestromde­ fekt verursacht aber keinen Betriebsdefekt verursacht, wird noch verstärkt.

Allgemein werden in einer Halbleiterspeichervorrichtung einer großen Speicherkapazität zum Verbessern der Ausbeute redundan­ te Speicherzellen zum Ersetzen einer defekten Speicherzelle, die nicht normal tätig ist, vorgesehen. Das folgende Verfahren wird ausgeführt zum Ersetzen einer defekten Speicherzelle durch eine redundante Speicherzelle. Zuerst wird die Adresse entsprechend einer defekten Speicherzelle identifiziert. Dann wird eine Sicherung/ein Schmelzelement in einer Redundanzpro­ grammschaltung durchgetrennt durch einen energiereichen Strahl wie ein Laserstrahl. Dadurch wird die Adresse entsprechend der defekten Speicherzelle programmiert, und die defekte Speicher­ zelle wird in einem normalen ungewählten Zustand gehalten.

Wenn die Adresse entsprechend der defekten Speicherzelle be­ zeichnet wird, wird die redundante Speicherzelle gemäß der Adresse der defekten Speicherzelle adressiert, die in der Redundanzprogrammschaltung programmiert ist. Folglich wird die defekte Speicherzelle durch die redundante Speicherzelle er­ setzt.

Wie oben beschrieben wurde, verursacht die Speicherzelle, die keinen Betriebsdefekt verursacht, während sie einen Ruhestrom­ defekt verursacht, daß der Ruhestrom zunimmt. Das heißt, diese Speicherzelle ist eine defekte Speicherzelle, die die Produkt­ ausbeute der Speicherzelle verringert, da der Spezifikations­ wert des Ruhestromes nicht erfüllt werden kann aufgrund des erhöhten Ruhestromes. Solch eine defekte Speicherzelle wird hier im folgenden als "Speicherzelle mit normalem Betrieb und defektem Ruhestrom" bezeichnet. Da die Speicherzellen mit nor­ malem Betrieb aber defektem Ruhestrom normal tätig sind, kann die Adresse davon während eines normalen Tests nicht identifi­ ziert werden.

Bei einem Erfassungsverfahren zum Erfassen einer Speicherzelle mit normalem Betrieb aber defektem Ruhestrom, die oben be­ schrieben wurde, kann das folgende Verfahren ausgeführt wer­ den. Das Testen wird in einem Zustand durchgeführt, in dem die Speicherzellenstromversorgungsspannung unter die abgesenkt wird, die in einem normalen Betriebszustand benutzt wird. Da in diesem Zustand der EIN-Widerstand eines jeden der Speicher­ zellentransistoren gemäß dem Abfall der Gatespannung zunimmt, ist der Widerstandswert der Widerstandskomponente RZ relativ klein. Dadurch wird die Speicherzelle, die einen Ruhestromde­ fekt verursacht, aber normal unter normaler Stromversorgungs­ spannung tätig ist, in einen Defektbetriebszustand gezwungen. Unter dieser Bedingung wird das Testen durchgeführt. Als Re­ sultat wird die Adresse der Speicherzellen mit normalem Be­ trieb aber defektem Ruhestrom identifiziert, und die Speicher­ zelle mit normalem Betrieb aber defektem Ruhestrom wird durch die Redundanzspeicherzelle ersetzt.

Da jedoch der EIN-Widerstand eines jeden der Speicherzellen­ transistoren mit der Zunahme der Speicherzellenstromversor­ gungsspannung verringert wird, wird der Zustand des defekten Ruhestromes aber normalen Betriebes noch weiter verstärkt. Da­ her kann bei dem Verfahren, bei dem das Testen durchgeführt wird in dem Zustand, in dem die Speicherzellenstromversor­ gungsspannung unter den abgesenkt wird, der in dem normalen Betriebszustand benutzt wird, solch ein Fall auftreten, in dem der Zustand des defekten Ruhestromes aber normal im Betriebs­ zustande nicht offengelegt werden kann. In einem Fall zum Bei­ spiel, daß der Widerstandswert der Widerstandskomponente RZ relativ groß ist, selbst wenn der EIN-Widerstand eines jeden Speicherzellentransistors zunimmt, können Daten normal gespei­ chert werden. Folglich kann die Speicherzelle mit normalem Be­ trieb aber defektem Ruhestrom nicht identifiziert werden. Zu­ sätzlich bewirkt in diesem Zustand der erhöhte EIN-Widerstand, daß der Ruhestrom abnimmt, wodurch ein Fall verursacht wird, in dem der Ruhestromdefekt nicht auftritt. Wenn weiterhin das Testen unter dem Zustand durchgeführt wird, in dem die Spei­ cherzellenstromversorgungsspannung unter die abgesenkt wird, die in dem normalen Betriebszustand benutzt wird, kann solch ein Fall auftreten, daß selbst normal tätige Speicherzellen als betriebsdefekt bestimmt werden.

Wie oben beschrieben wurde, wird der Zustand des defekten Ru­ hestromes aber normalen Betriebszustandes, der aufgrund des Anhaftens von Teilchen verursacht wird, aufgrund eines Muster­ fehlers verursacht. Zusätzlich tritt der oben erwähnte Zustand ähnlich nicht nur in dem Kurzschluß zwischen Speicherknoten sondern in irgendeinem der oben erwähnten Kurzschlüsse (1) bis (9) auf.

Wenn eine Speicherzelle mit normalem Betrieb aber fehlerhaftem Ruhestrom vorhanden ist, wird der Leistungsverbrauch während des Ruhens vergrößert, und daher kann die Halbleiterspeicher­ vorrichtung nicht für eine tragbare Ausrüstung benutzt werden, die einen niedrigen Ruhestrom verlangt.

Zum zuverlässigen Erfassen solch einer Speicherzelle mit nor­ malem Betrieb aber fehlerhaftem Ruhestrom ist es notwendig, den Ruhestrom genau zu erfassen. Wenn weiterhin eine Redun­ danzersetzung in einer Speicherzelle mit normalem Betrieb aber defektem Ruhestrom durchgeführt ist, sollte der Ruhestrom nach der Redundanzersetzung mit Zuverlässigkeit kleiner als der Spezifikationswert sein. Somit wird die Redundanzersetzung auf simulierte Weise durchgeführt zum Erfassen des Ruhestromes vor der tatsächlichen Ersetzung.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halblei­ terspeichervorrichtung vorzusehen, die zuverlässig den Ruhe­ strom verringern kann; die eine Adresse einer Speicherzelle mit normalem Betrieb aber defektem Ruhestrom erfassen kann, ohne daß ein nachteilhaftiger Effekt auf normale Speicherzel­ len ausgeübt wird; ein Testverfahren für eine Halbleiterspei­ chervorrichtung vorzusehen, daß zuverlässig den Ruhestrom durch Ersetzen einer Speicherzelle mit normalem Betrieb aber defektem Ruhestrom durch eine redundante Speicherzelle verrin­ gern kann.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervor­ richtung nach Anspruch 1.

Eine Halbleiterspeichervorrichtung gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine Mehrzahl von Speicher­ zellen, die in Zeilen und Spalten angeordnet sind, einen Refe­ renzpotentialknoten zum Liefern eines Referenzpotential, einen Schaltkreis, der mit dem Referenzknoten verbunden ist und se­ lektiv leitend gemacht wird zum Übertragen des Referenzpoten­ tiales an den Referenzknoten, eine erste Spannungsübertra­ gungsleitung zum Übertragen des Referenzpotentiales, das von dem Schaltkreis empfangen ist, an die Speicherzellen und eine Spannungssteuerschaltung, die in einem spezifischen Betriebs­ modus aktiviert wird, zum Erfassen, ob das Potential auf der Spannungsübertragungsleitung ein vorbestimmtes Potential ist, und zum Setzen des Potentiales der ersten Spannungsübertra­ gungsleitung auf einen Potentialpegel gemäß dem Resultat der Erfassung gemäß dem Resultat der Erkennung.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervor­ richtung nach Anspruch 17.

Eine Halbleiterspeichervorrichtung nach einem zweiten Aspekt der vorliegenden Erfindung enthält eine Mehrzahl von Speicher­ zellen, die in Zeilen und Spalten angeordnet sind und einen Referenzspannungsknoten. Ein Schaltkreis ist mit dem Referenz­ spannungsknoten verbunden und wird selektiv leitend gemacht zum Übertragen der Spannung an dem Referenzspannungsknoten. Eine erste Spannungsübertragungsleitung überträgt die von dem Schaltkreis empfangene Spannung zu der Mehrzahl von Speicher­ zellen. Eine Mehrzahl von Bitleitungspaaren ist entsprechend den Speicherzellenspalten vorgesehen, die mit den Speicherzel­ len einer entsprechenden Spalte verbunden sind. Eine zweite Spannungsübertragungsleitung überträgt die Referenzspannung, die von dem Schaltkreis empfangen ist. Eine Bitleitungslade­ schaltung ist entsprechend für jedes Bitleitungspaar vorgese­ hen und wird entsprechend zum Übertragen einer Spannung auf der zweiten Spannungsübertragungsleitung an das entsprechende Bitleitungspaar leitend gemacht. Eine Ladespannungserfassungs­ schaltung erfaßt die Spannung auf der zweiten Spannungsüber­ tragungsleitung in einem spezifischen Betriebsmodus und setzt die erste Spannungsübertragungsleitung auf einen Spannungspe­ gel gemäß dem Erfassungsresultat. Eine Schaltsteuerschaltung verriegelt die Spannung auf der ersten Spannungsübertragungs­ leitung in dem spezifischen Betriebsmodus und setzt den Schaltkreis in einen leitenden/nichtleitenden Zustand gemäß dem Verriegelungsresultat.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervor­ richtung nach Anspruch 19.

Eine Halbleiterspeichervorrichtung nach einem dritten Aspekt der vorliegenden Erfindung weist eine Mehrzahl von Speicher­ zellen, die in Zeilen und Spalten angeordnet sind und einen Referenzspannungsknoten auf. Eine erste Spannungsübertragungs­ leitung ist mit dem Referenzspannungsknoten verbunden zum Übertragen der von dem Referenzspannungsknoten empfangenen Spannung zu der Mehrzahl von Speicherzellen. Eine Mehrzahl von Bitleitungspaaren ist entsprechend zu den Speicherzellenspal­ ten vorgesehen, wobei sie mit den Speicherzellen einer ent­ sprechenden Spalte verbunden sind. Eine zweite Spannungsüber­ tragungsleitung überträgt die von dem Referenzspannungsknoten empfangene Spannung. Eine Bitleitungslastschaltung ist ent­ sprechend zu jedem Bitleitungspaar vorgesehen und wird zum Übertragen einer Spannung auf der zweiten Spannungsübertra­ gungsleitung an das entsprechende Bitleitungspaar leitend ge­ macht. Eine Lastspannungserfassungsschaltung erfaßt den Span­ nungspegel auf der zweiten Spannungsübertragungsleitung in ei­ nem spezifischen Betriebsmodus und setzt mindestens die Span­ nung auf der ersten Spannungsübertragungsleitung auf einen Spannungspegel gemäß dem Erfassungsresultat.

Ein Testverfahren für eine Halbleiterspeichervorrichtung gemäß einem vierten Aspekt der vorliegenden Erfindung weist die Schritte auf: Schreiben von Daten in Speicherzellen; Halten der Speicherzellen in einem Ruhezustand; Trennen als Reaktion einer Testmodusbezeichnung eines vorbestimmten Referenzpoten­ tialknoten von einer Spannungsübertragungsleitung, die ein vorbestimmtes Potential zu den Speicherzellen überträgt; Er­ fassen eines Potentiales auf der Spannungsübertragungsleitung und Halten der Spannungsübertragungsleitung auf dem Massepo­ tential, wenn das Potential der Spannungsübertragungsleitung nicht höher als ein vorgeschriebener Potentialpegel ist; Lesen von Daten der Speicherzellen unter der Bedingung der Trennung; Identifizieren gemäß der ausgelesenen Daten des Vorhandenseins und einer Adresse einer defekten Speicherzelle, falls sie vor­ handen ist; und Ersetzen der defekten Speicherzelle durch eine redundante Speicherzelle gemäß dem Resultat der Identifikati­ on.

Ein Testverfahren gemäß einem fünften Aspekt der vorliegenden Erfindung ist vorgesehen für eine Halbleiterspeichervorrich­ tung mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, einer Mehrzahl von Bitleitungspaaren, die entsprechend den Spalten vorgesehen sind und mit denen je­ weils Speicherzellen einer entsprechenden Spalte verbunden sind, einer ersten Spannungsübertragungsleitung zum Übertragen der Spannung an einem Referenzstromspannungsknoten an die Mehrzahl von Speicherzellen und einer zweiten Spannungsüber­ tragungsleitung zum Übertragen der von dem Referenzstromspan­ nungsknoten empfangenen Spannung an die Bitleitungspaare.

Das Testverfahren gemäß dem fünften Aspekt der vorliegenden Erfindung enthält die Schritte: Isolieren von mindestens einer der ersten und der zweiten Spannungsübertragungsleitung von dem Referenzspannungsknoten gemäß einem Testmodusbezeichnungs­ signal; Erfassen einer Spannung auf mindestens einer der ers­ ten und zweiten Spannungsübertragungsleitung und Setzen des Spannungspegels der ersten Spannungsübertragungsleitung gemäß dem Erfassungsresultat; Speichern der Spannung auf der ersten Spannungsübertragungsleitung; Selektives Einstellen der Ver­ bindung zwischen dem Referenzstromspannungsknoten und mindes­ tens einer der ersten und zweiten Spannungsübertragungsleitung gemäß dem gespeicherten Spannungspegel; Durchführen des Schreibens und Lesens der Testdaten der Mehrzahl von Speicher­ zellen und Erfassen des Vorhandenseins einer Adresse einer de­ fekten Speicherzelle und Programmieren der Verbindung zwischen dem Referenzleistungsspannungsknoten und mindestens einer der ersten und zweiten Spannungsübertragungsleitung gemäß dem Er­ fassungsresultat und Ersetzen der defekten Speicherzelle durch eine redundante Speicherzelle.

Wie oben beschrieben wurde, wird durch selektives Trennen der ersten Spannungsübertragungsleitung von dem Referenzpotential­ knoten das Potential der ersten Spannungsübertragungsleitung durch einen Leckstrom abgesenkt, wenn ein Ruhestromdefekt vor­ handen ist. Folglich kann eine Bestimmung durchgeführt werden, ob ein Ruhestromdefekt vorhanden ist, in dem der Potentialpe­ gel der ersten Spannungsübertragungsleitung erfaßt wird und das Potential der ersten Spannungsübertragungsleitung gemäß dem erfaßten Resultat eingestellt wird.

Durch Erfassen des Spannungspegels der zweiten Spannungsüber­ tragungsleitung zum Übertragen einer Spannung zu einem Bitlei­ tungspaar und Einstellen gemäß dem Erfassungsresultat eines Spannungspegels der ersten Spannungsübertragungsleitung, kön­ nen selbst in dem Fall, in dem ein normal betreibbare aber ei­ nen Ruhestromdefektkurzschluß aufweisende Schaltung in der zweiten Spannungsübertragungsleitung auftritt, durch Treiben des Spannungspegels der ersten Spannungsübertragungsleitung auf einen vorbestimmten Spannungspegel, Speicherzellen, die mit dem defekten Bitleitungspaar verknüpft sind, in einen elektrisch schwebenden Zustand versetzt werden. Folglich kann ein Kurzschlußversagen wie ein Mikrokurzschluß zuverlässig er­ kannt werden.

Bezüglich der Schaltung zum Erfassen des Spannungspegels auf der zweiten Spannungsübertragungsleitung, die Erfassungstätig­ keit davon wird selektiv gestoppt, oder es wird ermöglicht, daß der Spannungspegels auf der Spannungsübertragungsleitung gemäß dem erfaßten Spannungspegel der zweiten Spannungsüber­ tragungsleitung als Reaktion auf das Betriebsmodusbezeich­ nungssignal getrieben wird. Selbst in dem Fall, in dem ein Fehler, der verursacht, daß die zweite Spannungsübertragungs­ leitung auf einem mittleren Spannungspegel gehalten wird, vor­ handen ist aufgrund eines Mikrokurzschlusses oder ähnliches, kann der Strom daran gehindert werden verbraucht zu werden aufgrund eines Stromes in der Lasterfassungsschaltung. Folg­ lich kann durch Erfassen des Stromverbrauches in dem Ruhezu­ stand eine Ruhestromfehlerspeicherzelle genau erfaßt werden. Folglich kann ein Ruhestromfehler genau durch Durchführen der redundanten Ersetzung zum Reparieren des Ruhestromfehlers er­ kannt werden. Somit kann eine Halbleiterspeichervorrichtung eines niedrigeren Stromverbrauches realisiert werden.

Weiter kann genau identifiziert werden, ob die Speicherzellen die Daten genau speichern, indem die Daten von den Speicher­ zellen in dem Zustand ausgelesen werden, indem die erste Span­ nungsübertragungsleitung auf einem Spannungspegel gemäß dem Erfassungsresultat gehalten wird. Daher kann die Speicherzelle mit normalem Betrieb aber defektem Ruhestrom in einen Be­ triebsdefektzustand versetzt werden, und die Adresse davon ge­ nau identifiziert werden. Durch die redundante Ersetzung der Betriebsdefektspeicherzelle kann die Speicherzelle mit norma­ lem Betriebszustand aber defektem Ruhestrom repariert werden. Da zusätzlich die erste Spannungsübertragungsleitung, die mit der Speicherzelle mit normalem Betriebszustand aber defektem Ruhezustand verknüpft ist, die ganze Zeit von dem Referenzpo­ tentialknoten getrennt ist, kann ein Strompfad für den Leck­ strom der Speicherzelle mit normalem Betriebszustand aber de­ fektem Ruhestrom unterbrochen werden. Folglich kann der Ruhe­ stromdefekt zuverlässig repariert werden.

Durch Verriegeln der Spannung der ersten Spannungsübertra­ gungsleitung und Einstellen gemäß der verriegelten Spannung des Verbindungszustandes zwischen dem Referenzpotentialknoten und der zweiten Spannungsübertragungsleitung kann eine defekte Spalte in einem Fehlerzustand zuverlässig gehalten werden.

Selbst in dem Fall, in dem ein Kurzschluß auf einer Wortlei­ tung auftritt, kann die defekte Wortleitung in einem nichtge­ wählten Zustand zuverlässig gehalten werden, wenn sie unge­ wählt ist. Somit kann ein sogenanntes Mehrfachauswählen von Wortleitungen zuverlässig verhindert werden, bei dem eine Mehrzahl von Wortleitungen fehlerhaft laufend in einen ausge­ wählten Zustand getrieben wird. Ohne ein Blockversagen zu ver­ ursachen, daß ein gesamter Block mit einer Mehrzahl von Wort­ leitungen als fehlerhaft bestimmt wird, kann die fehlerhafte Wortleitung spezifiziert und repariert werden mit Zuverlässig­ keit. Insbesondere ist eine Last der defekten Wortleitung hö­ her aufgrund des Kurzschlusses als eine Last einer normalen Wortleitung. Daher kann durch einen Funktionstest der Fehler erkannt werden, so daß die defekte Wortleitung mit Zuverläs­ sigkeit erkannt werden kann, da die defekte Wortleitung lang­ samer der Spannungsänderung als eine normale Wortleitung ist. Ein sogenanntes Überkreuzversagen einer defekten Wortleitung (Zeile) und einer defekten Spalte aufgrund eines Kurzschlusses kann genau erkannt werden und repariert werden durch redundan­ te Ersetzung durch redundante Speicherzellen, was in einem zu­ verlässigen Reparieren des Ruhestromversagens resultiert.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 schematisch die Gesamtkonfiguration einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Er­ findung;

Fig. 2 schematisch eine elektrische Äquivalent­ schaltung einer Speicherzelle gemäß der er­ sten Ausführungsform der vorliegenden Erfin­ dung;

Fig. 3 schematisch ein ebenes Layout der in Fig. 1 gezeigten Speicherzelle;

Fig. 4 schematisch ein Layout von Verbindungslei­ tungen einer oberen Schicht über der in Fig. 3 gezeigten Speicherzelle;

Fig. 5 schematisch eine Konfiguration eines Hauptabschnittes der Halbleiterspeichervor­ richtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 6 ein Beispiel einer Konfiguration einer in Fig. 5 gezeigten Programmschaltung;

Fig. 7 ein Beispiel einer Konfiguration eines in Fig. 5 gezeigten Schaltgatters;

Fig. 8 eine Konfiguration einer in Fig. 5 gezeig­ ten Erfassungshalteschaltung;

Fig. 9 eine Konfiguration einer in Fig. 5 gezeig­ ten BL-Ladeschaltung in einem Ruhezustand;

Fig. 10 ein Signalwellenformdiagramm, das die Span­ nungen in einem Testmodus der Halbleiter­ speichervorrichtung gemäß der ersten Ausfüh­ rungsform der vorliegenden Erfindung dar­ stellt;

Fig. 11 ein Flußdiagramm, das ein Testverfahren der Halbleiterspeichervorrichtung gemäß der er­ sten Ausführungsform der vorliegenden Erfin­ dung darstellt;

Fig. 12 schematisch die Gesamtkonfiguration der Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Er­ findung;

Fig. 13 schematisch einen Aufbau eines Hauptab­ schnittes der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform der vor­ liegenden Erfindung;

Fig. 14 ein Flußdiagramm, das Testtätigkeiten der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Er­ findung darstellt;

Fig. 15 einen Aufbau eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Er­ findung;

Fig. 16 schematisch eine Konfiguration eines Hauptabschnittes einer Halbleiterspeicher­ vorrichtung gemäß einer vierten Ausführungs­ form der vorliegenden Erfindung;

Fig. 17 ein Beispiel einer Konfiguration einer Schaltgatterschaltung, einer Ladeerfassungs­ schaltung und einer Erfassungshalteschal­ tung, die in Fig. 16 gezeigt sind;

Fig. 18 eine Modifikation der Ladeerfassungsschal­ tung und der Erfassungshalteschaltung, die in Fig. 17 gezeigt sind;

Fig. 19 eine Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer fünften Ausführungsform der vorliegen­ den Erfindung;

Fig. 20 schematisch eine Konfiguration eines Hauptabschnittes einer Halbleiterspeicher­ vorrichtung gemäß einer sechsten Ausfüh­ rungsform der vorliegenden Erfindung;

Fig. 21 ein Schaltbild, das eine Konfiguration einer in Fig. 20 gezeigten Bitleitungsperipherie­ schaltung zeigt;

Fig. 22 ein Zeitablaufdiagramm, das einen Betrieb der Konfiguration von Fig. 20 und 21 dar­ stellt;

Fig. 23 ein Schaltbild, das schematisch eine Konfi­ guration eines Hauptabschnittes einer Halb­ leiterspeichervorrichtung gemäß einer sieb­ ten Ausführungsform der vorliegenden Erfin­ dung zeigt;

Fig. 24 ein Schaltbild, das die Konfiguration einer in Fig. 23 gezeigten Bitleitungsperipherie­ schaltung zeigt;

Fig. 25 ein Flußdiagramm, das eine Testoperationsse­ quenz der Halbleiterspeichervorrichtung ge­ mäß der siebten Ausführungsform der vorlie­ genden Erfindung zeigt;

Fig. 26 ein Schaltbild, das schematisch eine Konfi­ guration eines Hauptabschnittes einer Halb­ leiterspeichervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 27 eine Konfiguration einer in Fig. 26 gezeig­ ten Bitleitungsperipherieschaltung;

Fig. 28 ein Zeitablaufdiagramm, das einen Betrieb einer Halbleiterspeichervorrichtung gemäß einer neunten Ausführungsform der vorliegen­ den Erfindung darstellt;

Fig. 29 ein Schaltbild, das schematisch eine Konfi­ guration eines Hauptabschnittes einer Halb­ leiterspeichervorrichtung gemäß einer zehn­ ten Ausführungsform der vorliegenden Erfin­ dung zeigt;

Fig. 30 ein Schaltbild, das schematisch eine Konfi­ guration eines Speicherunterfeldes in der in Fig. 29 gezeigten Halbleiterspeichervor­ richtung zeigt;

Fig. 31 ein Schaltbild, das schematisch eine Konfi­ guration eines Unterspeicherblockes des in Fig. 29 gezeigten Speicherblockes zeigt;

Fig. 32 ein Schaltbild, das ein Beispiel einer Kon­ figuration eines in Fig. 29 gezeigten loka­ len Zeilendekoders zeigt;

Fig. 33 ein Schaltbild, das schematisch eine Konfi­ guration des in Fig. 29 gezeigten Speicher­ blockes zeigt;

Fig. 34 ein Schaltbild, das schematisch ein Verbin­ dungsleitungslayout in einem Einheitsspei­ cherblock zeigt;

Fig. 35 ein Schaltbild, das ein Beispiel einer Kon­ figuration einer in Fig. 31 gezeigten loka­ len Peripherieschaltung zeigt;

Fig. 36 ein Schaltbild, das schematisch eine in Fig. 29 gezeigte Schreib/Leseschaltung zeigt;

Fig. 37 ein Schaltbild, das schematisch ein Verbin­ dungsleitungslayout eines Zeilenblockes in einer in Fig. 29 gezeigten Halbleiterspei­ chervorrichtung zeigt;

Fig. 38 ein Schaltbild, das ein Beispiel einer Kon­ figuration eines Schaltkreises und von Peri­ pherieabschnitten zeigt, die in Fig. 29 ge­ zeigt sind;

Fig. 39 ein Schaltbild, das eine Konfiguration eines Hauptabschnittes einer Halbleiterspeicher­ vorrichtung gemäß einer elften Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 40 ein Schaltbild, das schematisch eine Konfi­ guration eines Hauptabschnittes einer Halb­ leiterspeichervorrichtung gemäß einer zwölf­ ten Ausführungsform der vorliegenden Erfin­ dung zeigt;

Fig. 41 ein Schaltbild, das schematisch eine Konfi­ guration eines Hauptabschnittes einer Halb­ leiterspeichervorrichtung gemäß einer drei­ zehnten Ausführungsform der vorliegenden Er­ findung zeigt;

Fig. 42 ein Schaltbild, das die Konfiguration des Hauptabschnittes der Halbleiterspeichervor­ richtung gemäß der dreizehnten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 43 ein Wellenformbild, das ein Testmodusbe­ zeichnungssignal in einem Testbetriebsmodus in der dreizehnten Ausführungsform der vor­ liegenden Erfindung darstellt;

Fig. 44 ein Schaltbild, das eine Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 45 ein Schaltbild, das eine Konfiguration eines Hauptabschnittes einer Halbleiterspeicher­ vorrichtung gemäß einer vierzehnten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 46 ein Schaltbild, das Signalwellenformen in einem Testmodus in der vierzehnten Ausfüh­ rungsform der vorliegenden Erfindung dar­ stellt;

Fig. 47 ein Schaltbild, das eine Modifikation der vierzehnten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 48 ein Schaltbild, das schematisch eine Konfi­ guration eines Hauptabschnittes einer Halb­ leiterspeichervorrichtung gemäß einer fünf­ zehnten Ausführungsform der vorliegenden Er­ findung zeigt;

Fig. 49 ein Signalwellenformbild, das einen Betrieb in dem Testmodus in der fünfzehnten Ausfüh­ rungsform der vorliegenden Erfindung dar­ stellt;

Fig. 50 ein Schaltbild, das eine Konfiguration eines Hauptabschnittes der Halbleiterspeichervor­ richtung gemäß der fünfzehnten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 51 ein Schaltbild, das einen Aufbau einer vorhandenen SRAM-Zelle zeigt;

Fig. 52 ein Schaltbild, das schematisch ein Layout der in Fig. 51 gezeigten SRAM-Zelle zeigt; und

Fig. 53 ein Schaltbild, das ein Beispiel eines Stromleckpfades in der in Fig. 51 gezeigten SRAM-Zelle zeigt.

Erste Ausführungsform

Fig. 1 zeigt schematisch die Gesamtkonfiguration einer Halb­ leiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 1 gezeigt ist, ent­ hält die Halbleiterspeichervorrichtung ein Speicherzellenfeld 1 mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen. Das Speicherzellenfeld 1 enthält SRAM-Zellen und redundante Speicherzellen zum Reparieren einer defekten Speicherzelle. Zusätzlich enthält das Speicherzellenfeld 1 Wortleitungen, die entsprechend den Speicherzellenzeilen ange­ ordnet sind, und Bitleitungspaare, die entsprechend den Spei­ cherzellenspalten angeordnet sind.

Die Halbleiterspeichervorrichtung enthält weiter eine Wortlei­ tungsauswahlschaltung 2 zum Treiben einer Wortleitung, die entsprechend einer adressierten Zeile in dem Speicherzellen­ feld 1 angeordnet ist, in einen ausgewählten Zustand, Bitlei­ tungslasten 3, die entsprechend den entsprechenden Bitlei­ tungspaaren vorgesehen sind, zum Halten der entsprechenden Bitleitungspaare auf einem vorbestimmten Spannungsniveau in einem Ruhe-/Warte-/Standby-Zustand, eine Sicherungs/Schmelz­ programmschaltung 4, bei der eine Defektspalteninformation in dem Speicherzellenfeld 1 programmiert ist, einen Schaltkreis 5 zum selektiven Übertragen einer Stromversorgungsspannung VDD zu einer Speicherstromversorgungsleitung MVDL gemäß der pro­ grammierten Information in der Schmelzelementprogrammschaltung 4 und eine Spannungssteuerschaltung 6 zum Erfassen des Span­ nungsniveaus auf der Speicherstromversorgungsleitung MVDL und Einstellen des Spannungsniveaus der Speicherstromversorgungs­ leitung gemäß dem Resultat der Erfassung.

Der Schaltkreis 5 und die Spannungssteuerschaltung 6 werden entsprechend gemäß Testmodusbefehlssignalen TEST1 und TEST2 aktiviert, die von einer Teststeuerschaltung 7 erzeugt werden.

Die Speicherstromversorgungsleitungen sind entsprechend den entsprechenden Spalten in dem Speicherzellenfeld 1 vorgesehen. In dem Speicherzellenfeld 1 (die Konfiguration davon wird un­ ten beschrieben) ist eine Speicherstromversorgungsleitung MVDL sich in der Spaltenrichtung parallel zu Bitleitungen BL und ZBL erstreckend vorgesehen. Zusätzlich sind in dem Speicher­ zellenfeld 1 die SRAM-Zelle in Zeilen und Spalten angeordnet, und Speicherstromversorgungsleitungen MVDL sind elektrisch mit Stromversorgungsknoten der Speicherzellen der entsprechenden Spalten verbunden.

Die Schmelzelementprogrammschaltung 4 enthält Schmelzelemente, die entsprechend den entsprechenden Spalten in dem Speicher­ zellenfeld 1 angeordnet sind. Jedes Schmelzelement wird gemäß dem defektfreien Zustand oder dem defekten Zustand der ent­ sprechenden Spalte programmiert.

Der Schaltkreis 5 enthält Schaltelemente, die entsprechend den entsprechenden Speicherstromversorgungsleitungen MVDL vorgese­ hen sind. Der Schaltkreis 5 wird selektiv EIN als Reaktion auf das Testmodusbefehlssignal TEST1 und ein Ausgangssignal der Schmelzelementprogrammschaltung 4 geschaltet. Wenn der Schalt­ kreis 5 aktiviert ist, überträgt er die Stromversorgungsspan­ nung VDD zu einer entsprechenden Speicherstromversorgungslei­ tung MVDL.

Die Spannungssteuerschaltung 6 wird als Reaktion auf die Akti­ vierung des Testmodusbefehlssignales TEST2 aktiviert und treibt eine entsprechende Speicherstromversorgungsleitung MVDL auf ein Massepotentialniveau, wenn das Potentialniveau der Speicherstromversorgungsleitung MVDL niedriger oder gleich ei­ nem vorbestimmten Potentialniveau ist, wenn es aktiviert ist.

Wenn die Schaltelemente des Schaltkreises 5 in den AUS-Zustand versetzt sind und wenn das Speicherzellenfeld 1 eine Speicher­ zelle mit einem Ruhestromdefekt enthält, wird die Spannung der entsprechenden Speicherstromversorgungsleitung MVDL abgesenkt aufgrund des Leckstromes davon. In diesem Fall kann eine Spal­ te, die einen Ruhestromdefekt verursacht, durch die Erfassung des Spannungsabfalles erkannt werden. Wenn das Spannungsniveau der Speicherstromversorgungsleitung MVDL das Massespannungsni­ veau erreicht, sind die in den entsprechenden Speicherzellen gespeicherten Daten flüchtig, und diese Speicherzellen werden in einen Betriebsdefektzustand gezwungen. Darauf folgend wer­ den die in den Speicherzellen gespeicherten Daten ausgelesen. Die in diesen Speicherzellen gespeicherten Daten unterscheiden sich von den Testschreibdaten (oder die korrekten Daten können nicht ausgelesen werden). Somit kann die defekte Spalte iden­ tifiziert werden.

Nachdem die Spalte der Speicherzelle mit Ruhestromdefekt iden­ tifiziert ist, wird die Schmelzelementprogrammschaltung 4 pro­ grammiert, die Speicherstromversorgungsleitung MVDL, die ent­ sprechend der defekten Spalte vorgesehen ist, wird von dem Stromversorgungsknoten getrennt. Auf diese Weise kann die Speicherzelle mit normalem Betrieb aber defektem Ruhestrom zu­ verlässig erkannt werden und durch die Redundanzersetzung re­ pariert werden, der Ruhestrom kann verringert werden.

Fig. 2 zeigt schematisch eine elektrische Äquivalentschaltung einer Speicherzelle SMC des in Fig. 1 gezeigten Speicherzel­ lenfeldes 1. In Fig. 1 weist die Speicherzelle SMC eine volle CMOS-Zellenkonfiguration auf, die aus sechs MOS-Transistoren Q1 bis Q6 aufgebaut ist. Die MOS-Transistoren Q1, Q3 und Q6 sind in Ausrichtung mit einer Richtung angeordnet, entlang der sich eine Wortleitung WL erstreckt, und die MOS-Transistoren Q5, Q4 und Q2 sind in Ausrichtung mit der Richtung angeordnet, in der sich die Wortleitung WL erstreckt.

Der N-Kanal-MOS-Transistor Q1 wird EIN geschaltet, wenn das Spannungsniveau eines Speicherknotens SN2 auf einem H-Niveau ist, so daß elektrisch ein Speicherknoten SN1 mit einer Spei­ chermasseleitung MVSL verbunden wird. Der P-Kanal-MOS- Transistor Q3 wird EIN geschaltet, wenn das Spannungsniveau des Speicherknotens SN2 auf einem L-Niveau ist, so daß elek­ trisch der Speicherknoten SN1 mit der Speicherstromversor­ gungsleitung MVDL verbunden wird. Der N-Kanal-MOS-Transistor Q6 wird EIN geschaltet, wenn das Potential eines Signales auf der Wortleitung WL auf einem H-Niveau ist, so daß elektrisch der Speicherknoten SN2 mit der Bitleitung ZBL verbunden wird.

Der N-Kanal-MOS-Transistor Q5 wird EIN geschaltet, wenn das Potential eines Signales auf der Wortleitung WL auf einem H- Niveau ist, so daß elektrisch der Speicherknoten SN1 mit der Bitleitung BL verbunden ist. Der P-Kanal-MOS-Transistor Q4 wird EIN geschaltet, wenn das Spannungsniveau des Speicherkno­ tens SN1 auf einen H-Niveau ist, so daß elektrisch die Spei­ cherstromversorgungsleitung MVDL mit dem Speicherknoten SN2 verbunden wird. Der N-Kanal-MOS-Transistor Q2 wird EIN ge­ schaltet, wenn das Spannungsniveau des Speicherknotens SN1 auf einem H-Niveau ist, so daß elektrisch der Speicherknoten SN2 mit der Speichermasseleitung MVSL verbunden wird.

Bei der in Fig. 2 gezeigten Speicherzelle SMC sind die Spei­ chermasseleitung MVSL, die Bitleitung BL, die Bitleitung ZBL und die Speicherstromversorgungsleitung MVDL sich in die Rich­ tung, die die Wortleitung WL kreuzt, vorgesehen.

Die MOS-Transistoren Q1 und Q3 bilden einen ersten CMOS- Inverter, und die MOS-Transistoren Q2 und Q4 bilden einen zweiten CMOS-Inverter. Die MOS-Transistoren Q5 und Q6 bilden jeweils einen Zugriffstransistor, der als Reaktion auf das Si­ gnal auf der Wortleitung WL eingeschaltet wird.

Fig. 3 zeigt schematisch ein ebenes Layout der in Fig. 2 ge­ zeigten Speicherzelle SMC. Wie in Fig. 3 gezeigt ist, enthält die Speicherzelle SMC eine N-Wanne zum Bilden der MOS- Transistoren Q3 und Q4 und eine P-Wanne zum Bilden der MOS- Transistoren Q1 und Q5 und eine andere P-Wanne zum Bilden der MOS-Transistoren Q6 und Q2. Die P-Wannen sind auf beiden Sei­ ten der N-Wanne angeordnet.

In der mittleren N-Wanne sind aktive Bereiche A2 und A3 je­ weils sich in der Spaltenrichtung erstreckend in der Form ei­ nes Rechteckes gebildet. Ähnlich sind in den P-Wannen, die auf beiden Seiten der N-Wanne vorgesehen sind, aktive Bereiche A1 und A4 jeweils sich in der Spaltenrichtung erstreckend in der Form eines Rechteckes gebildet.

Eine Gateelektrodenverbindungsleitung G1 ist die aktiven Be­ reiche A1 bis A3 überquerend gebildet. Eine Gateelektrodenver­ bindungsleitung G2 ist horizontal die aktiven Bereiche A2 bis A4 überquerend vorgesehen.

Zusätzlich ist mit einem Abstand von der Gateelektrodenverbin­ dungsleitung G1 eine Gateelektrodenverbindungsleitung G3 den aktiven Bereich A4 überquerend in der Form eines Rechteckes gebildet, und eine Gateelektrodenverbindungsleitung G4 ist in der Form eines Rechteckes den aktiven Bereich A1 überquerend gebildet. Die Gateelektrodenverbindungsleitung G1 bildet die Gateelektroden der MOS-Transistoren Q1 und G3, und die Ga­ teelektrodenverbindungsleitung G2 bildet die Gateelektroden der MOS-Transistoren Q2 und Q4.

Lokale Verbindungsleitungen LL1 und LL2 sind in Selbstausrich­ tung mit den Gateelektrodenverbindungsleitungen G1 bis G4 ge­ bildet. Bei der Bildung der lokalen Verbindungsleitungen LL1 und LL2 in Selbstausrichtung mit der Gateelektrode werden die folgenden Herstellungsschritte ausgeführt: nachdem die Ga­ teelektrodenverbindungsleitungen G1 bis G4 gebildet sind, wer­ den die Gateelektrodenverbindungsleitungen G1 bis G4 mit einem Isolationsfilm wie ein Seitenwandisolationsfilm bedeckt; die Substratoberfläche wird offengelegt; und die lokalen Verbin­ dungsleitungen LL1 und LL2 werden gebildet. Bei diesen Schrit­ ten werden die lokalen Verbindungsleitungen LL1 und LL2 durch den Vorgang ohne Grenzen gebildet, und die lokalen Verbin­ dungsleitungen LL1 und LL2 werden elektrisch mit den aktiven Bereichen A1 bis A4 in Bereichen verbunden, in denen die loka­ len Verbindungsleitungen LL1 und LL2 mit den aktiven Bereichen A1 bis A4 überlappen.

Da die lokalen Verbindungsleitungen LL1 und LL2 in Selbstaus­ richtung mit den Gateelektrodenverbindungsleitungen G1 bis G4 gebildet sind, bestehen keine Kontakte in Abschnitten, an de­ nen sie einander überlappen. Die Kontakte sind in Abschnitten gebildet, an denen die Gateelektrodenverbindungsleitungen mit den lokalen Verbindungsleitungen verbunden sind. Die Substra­ toberfläche wird offengelegt unter Benutzung der Gateelektro­ denverbindungsleitungen als Maske, und die lokalen Verbin­ dungsleitungen werden gebildet.

In einem Bereich eines Isolationsoxidfilmes (Feldisolations­ filmbereich) in der Außenseite der aktiven Bereiche sind, da die lokalen Verbindungsleitungen LL1 und LL2 durch den Vorgang ohne Grenzen gebildet sind, die lokalen Verbindungsleitungen LL1 und LL2 direkt auf dem Isolationsoxidfilm gebildet, und die Isolationsoxidfilme werden nicht geätzt.

Die lokale Verbindungsleitung LL1 verbindet elektrisch die ak­ tiven Bereiche A1 und A2 miteinander, und die lokale Verbin­ dungsleitung LL2 verbindet elektrisch die aktiven Bereiche A3 und A4 miteinander. Auf diese Weise werden die Drains der MOS- Transistoren Q1, Q3 und Q5 miteinander elektrisch durch die lokale Verbindungsleitung LL1 verbunden, und ähnlich werden die Drains der MOS-Transistoren Q2, Q6 und Q4 elektrisch mit­ einander durch die lokale Verbindungsleitung LL2 verbunden.

Die lokale Verbindungsleitung LL1 ist elektrisch über einen Kontakt CHe mit der Gateelektrodenverbindungsleitung G2 ver­ bunden. Ähnlich ist die Gateelektrodenverbindungsleitung G1 elektrisch über einen Kontakt CHd mit der lokalen Verbindungs­ leitung LL2 verbunden. Die Gateelektrodenverbindungsleitung G3 ist mit einem Kontakt CHf zum Verbinden mit der Wortleitung WL versehen. Ähnlich ist die Gateelektrodenverbindungsleitung G4 mit einem Kontakt CHg zum Verbinden mit der Wortleitung WL versehen.

Auch in dem aktiven Bereich A1 ist an einem Ende davon ein Kontakt CHa zum Verbinden mit der Speichermasseleitung MVSL benachbart zu der Gateelektrodenverbindungsleitung G1 vorgese­ hen, und an dem anderen Ende ist ein Kontakt CHh zum Verbinden mit der Bitleitung BL benachbart zu der Gateelektrodenverbin­ dungsleitung G4 vorgesehen. Die aktiven Bereiche A2 und A3 sind mit Kontakten CHb und CHi zum Verbinden mit der Speicher­ stromversorgungsleitung MVDL versehen. Diese Kontakte sind in Selbstausrichtung mit den entsprechenden Gateelektrodenverbin­ dungsleitungen gebildet.

Für den aktiven Bereich A4 ist ein Kontakt CHc zum Verbinden mit der Bitleitung ZBL in einem Abschnitt benachbart zu der Elektrodenverbindungsleitung G3 vorgesehen, und in einem Be­ reich benachbart zu der Gateelektrodenverbindungsleitung G2 ist ein Kontakt CHj zum Verbinden mit der Speichermasseleitung MVSL vorgesehen. Diese Kontakte zum Verbinden mit den Bitlei­ tungen, den Speichermasseleitungen, den Speicherstromversor­ gungsleitungen und den Wortleitungen sind in Selbstausrichtung mit den entsprechenden Gateelektrodenverbindungsleitungen ge­ bildet.

In dem Layout der in Fig. 3 gezeigten Speicherzelle SMC bil­ den die lokalen Verbindungsleitungen LL1 und LL2 die Speicher­ knoten SN1 bzw. SN2. Die Kontakte CHd und CHe werden durch die folgenden Schritte gebildet: die Kontaktlöcher werden für die Gateelektrodenverbindungsleitungen G1 und G2 gebildet, bevor die lokalen Verbindungsleitungen LL1 und LL2 gebildet werden; und die Kontaktlöcher werden bei der Bildung der lokalen Ver­ bindungsleitungen LL1 und LL2 vergraben.

Bei der Speicherzelle SMC von einem horizontal langen Typ sind die MOS-Transistoren symmetrisch angeordnet, und die lokalen Verbindungsleitungen LL1 und LL2 sind jeweils symmetrisch in der Form. Dieses erleichtert das Bemustern. Zusätzlich sind die lokalen Verbindungsleitungen LL1 und LL2 durch den Vorgang ohne Grenzen in Bezug auf die aktiven Bereiche A1 bis A4 ge­ bildet, und sie sind Selbstausrichtung mit den Gateelektroden­ verbindungsleitungen G1 bis G4 gebildet. Dieses verringert die Zahl der Kontaktlöcher, wodurch die Belegungsfläche des Lay­ outs der Speicherzelle SMC verkleinert werden kann. Zusätzlich kann der Abstand zwischen den Gateelektrodenverbindungsleitun­ gen G1 und G2 verringert werden, und folglich kann die Bele­ gungsfläche der Speicherzelle verringert werden.

Fig. 4 zeigt schematisch ein Layout von Metallverbindungslei­ tungen für das Layout in Fig. 3 gezeigten Speicherzelle SMC. In Fig. 4 werden die gleichen Bezugszeichen für die Abschnit­ te benutzt, die jenen in dem in Fig. 3 gezeigten Layout ent­ sprechen, und die detaillierte Beschreibung wird weggelassen.

In Fig. 4 sind rechteckige Metallverbindungsleitungen eines ersten Niveaus (im folgenden als erste Metallverbindungslei­ tungen bezeichnet) Ma, Mb und Mc sich in der Zeilenrichtung erstreckend für die Kontakte CHa, CHb bzw. CHc gebildet. Durch die Kontakte CHa, CHb und CHc sind die ersten Metallverbin­ dungsleitungen Ma, Mb und Mc elektrisch mit den aktiven Berei­ chen A1, A2 bzw. A4 verbunden. Die Gateelektrodenverbindungs­ leitungen sind zum Beispiel aus Polysilizium gebildet, die lo­ kalen Verbindungsleitungen sind zum Beispiel aus Wolfram ge­ bildet, und die ersten Metallverbindungsleitungen sind zum Beispiel als Aluminium oder Kupfer gebildet.

Rechteckige erste Metallverbindungsleitungen Me, Mf und Mg sind sich in der Zeilenrichtung für die Kontakte CHh, CHi bzw. CHj erstreckend vorgesehen. Durch die Kontakte CHh, CHi und CHj sind die ersten Metallverbindungsleitungen Me, Mf und Mg elektrisch mit den aktiven Bereichen A1, A3 bzw. A4 verbunden.

Der Kontakt CHg ist elektrisch mit einer ersten Metallverbin­ dungsleitung Md verbunden, die sich in der Zeilenrichtung er­ streckt, in einem Zentralbereich der Speicherzelle SMC. Die erste Metallverbindungsleitung Md bildet eine Wortleitung und ist elektrisch mit den Gateelektrodenverbindungsleitungen G4 und G3, die in Fig. 3 gezeigt sind, über die entsprechenden Kontakte CHg und CHf verbunden. In einem Zentralabschnitt in der Zeilenrichtung der Speicherzelle SMC kann, da nur die Ga­ teelektrodenverbindungsleitungen und die lokalen Verbindungs­ leitungen vorgesehen sind, die erste Metallverbindungsleitung Md, die die Wortleitung bildet, mit einem ausreichenden Spiel­ raum vorgesehen werden.

Metallverbindungsleitungen eines zweiten Niveaus (im folgenden als zweite Metallverbindungsleitungen bezeichnet) MMa bis MMe sind in der Spaltenrichtung vorgesehen. Die zweite Metallver­ bindungsleitung MMa ist elektrisch mit der ersten Metallver­ bindungsleitung Ma über ein Loch Va verbunden. Die zweite Me­ tallverbindungsleitung MMb ist elektrisch mit der ersten Me­ tallverbindungsleitung Me über ein Loch Vf verbunden. Die zweite Metallverbindungsleitung MMc ist elektrisch mit der ersten Metallverbindungsleitung Mb über ein Loch Vb als auch mit der ersten Metallverbindungsleitung Mf über ein Loch Ve verbunden. Die zweiten Metallverbindungsleitungen sind Verbin­ dungsleitungen, die auf einer Schicht oberhalb der ersten Me­ tallverbindungsleitungen gebildet sind.

Die zweite Metallverbindungsleitung MMd ist elektrisch mit der ersten Metallverbindungsleitung Mc über ein Loch Vc verbunden. Die zweite Metallverbindungsleitung MMe ist elektrisch mit der ersten Verbindungsleitung Mg über ein Loch Vd verbunden. Die zweiten Metallverbindungsleitungen MMa und MMe bilden indivi­ duell Speichermasseleitungen MVSL zum Übertragen der Masse­ spannung VSS. Die zweite Metallverbindungsleitung MMc bildet eine Speicherstromversorgungsleitung MVDL, die die Stromver­ sorgungsspannung VDD überträgt. Die zweiten Metallverbindungs­ leitungen MMb und MMd bilden die Bitleitung BL bzw. die Bit­ leitung ZBL.

Mit den zweiten Metallverbindungsleitungen MMa bis MMe sind die Speicherstromversorgungsleitung MVDL, die Speichermasse­ leitungen MVSL und die Bitleitungen BL und ZBL sich in der Spaltenrichtung erstreckend gebildet. Die Speicherzelle SMC weist die horizontal lange Struktur auf, und daher können die Abstände Db zwischen der Bitleitung BL und einer Masseleitung (VSS) und zwischen der Bitleitung ZBL und einer Masseleitung groß gemacht werden. Somit können Ruhestromdefekte, die durch einen Kurzschluß zwischen einer Bitleitung und einer Masselei­ tung verursacht werden, minimiert werden.

Bei der Speicherzelle SMC mit der horizontal langen Struktur, wie in Fig. 4 gezeigt ist, sind die Speicherstromversorgungs­ leitungen MVDL senkrecht zu den Wortleitungen WL vorgesehen, und ein Abstand Da zwischen jeder Bitleitung und jeder Spei­ cherstromversorgungsleitung MVDL kann ausreichend groß gemacht werden. Jedoch kann ein Kurzschluß auftreten wegen Teilchen, und dadurch kann ein Ruhestromdefekt verursacht werden. In diesem Fall wird die in Fig. 1 gezeigte Konfiguration zum Be­ seitigen des Ruhestromdefektes benutzt.

Fig. 5 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.

Wie in Fig. 5 gezeigt ist, sind in dem Speicherzellenfeld 1 die Speicherzellen SMC in Zeilen und Spalten angeordnet. Fig. 5 zeigt repräsentativ Speicherzellen SMC, die in zwei Zeilen und zwei Spalten angeordnet sind. Für die in Ausrichtung auf zwei Zeilen in der Zeilenrichtung vorgesehenen Speicherzellen SMC sind eine Wortleitung WLa und eine Wortleitung WLb indivi­ duell vorgesehen. Die Speicherzellen SMC weisen die in Fig. 2 bis 4 gezeigte horizontal lange Struktur auf.

Die Wortleitungen WLa und WLb werden durch Wortleitungstreiber WDRa bzw. WDRb getrieben. Ein Wortleitungstreiber WDRa und ein Wortleitungstreiber WDRb sind in der in Fig. 1 gezeigten Wortleitungsauswahlschaltung 2 enthalten und treiben entspre­ chende Wortleitungen in einen ausgewählten Zustand gemäß eines Ausgangssignales einer Adreßdekoderschaltung (nicht gezeigt). In einem Ruhezustand oder einem unausgewählten Zustand werden die Wortleitungen WLa und WLb auf dem Niveau der Massespannung gehalten.

Entsprechend den Speicherzellenspalten sind ein Paar einer Bitleitung BLa und einer Bitleitung ZBLa und ein Paar einer Bitleitung BLb und einer Bitleitung ZBLb vorgesehen. Eine Bit­ leitunglastschaltung 13a (BL-Lastschaltung) ist zum Vorladen der Bitleitungen BLa und ZBLa in einem Ruhezustand vorgesehen. Ähnlich ist eine BL-Lastschaltung 13b für die Bitleitungen BLb und ZBLb vorgesehen.

Entsprechend den Speicherzellenspalten sind Speicherstromver­ sorgungsleitungen MVDLa und MVCLb sich in der Spaltenrichtung erstreckend vorgesehen. Zusätzlich ist eine Speichermasselei­ tung MVSLa parallel zu den Bitleitungen BLa und ZBLa vorgese­ hen, und ähnlich ist eine Speichermasseleitung MVSLb parallel zu den Bitleitungen BLb und ZBLb vorgesehen. Bei der in Fig. 5 gezeigten Konfiguration sind die Speicherstromversorgungs­ leitungen MVDLa und MVDLb getrennt für die entsprechenden Speicherzellenspalten vorgesehen.

Eine Schmelzelementprogrammschaltung 4 enthält Programmschal­ tungen 14a und 14b, die entsprechend zu den Speicherzellen­ spalten vorgesehen sind. Jede Programmschaltung 14a und 14b speichert Information, die anzeigt, ob die entsprechende Spal­ te eine defekte Speicherzelle SMC enthält. Ein Schaltkreis 5 enthält Schaltgatter 15a und 15b, die entsprechend den Spei­ cherstromversorgungsleitungen MVDLa und MVDLb vorgesehen sind. Gemäß der in den Programmschaltungen 14a und 14b gespeicherten Information und gemäß dem Testmodusbefehlssignal TEST1 trennen die Schaltgatter 15a und 15b selektiv die entsprechenden Spei­ cherstromversorgungsleitungen MVDLa und MVDLb von einem Strom­ versorgungsknoten (nicht gezeigt).

Eine Spannungssteuerschaltung 6 enthält Erfassungshalteschal­ tungen 16a und 16b, die entsprechend zu den entsprechenden Speicherstromversorgungsleitungen MVDLa und MVDLb vorgesehen sind und aktiviert werden, wenn ein Testmodusbefehlssignal TEST2 aktiviert wird. Wenn sie aktiviert sind, bestimmen die Erfassungshalteschaltungen 16a und 16b, ob die Spannungspegel der entsprechenden Speicherstromversorgungsleitungen MVDLa und MVDLb höher als oder gleich ein vorbestimmtes Spannungsniveau sind, und sie treiben die Speicherstromversorgungsleitungen MVDLa und MVDLb auf Spannungsniveaus entsprechend den bestimm­ ten Resultaten. Genauer, wenn die entsprechenden Speicher­ stromversorgungsleitungen MVDLa und MVDLb auf einem Spannungs­ niveau niedriger als das vorbestimmte Potentialniveau sind, treiben die Erfassungshalteschaltungen 16a und 16b die ent­ sprechenden Speicherstromversorgungsleitungen MVDLa und MVDLb auf das Massespannungsniveau und halten die entsprechenden Speicherstromversorgungsleitungen MVDLa und MVDLb, während sie aktiviert sind.

Fig. 6 zeigt schematisch ein Beispiel einer Konfiguration ei­ ner in Fig. 5 gezeigten Programmschaltung 14a, 14b. Da die Programmschaltungen 14a und 14b die gleiche Konfiguration auf­ weisen, zeigt Fig. 6 die Konfiguration einer Programmschal­ tung 14 als repräsentativ für die Programmschaltungen 14a und 14b.

Wie in Fig. 6 gezeigt ist, enthält die Programmschaltung 14 ein schmelzbares Verbindungselement (Schmelzelement) 20a, das mit einem Stromversorgungsknoten verbunden ist, einen P-Kanal- MOS-Transistor 20c zum Verbinden des Verbindungselementes 20a mit einem Knoten als Reaktion auf ein Rücksetzsignal RST, ei­ nen N-Kanal-MOS-Transistor 20c zum Treiben eines Knotens 20d auf das Massepotentialniveau als Reaktion auf das Rücksetzsi­ gnal RST, einen Inverter 20e, der ein verzögertes Rücksetzsi­ gnal RSTD empfängt, ein CMOS-Übertragungsgatter 20f, das se­ lektiv als Reaktion auf das verzögerte Rücksetzsignal RSTD und ein Ausgangssignal des Inverters 20e leitend gemacht wird zum Übertragen eines Potentiales auf dem Knoten 20d, einen Inver­ ter 20g, der ein durch das Übertragungsgatter 20f empfangene Signal invertiert zum Erzeugen eines Schmelzprogrammsignales PF und einen Inverter 20h, der das Schmelzprogrammsignal PF zum Übertragen an einen Eingang des Inverters 20g invertiert.

Das Verbindungselement 20a kann mit einem Energiestrahl wie ein Laserstrahl durchgeschmolzen werden. Wenn die entsprechen­ de Spalte eine defekte Speicherzelle SMC enthält, wird das Schmelzelement 20a durchgeblasen/durchtrennt.

Das Rücksetzsignal RST wird auf System zurücksetzen oder hoch­ fahren aktiviert. Das verzögerte Rücksetzsignal RSTD ist ein Signal, das durch Verzögern des Rücksetzsignales RST um eine vorbestimmte Zeit erzeugt wird. Der Inverter 20g und der In­ verter 20h bilden eine Inverterverriegelung, die ein Signal verriegelt, das übertragen wird, wenn das CMOS- Übertragungsgatter 20f EIN schaltet, wodurch das Schmelzpro­ grammsignal PF erzeugt wird. Das Rücksetzsignal RST wird akti­ viert, wenn das System entweder hochgefahren wird oder zurück­ gesetzt wird, und es ist auf einem H-Niveau während einer vor­ bestimmten Zeit und wird normal auf einem L-Niveau gehalten. Wenn das Rücksetzsignal RST auf das H-Niveau gesetzt wird, schaltet der N-Kanal-MOS-Transistor 20c EIN, und der Knoten 20d wird auf das Massespannungsniveau initialisiert. Darauf folgend kehrt das Rücksetzsignal RST zu dem L-Niveau zurück, der P-Kanal-MOS-Transistor 20b schaltet EIN, und das Verbin­ dungselement 20a ist elektrisch mit dem Knoten 20d verbunden. Wenn das Verbindungselement 20a in dem leitenden Zustand ist, wird die Stromversorgungsspannung VDD zu dem P-Kanal-MOS- Transistor 20b übertragen. Wenn das Verbindungselement 20a durchgeblasen ist, wird der Knoten 20d auf dem L-Niveau gehal­ ten, da der P-Kanal-MOS-Transistor 20b von dem Stromversor­ gungsknoten getrennt ist.

Wenn eine vorbestimmte Zeit vergangen ist, nachdem das Rück­ setzsignal RST auf das H-Niveau gesetzt ist, geht das verzö­ gerte Rücksetzsignal auf das H-Niveau, und das CMOS- Übertragungsgatter 20f wird als Reaktion EIN geschaltet. Wenn das CMOS-Übertragungsgatter 20f einschaltet, wird die Spannung des Knotens 20d zu dem Inverter 20g übertragen. Wenn das Ver­ bindungselement 20a durchgeblasen ist, geht, da der Knoten 20b auf dem L-Niveau ist, das Schmelzprogrammsignal PF, das von dem Inverter 20g erzeugt ist, auf das H-Niveau. Wenn anderer­ seits das Verbindungselement 20a in dem leitenden Zustand ist, ist, da der Knoten 20d auf das H-Niveau des Niveaus der Strom­ versorgungsspannung VDD gesetzt ist, das Schmelzprogrammsignal PF, das von dem Inverter 20g erzeugt ist, auf dem L-Niveau.

Wenn das Rücksetzsignal RST und das verzögerte Rücksetzsignal RSTD zu dem L-Niveau zurückkehren, schaltet das CMOS- Übertragungsgatter 20f AUS, und der Inverter 20g wird von dem Knoten 20d getrennt. Das Schmelzprogrammsignal PF wird durch die aus den Invertern 20g und 20h gebildete Inverterverriege­ lungsschaltung verriegelt.

Das CMOS-Übertragungsgatter 20f ist ausgelegt zum EIN schal­ ten, wenn der Knoten 20d auf dem L-Niveau ist, zum Initiali­ sieren des Eingangsknotens des Inverters 20g auf das L-Niveau. Wenn danach das Rücksetzsignal RST auf das L-Niveau zurück­ kehrt, wird das Spannungsniveau des Eingangsknotens des Inver­ ters 20g auf ein Spannungsniveau entsprechend dem Spannungsni­ veau des Knotens 20d gesetzt. Darauf folgend wird das CMOS- Übertragungsgatter 20f nicht leitend gemacht zum Verhindern der Übertragung eines Rauschens in dem durchgetrennten Verbin­ dungselement 20a zu dem Inverter 20g, was einen nachteilhaften Effekt auf das Schmelzprogrammsignal PF hätte. Daher wird das Schmelzprogrammsignal PF, das dem Zustand des Verbindungsele­ mentes 20a entspricht, zuverlässig erzeugt.

Fig. 7 zeigt schematisch ein Beispiel einer Konfiguration ei­ nes in Fig. 5 gezeigten Schaltgatters 15a und 15b. Da die Schaltgatter 15a und 15b die gleiche Konfiguration aufweisen, zeigt Fig. 7 die Konfiguration eines Schaltgatter 15 als re­ präsentativ für die Schaltgatter 15a und 15b.

Wie in Fig. 7 gezeigt ist, enthält das Schaltgatter 15 eine NOR-Schaltung 22a, die das Schmelzprogrammsignal PF von einer entsprechenden Programmschaltung und das Testmodusbefehls­ signal TEST1 empfängt, einen Inverter 22b, der ein Ausgangs­ signal der NOR-Schaltung 22a invertiert, und einen P-Kanal- MOS-Transistor 22c zum selektiven Verbinden einer Speicher­ stromversorgungsleitung MVDL mit einem Stromversorgungsknoten.

Während des normalen Betriebsmodus ist das Testmodusbefehls­ signal TEST1 auf einem L-Niveau. Wenn die entsprechende Spalte eine defekte Speicherzelle SMC enthält, wird das Schmelzpro­ grammsignal PF auf ein H-Niveau gesetzt, und die NOR-Schaltung 22a erzeugt ein Signal auf dem L-Niveau. Darauf reagierend er­ zeugt der Inverter 22b ein Signal auf dem H-Niveau, der P- Kanal-MOS-Transistor 22c schaltet AUS, und die entsprechende Speicherstromversorgungsleitung MVDL wird von dem Stromversor­ gungsknoten getrennt. Mit anderen Worten, die Stromversor­ gungsspannung VDD wird nicht zu den Speicherzellen SMC in der Spalte geliefert, die eine Speicherzelle mit einem Ruhestrom­ defekt SMC enthält. Dadurch kann verhindert werden, daß Leck­ strom über die Speicherzelle mit defektem Ruhestrom SMC wäh­ rend des Ruhezustandes fließt, wodurch die Zunahme des Ruhe­ stromes unterdrückt wird.

Wenn alle Speicherzellen SMC in einer entsprechenden Spalte normal sind, wird das Schmelzprogrammsignal PF auf ein L- Niveau gesetzt. Daher ist in einem normalen Betriebsmodus ein Ausgangssignal der NOR-Schaltung 22a auf dem H-Niveau, und folglich erzeugt der Inverter 22b ein Signal auf dem L-Niveau. In diesem Zustand ist der P-Kanal-MOS-Transistor 22c EIN ge­ schaltet, und die Stromversorgungsspannung VDD wird zu der Speicherstromversorgungsleitung MVDL geliefert.

In einem Testmodus wird das Testmodusbefehlssignal TEST1 auf das H-Niveau gesetzt, und das Ausgangssignal der NOR-Schaltung 22a ist auf dem L-Niveau fixiert. In diesem Zustand ist das Ausgangssignal des Inverters 22b auf dem H-Niveau, und der P- Kanal-MOS-Transistor 22c ist in dem AUS-Zustand. Mit andern Worten, in dem Testmodus wird in dem Zustand, in dem die Spei­ cherstromversorgungsleitung MVDL zwangsweise von dem Stromver­ sorgungsknoten getrennt ist, die Erfassung durchgeführt, ob der Spannungspegel der Speicherstromversorgungsleitung MVDL absinkt wegen eines Stromleckens, wenn das Speicherfeld in ei­ nem Ruhezustand gehalten wird. Dann wird gemäß des Erfassungs­ resultates eine weitere Erfassung in Hinblick auf das Vorhan­ densein einer Speicherzelle mit einem Ruhestromdefekt SMC durchgeführt.

Fig. 8 zeigt schematisch ein Beispiel einer Konfiguration der in Fig. 5 gezeigten Erfassungshalteschaltung 16a und 16b. Da die Erfassungshalteschaltungen 16a und 16b die gleiche Konfi­ guration aufweisen, zeigt Fig. 8 die Konfiguration einer Er­ fassungshalteschaltung 16 als repräsentativ für die Erfas­ sungshalteschaltungen 16a und 16b.

Wie in Fig. 8 gezeigt ist, enthält die Erfassungshalteschal­ tung 16 einen Inverter 24a, der ein Signal von der Speicher­ stromversorgungsleitung MVDL empfängt, einen Inverter 24b, der ein Ausgangssignal des Inverters 24a empfängt, und einen N- Kanal-MOS-Transistor 24c, der selektiv ein Ausgangssignal von dem Inverter 24b zu der Speicherstromversorgungsleitung MVDL als Reaktion auf das Testmodusbefehlssignal TEST2 überträgt.

Eine Eingangslogikschwellenspannung des Inverters 24a ist auf ein solch ein Niveau gesetzt, daß der Spannungsabfall, der verursacht wird, wenn die Spannung der Speicherstromversor­ gungsleitung MVDL gesenkt wird wegen des Stromleckens beim Testen, erfaßt werden kann. In dem Testmodus wird das Testmo­ dusbefehlssignal TEST2 auf ein H-Niveau gesetzt zum Einschal­ ten des N-Kanal-MOS-Transistors 24c. Folglich bilden die In­ verter 24a und 24b eine sogenannte Halbverriegelung, die das Potentialniveau der Speicherstromversorgungsleitung MVDL ver­ riegelt. Wenn das Spannungsniveau der Speicherstromver­ sorgungsleitung MVDL gesenkt wird wegen des Stromleckens, ver­ stärkt der Inverter 24a den Spannungsabfall und erzeugt ein Signal auf dem H-Niveau, und der Inverter 24b erzeugt folglich ein Signal auf dem L-Niveau. Der Inverter 24b wird zum Absen­ ken der Speicherstromversorgungsleitung MVDL auf einem mittle­ ren Spannungsniveau zu dem Massespannungsniveau benutzt. Daher wird die Speicherzelle mit Ruhestromdefekt SMC zuverlässig in einen Betriebsdefektzustand versetzt. Genauer, die Stromver­ sorgungsknoten der Speicherzellen werden auf das Massepotenti­ alniveau gesetzt zum Verursachen, daß die in den Speicherzel­ len SMC gespeicherten Daten verschwinden.

In einem normalen Betriebsmodus ist das Testmodusbefehlssignal TEST2 auf dem L-Niveau, der N-Kanal-MOS-Transistor 24c ist in dem AUS-Zustand, und der Ausgang des Inverters 24b ist von der Speicherstromversorgungsleitung MVDL getrennt. Die Inverter 24a und 24b werden an der Erfassung des Spannungsniveaus der Speicherstromversorgungsleitung MVDL und dem Treiben/Halten des Spannungsniveaus der Speicherstromversorgungsleitung MVDL gemäß dem Erfassungsresultat gehindert.

Fig. 9 zeigt eine Konfiguration der in Fig. 5 gezeigten BL- Lastschaltung 13a und 13b. Da die BL-Lastschaltungen 13a und 13b die gleiche Konfiguration aufweisen, zeigt Fig. 9 die Konfiguration einer BL-Lastschaltung 13 als repräsentativ für die BL-Lastschaltungen 13a und 13b.

Die BL-Lastschaltung 13 enthält einen P-Kanal-MOS-Transistor 26a, der für eine Bitleitung BL vorgesehen ist, und einen P- Kanal-MOS-Transistor 26b, der für eine Bitleitung ZBL vorgese­ hen ist. In dem Ruhezustand verbinden die MOS-Transistoren 26a und 26b elektrisch die zugehörigen Bitleitungen BL und ZBL mit einem Stromversorgungsknoten. In einem Zugriffsmodus, in dem Datenschreiben/lesen durchgeführt wird, werden Steuersignal an die Transistoren 26a und 26b geliefert. Zum Beispiel werden die Transistoren 26a und 26b in dem AUS-Zustand in dem Daten­ schreibmodus gehalten. Die Schaltungsverbindung in dem Ruhezu­ stand der BL-Lastschaltung ist äquivalent zu der Fig. 9. Als 41<BL-Lastschaltung 13 kann jede Konfiguration verwendet werden, solange Bitleitungen BL und ZBL elektrisch mit den Stromver­ sorgungsknoten in dem Ruhezustand verbunden sind.

In dem Ruhezustand halten die Worttreiber WDRa und WDRb die entsprechenden Wortleitungen WLa und WLb auf dem Massespan­ nungsniveau. Für die Worttreiber WDRa und WDRb kann jede Kon­ figuration verwendet werden, solange die Wortleitung WL auf einem L-Niveau, zum Beispiel dem Massespannungsniveau gehalten wird.

Fig. 10 ist ein Signalwellenformdiagramm, das Testtätigkeiten der Halbleiterspeichervorrichtung gemäß der ersten Ausfüh­ rungsform der vorliegenden Erfindung darstellt. Nun wird unter Bezugnahme auf Fig. 10 eine Beschreibung hinsichtlich der Testtätigkeiten der in Fig. 1 und Fig. 5 bis 9 gezeigten Halbleiterspeichervorrichtung gegeben.

In dem Ruhezustand in dem Testmodus wird die Stromversorgungs­ spannung VDD höher als ein Spannungsniveau VDDn gesetzt, das in dem normalen Betriebsmodus benutzt wird. Dadurch wird die Speicherzelle mit normalem Betrieb aber defektem Ruhestrom SMC offengelegt. Die beiden Testmodusbefehlssignale TEST1 und TEST2 bleiben auf dem L-Niveau. In einem Modus des Erfassens des Zustandes mit normalem Betrieb aber defektem Ruhestrom sind, da das Schmelzprogrammieren noch nicht ausgeführt ist, die Ausgangssignale der in Fig. 5 gezeigten Programmschaltun­ gen 14a und 14b auf dem L-Niveau.

In den Schaltgattern 15a und 15b sind die P-Kanal-MOS- Transistoren 22c in dem EIN-Zustand zum Liefern der Stromver­ sorgungsspannung VDD zu den entsprechenden Speicherstromver­ sorgungsleitungen MVDL. Die Stromversorgungsfähigkeit des P- Kanal-MOS-Transistors 22c ist groß bemessen (Verhältnis der Kanalbreite zu der Kanallänge) ausreichend zum Liefern einer ausreichend stabilen Betriebsstromversorgungsspannung zu den Speicherzellen SMC, die elektrisch mit der entsprechenden Speicherstromversorgungsleitung MVDL verbunden sind.

In den Speicherzellen SMC in dem oben erwähnten Zustand ist die Stromversorgungsspannung VDD, die durch die Speicherstrom­ versorgungsleitungen MVDLa und MVDLb geliefert wird, höher als das Spannungsniveau VDDn, das im normalen Betriebsmodus gelie­ fert wird. Wenn eine Widerstandskomponente aufgrund von Teil­ chen oder ähnlichem vorhanden ist, wird der EIN-Widerstand ei­ nes jeden der MOS-Transistoren in der Speicherzelle verrin­ gert, und Effekte der Widerstandskomponente, die aufgrund der Fremdmaterie und ähnlichem verursacht wird, werden offenge­ legt. Daher wird eine Speicherzelle SMC, die wahrscheinlich einen Ruhestromdefekt verursacht, zuverlässig in einen Ruhe­ stromdefektzustand versetzt.

Darauf folgend wird das Testmodusbefehlssignal TEST1 auf das H-Niveau getrieben, die P-Kanal-MOS-Transistoren 22c in den Schaltgattern 15a und 15b werden AUS geschaltet, die in Fig. 5 gezeigten Speicherstromversorgungsleitungen MVDLa und MVDLb werden von den Stromversorgungsknoten abgetrennt. Während ei­ ner Zeitdauer Ta sind die Speicherstromversorgungsleitungen MVDL (MVDLa und MVDLb) von dem Stromversorgungsknoten ge­ trennt. Die Zeitdauer Ta ist auf solch eine Dauer gesetzt, daß kein signifikanter Spannungsabfall durch das normale Ruhe­ stromlecken verursacht wird, daß durch einen 1- Spezifikationswert erlaubt ist, während ein signifikanter Spannungsabfall auf der Speicherstromversorgungsleitung MVDL nur durch einen unnormalen Strom in einem Ruhezustand verur­ sacht wird.

Wenn eine Speicherzelle SMC mit einem Ruhestromdefekt vorhan­ den ist, wird das Spannungsniveau einer entsprechenden Spei­ cherstromversorgungsleitung MVDL durch das Stromlecken davon abgesenkt. Andererseits, wenn keine Speicherzelle SMC mit ei­ nem Ruhestromdefekt vorhanden ist, wird das Spannungsniveau einer entsprechenden Speicherstromversorgungsleitung MVDL auf dem vorgeladenen Spannungsniveau davon gehalten.

Nachdem die Zeitdauer Ta vergangen ist, wird das Testmodusbe­ fehlssignal TEST2 auf das H-Niveau getrieben, wodurch die in Fig. 5 gezeigten Erfassungshalteschaltungen 16a und 16b akti­ viert werden. Genauer, in der Erfassungsschaltung 16 wird der N-Kanal-MOS-Transistor 24c EIN geschaltet, der Inverter 24a erfaßt das Spannungsniveau einer entsprechenden Speicherstrom­ versorgungsleitung MVDL, und der Zustand des Ausgangssignales des Inverters 24a wird entsprechend dem Erfassungsresultat ge­ setzt. Darauf folgend wird das Spannungsniveau der Speicher­ stromversorgungsleitung MVDL gemäß einem Ausgangssignal des Inverters 24b gesetzt. Das heißt, in dem Fall, in dem das Spannungsniveau der Speicherstromversorgungsleitung MVDL durch das unnormale Stromlecken gesenkt wird, wird ein H- Niveausignal von dem Inverter 24a erzeugt, und folglich wird die Speicherstromversorgungsleitung MVDL durch den Inverter 24b auf das Massespannungsniveau getrieben. Andererseits wird für die Speicherstromversorgungsleitung MVDL, die einen klei­ nen Spannungsabfall aufweist und durch die der normale Ruhe­ leckstrom fließt, in den Erfassungshalteschaltungen 16a und 16b ein Signal auf dem L-Niveau von dem Inverter 24a erzeugt, ein Signal auf dem H-Niveau wird folglich von dem Inverter 24b erzeugt, und die Speicherstromversorgungsleitung MVDL wird auf dem Niveau einer Betriebsstromversorgungsspannung des Inver­ ters 24b gehalten. Genauer, das Potentialniveau der Speicher­ stromversorgungsleitung MVDL wird durch den Inverter 24a ver­ stärkt, ein Ausgangssignal des Inverters 24a wird weiter durch den Inverter 24b verstärkt, und das Spannungsniveau der Spei­ cherstromversorgungsleitung MVDL wird dadurch auf die Strom­ versorgungsspannung oder das Massespannungsniveau gesetzt.

Wie oben beschrieben wurde, werden für die Speicherzelle mit dem Ruhestromdefekt, da das Spannungsniveau der entsprechenden Speicherstromversorgungsleitung MVDL auf das Massespannungsni­ veau getrieben wird, die Spannungspegel der beiden internen Knoten SN1 und SN2, die Daten speichern, auf das L-Niveau ge­ trieben. Dadurch werden die gespeicherten Daten gelöscht, und die Speicherzelle SMC wird in einen Betriebsdefektzustand ver­ setzt.

Nachdem die Testmodusbefehlssignale TEST1 und TEST2 auf das L- Niveau gesetzt sind, werden die in den Speicherzellen SMC ge­ speicherten Daten ausgelesen, und eine Bestimmung wird durch­ geführt, ob die Daten richtig in den Speicherzellen SMC ge­ speichert worden sind. Dadurch werden eine Speicherzelle SMC, die keinen Betriebsdefekt aufweist, aber einen Ruhestromdefekt aufweist, das heißt die Speicherzelle mit normalem Betrieb aber defektem Ruhestrom zwangsweise in den Betriebsdefektzu­ stand versetzt und können zuverlässig erkannt werden.

Nun wird der unnormale Ruhestrom bei einem Minimum von 1 µA an­ genommen, das normale Ruhestromlecken wird auf einem Maximum 1 nA angenommen. Die in Fig. 10 gezeigte Zeitdauer Ta wird zu 20 µs angenommen. Die parasitäre Kapazität der Speicherstrom­ versorgungsleitung MVDL wird zu 10 pF angenommen. In diesem Zu­ stand fällt wegen des anomalen Ruhestromes von 1 µA das Span­ nungsniveau der Speicherstromversorgungsleitung MVDL entspre­ chend der Speicherzelle mit Ruhestromdefekt auf ein Spannungs­ niveau, das durch
VDD-(1 µA × 20 µs)/10 pF = VDD-2 V
ausgedrückt wird. Wenn folglich die Stromversorgungsspannung VDD gleich 3,6 V ist, wird das Spannungsniveau der Speicher­ stromversorgungsleitung MVDL auf 1,6 V abgesenkt. In diesem Zu­ stand können die Speicherzellen SMC nicht ausreichend in den Betriebsdefektzustand versetzt werden. Für die Speicherstrom­ versorgungsleitung MVDL, deren Spannungsniveau auf 1,6 V ge­ senkt ist, wird der in Fig. 8 gezeigte Inverter 24a benutzt zum Erfassen des Spannungsniveauabfalles. Die Eingangslogik­ schwellenspannung des Inverters 24a ist zum Beispiel auf 2,0 V gesetzt zum Verursachen, daß der Inverter 24a ein Signal auf dem hohen Niveau ausgibt. Dann verstärkt der Inverter 24b das Ausgangssignal von dem Inverter 24a, treibt die Speicherstrom­ versorgungsleitung MVDL entsprechend der Speicherzelle mit Ru­ hestromdefekt SMC auf das Massespannungsniveau und hält das Spannungsniveau, während das Schaltgatter in einem AUS-Zustand ist.

In dem Fall, daß ein normaler Ruheleckstrom von 1 nA durch die Speicherstromversorgungsleitung MVDL fließt, wird, selbst wenn die parasitäre Kapazität der Speicherstromversorgungsleitung MVDL so klein wie 1 pF geschätzt wird, das Spannungsniveau nur durch die Spannung abgesenkt, die wie folgt ausgedrückt wird:
1 nA × 20 µs/1 pF = 20 mV.

Folglich wird die Speicherstromversorgungsleitung MVDL, durch die der normale Ruheleckstrom fließt, durch den in Fig. 8 ge­ zeigten Inverter 24b auf das normale Stromversorgungsspan­ nungsniveau getrieben.

In Fig. 8 ist eine Zeitdauer Tb eine Dauer, die für den In­ verter 24b benötigt wird, zum sicheren Treiben einer Speicher­ zellenstromversorgungsleitung in einen Ruhestromdefektzustand auf das Massespannungsniveau. Zum Beispiel mit 1 mA von Strom, der durch einen ausgebenden N-Kanal-MOS-Transistor getrieben wird, selbst wenn die parasitäre Kapazität der Speicherstrom­ versorgungsleitung MVDL gleich 10 pF ist, sind 40 ns notwendig zum Bewirken eines Spannungsabfalles von 4 V. Wenn daher die Zeitdauer Tb, während der das Testmodusbefehlssignal TEST2 auf dem H-Niveau gehalten wird, zum Beispiel auf 100 ns gesetzt wird, kann die Speicherstromversorgungsleitung MVDL in dem Ru­ hestromdefektzustand auf das Massespannungsniveau getrieben werden.

Fig. 11 ist ein Flußdiagramm, das ein Testverfahren der Halb­ leiterspeichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. Es wird nun Bezug genommen auf das in Fig. 11 gezeigte Flußdiagramm, eine Beschreibung wird hinsichtlich des Testverfahrens der Halbleiterspeicher­ vorrichtung gegeben.

Zuerst werden Testdaten in die Speicherzellen des Speicherzel­ lenfeldes 1 (in Fig. 1 gezeigt) geschrieben (Schritt S1). Nachdem die Testdaten in die Speicherzellen geschrieben sind, wird die Stromversorgungsspannung VDD auf ein Niveau höher als in dem normalen Zustand getrieben und dort gehalten, das Spei­ cherzellenfeld wird in einem Ruhezustand gehalten (Schritt S2). Beim Schreiben der Testdaten können die folgenden Schrit­ te ausgeführt werden. In Schritt S1 werden die Testdaten in die Speicherzellen auf dem Niveau der Stromversorgungsspannung geschrieben, die in dem normalen Betriebszustand benutzt wird. In Schritt S2, nachdem der Ruhezustand der Halbleitervorrich­ tung eingestellt ist, wird das Spannungsniveau der Stromver­ sorgungsspannung VDD höher getrieben. Diese Tätigkeiten werden durch die Steuerung des Niveaus der Stromversorgungsspannung durchgeführt, die durch den Stromversorgungsanschluß geliefert wird, unter der Steuerung eines externen Testgerätes. In dem die Stromversorgungsspannung VDD höher als die normal benutzte in Schritt S2 getrieben wird, wie oben beschrieben wurde, wird die Existenz von Speicherzellen mit normalem Betrieb aber de­ fektem Ruhestrom freigelegt.

Darauf folgend wird das Testmodusbefehlssignal TEST1 auf ein H-Niveau gesetzt (Schritt S3), und die Speicherstromversor­ gungsleitungen MVDL werden von den Stromversorgungsknoten ge­ trennt. Wenn eine Speicherstromversorgungsleitung MVDL elek­ trisch mit einer Speicherzelle mit defektem Ruhestrom verbun­ den ist, sinkt das Spannungsniveau der Speicherstromversor­ gungsleitung MVDL.

Darauf folgend wird das Testmodusbefehlssignal TEST2 auf das H-Niveau gesetzt, die Spannungsniveaus der entsprechenden Speicherstromversorgungsleitungen MVDL werden erfaßt, und die Spannungsniveaus der entsprechenden Speicherstromversorgungs­ leitungen MVDL werden eingestellt gemäß den Resultaten der Er­ fassung. Genauer, das Spannungsniveau der Speicherstromversor­ gungsleitungen MVDL, das abgesenkt ist durch einen unnormalen Ruhestrom, wird auf das Massespannungsniveau getrieben.

Darauf folgend werden beide Testmodusbefehlssignale TEST1 und TEST2 auf das L-Niveau gesetzt (Schritt S5) zum Beenden des Betriebes, das die Speicherzellen mit defektem Ruhestrom of­ fengelegt werden, und das Versetzen der defekten Speicherzel­ len in den Betriebsdefektzustand.

Bei der Speicherzelle mit defektem Ruhestrom wird die Masse­ spannung an den Stromversorgungsknoten davon geliefert, und die gespeicherten Daten werden gelöscht. Darauf folgend werden die gespeicherten Daten der Speicherzellen aufeinanderfolgend ausgelesen (Schritt S6).

Wenn sich die aus einer Speicherzelle ausgelesenen Daten von den geschriebenen Testdaten unterscheiden (als die in der Speicherzelle gespeicherten Daten, die entsprechenden Spei­ cherknoten sind beide auf einem L-Niveau, und die ausgelesenen Daten sind unsichere Daten), wird die Adresse (Spaltenadresse der defekten Speicherzelle) identifiziert (Schritt S7). Die Ad­ resse der Speicherzelle, die einen Betriebsdefekt verursacht, wird erfaßt, wenn ein Testmodus zum Erfassen des Betriebsde­ fektes ausgeführt wird. Die Unterscheidung der Speicherzelle mit Betriebsdefekt und einem Ruhedefekt und einer normal betreibbaren Speicherzelle wird durch Durchführen des Testes zum Erfassen der betriebsdefekten Speicherzelle und des Testes zum Erfassen des ruhestromdefektes und einer Speicherzelle mit Betriebsdefekt getrennt durchgeführt. Dieses ist so, da die Speicherzelle mit Betriebsdefekt nicht immer einen Ruhestrom­ defekt verursacht.

Nachdem die defekten Speicherzellen in Schritt S7 bestimmt sind, wird die Spaltenadresse der defekten Speicherzelle pro­ grammiert. Zusätzlich wird das Verbindungselement der in Fig. 1 gezeigten Programmschaltung entsprechend der defekten Spalte durchgetrennt. Somit wird die Speicherstromversorgungsleitung MVDL, die elektrisch mit der Speicherzelle mit defektem Ruhe­ strom verbunden ist, von dem Stromversorgungsknoten getrennt. Folglich wird die Speicherzelle mit defektem Ruhestrom daran gehindert, einen unnormalen Ruheleckstrom in dem normalen Be­ triebsmodus fließen zu lassen. Der Grund, aus dem die Defekt­ spaltenadresse benutzt wird, ist der, daß sich die Speicher­ stromversorgungsleitung MVDL in die Spaltenrichtung erstreckt, und die Speicherstromversorgungsleitung MVDL ist entsprechend für jede der Speicherzellenspalten vorgesehen.

Für die Speicherzelle mit Betriebsdefekt kann die entsprechen­ de Speicherstromversorgungsleitung MVDL von dem Stromversor­ gungsknoten getrennt werden unabhängig davon, ob die Speicher­ zellen einen defekten oder normalen Ruhestrom zeigen.

Durch das Programmieren der defekten Spaltenadresse in Schritt S8 wird die Speicherzelle mit normalem Betrieb aber defektem Ruhestrom in der defekten Spalte durch eine redundante Spei­ cherzelle ersetzt.

Bei der in Fig. 5 gezeigten Konfiguration ist ein Schaltgat­ ter (15a, 15b) entsprechend der Speicherzellenspalte vorgese­ hen, und die Speicherstromversorgungsleitung MVDL wird in Ein­ heiten der Speicherzellenspalten getrennt. Das Schaltgatter kann jedoch für jeweils eine Mehrzahl von Speicherstromversor­ gungsleitungen MVDL vorgesehen werden. Bei dieser Anordnung wird die Größe (Stromlieferfähigkeit) des P-Kanal-MOS- Transistor 22c, der in dem Schaltgatter 15 enthalten ist, so eingestellt, daß ein ausreichender Betriebsstrom an die Spei­ cherzellen in den entsprechenden Mehrzahl von Spalten gelie­ fert werden kann. Bei dieser Konfiguration wird die Redundanz­ ersetzung durchgeführt für Speicherzellen mit defektem Ruhe­ strom auf der Grundlage der Mehrzahl von Spalten.

Wenn in Schritt S6 die in den Speicherzellen gespeicherten Da­ ten ausgelesen werden, können die Testmodusbefehlssignale TEST1 und TEST2 in einem aktiven Zustand gehalten werden. Ge­ nauer, die Daten der Speicherzellen können in dem Zustand aus­ gelesen werden, in dem die Spannung der Speicherstromversor­ gungsleitung MVDL durch die Erfassungshalteschaltung 16 ver­ riegelt ist.

Wie oben beschrieben wurde, werden gemäß der ersten Ausfüh­ rungsform der vorliegenden Erfindung in dem Testmodus die Speicherstromversorgungsleitungen, die sich in Spaltenrichtung erstrecken, von dem Stromversorgungsknoten getrennt, und die Spannungsniveaus der Speicherstromversorgungsleitungen werden erfaßt. Wenn das Spannungsniveau der Speicherstromversorgungs­ leitung absinkt, wird die Speicherstromversorgungsleitung auf das Massespannungsniveau getrieben, und die Speicherzellen mit Ruhestromdefekt können sicher in einen Betriebsdefektzustand versetzt werden. Somit wird die Speicherzelle mit normalem Be­ trieb aber defektem Ruhestrom in den Betriebsdefektzustand versetzt, wodurch es ermöglicht wird, die entsprechende Spal­ tenadresse zu spezifizieren. Zusätzlich wird die Speicher­ stromversorgungsleitung mit Ruhestromdefekt von dem Stromver­ sorgungsknoten getrennt, und der Ruhestromdefekt kann sicher repariert werden.

Zweite Ausführungsform

Fig. 12 zeigt schematisch die Gesamtkonfiguration einer Halb­ leiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Ähnlich zu der ersten Ausführungs­ form enthält die in Fig. 12 gezeigte Halbleiterspeichervor­ richtung eine Schmelzelementprogrammschaltung 4, einen Schalt­ kreis 5 und eine Spannungssteuerschaltung 6. Die Konfiguratio­ nen der Schmelzelementprogrammschaltung 4, des Schaltkreises 5 und der Spannungssteuerschaltung 6 sind die gleichen wie jene in der ersten Ausführungsform. Bei der in Fig. 12 gezeigten Anordnung sind die Speicherstromversorgungsleitungen MVDL pa­ rallel zu den Wortleitungen in einem Speicherzellenfeld 1 an­ geordnet. Für das Speicherzellenfeld 1 sind ähnlich zu der Konfiguration der ersten Ausführungsform eine Wortleitungsaus­ wahlschaltung 2 und Bitleitungslasten 3 vorgesehen.

Bei der in Fig. 12 gezeigten Anordnung sind in dem Speicher­ zellenfeld 1 die Speicherstromquellenleitungen MVDL in der Zeilenrichtung vorgesehen, und die Erfassungshalteschaltungen in der Spannungssteuerschaltung 6 und die Schaltgatter in dem Schaltkreis 5 für die Zeilen vorgesehen. Die Speicherzelle Weise eine vertikal lange Zellenstruktur auf, wie in Fig. 13 gezeigt ist.

Fig. 13 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes der in Fig. 12 gezeigten Halbleiterspeichervorrich­ tung. Ähnlich zu der in Fig. 5 gezeigten Konfiguration zeigt Fig. 13 schematisch eine Konfiguration eines Abschnittes ent­ sprechend zu Speicherzellen SMC, die in zwei Zeilen und zwei Spalten vorgesehen sind. Eine BL-Lastschaltung 13a ist für ei­ ne Bitleitung BLa und eine Bitleitung ZBLa vorgesehen, und ei­ ne BL-Lastschaltung 13b ist für eine Bitleitung BLb und eine Bitleitung ZBLb vorgesehen. Eine sich in der Zeilenrichtung erstreckende Wortleitung WLa wird durch einen Worttreiber WDRa getrieben, und eine Wortleitung WLb wird durch einen Worttrei­ ber WDRb getrieben.

Parallel zu den Bitleitungen BLa und ZBLa ist eine Speicher­ masseleitung MVSLa sich in der Spaltenrichtung erstreckend vorgesehen. Ähnlich ist für die Bitleitungen BLb und ZBLb eine Speichermasseleitung MVSLb sich in der Spaltenrichtung er­ streckend vorgesehen.

Entsprechend zu den Wortleitungen WLa und WLb sind Speicher­ stromversorgungsleitungen MVCLa und MVCLb sich in der Zeilen­ richtung erstreckend vorgesehen.

Wie oben beschrieben wurde ist die Konfiguration des Speicher­ zellenfeldes 1 der zweiten Ausführungsform die gleiche wie die der in Fig. 5 gezeigten ersten Ausführungsform mit der Aus­ nahme der Erstreckungsrichtung der Speicherstromversorgungs­ leitungen MVCL.

Eine Erfassungshalteschaltung 46a, ein Schaltgatter 45a und eine Programmschaltung 44a sind für die Speicherstromversor­ gungsleitung MVCLa vorgesehen. Ähnlich sind eine Erfassungs­ halteschaltung 46b, ein Schaltgatter 45b und eine Programm­ schaltung 44b für die Speicherstromversorgungsleitung MVCLb vorgesehen. Die individuellen Konfigurationen der Programm­ schaltungen 44a und 44b, der Schaltgatter 45a und 45b und der Erfassungshalteschaltungen 46a und 46b sind die gleichen wie jene in Fig. 6 bis 8 gezeigten. Da wie oben beschrieben wurde, die Speicherstromversorgungsleitungen MVCLa und MVCLb in der Zeilenrichtung vorgesehen sind, wird der Ruhestromde­ fekt in Einheiten von Zeilen erfaßt. Folglich sind die Pro­ grammschaltungen 44a und 44b den defekten Speicherzellenzeilen programmiert.

Die Konfiguration der in Fig. 12 und 13 gezeigten Halblei­ terspeichervorrichtung ist die gleiche wie jene in Fig. 1 bis 5 gezeigte mit der Ausnahme, daß die Speicherstromquellen­ leitungen MVCLa und MVCLb in der Zeilenrichtung parallel zu den entsprechenden Wortleitungen WLa und WLb vorgesehen sind. Folglich sind die Testtätigkeiten für die Speicherzellen mit defektem Ruhestrom die gleichen wie jene des Testverfahrens gemäß der ersten Ausführungsform. Das heißt, die Schaltgatter 45a und 45b werden gemäß dem Testmodusbefehlssignal TEST1 AUS geschaltet zum Trennen der Speicherquellenstromleitungen MVCLa und MVCLb von einem Stromversorgungsknoten. Darauf folgend werden die Erfassungshalteschaltungen 46a und 46b gemäß dem Testmodusbefehlssignal TEST2 aktiviert zum Erfassen der Span­ nungsabfälle der entsprechenden Speicherstromversorgungslei­ tungen MVCLa und MVCLb zum Treiben der Speicherstromversor­ gungsleitung MVCLa und MVCLb, wenn sie in dem Spannungsniveau abgesenkt ist, auf das Massespannungsniveau.

Das Layout der Speicherzelle SMC gemäß der in Fig. 12 und 13 gezeigten zweiten Ausführungsform ist das gleiche wie das der in Fig. 3 gezeigten Speicherzelle. Bei dem in Fig. 3 ge­ zeigten Layout ist die Speicherzelle von einem vertikal langen Typ, und der Abstand zwischen einer Bitleitung und einer Mas­ seleitung kurz, daher treten möglicherweise Kurzschlüsse auf­ grund von Widerstandskomponenten wie Teilchen auf. Selbst bei dieser Konfiguration kann jedoch wie in dem Fall der ersten Ausführungsform eine Speicherzelle mit defektem Ruhestrom er­ kannt werden und durch eine redundante Speicherzelle ersetzt werden.

Fig. 14 ist ein Flußdiagramm, das die Testtätigkeiten für die Halbleiterspeichervorrichtung gemäß der zweiten Ausführungs­ form darstellt. Bei dem in Fig. 14 gezeigten Testverfahren sind die Tätigkeiten bis zu Schritt 7, bei dem eine defekte Speicherzelle spezifiziert wird, die gleichen wie jene in dem Testverfahren der ersten Ausführungsform, das in Fig. 11 ge­ zeigt ist. Wenn eine defekte Speicherzelle in Schritt S7 spe­ zifiziert wird, da eine Speicherstromversorgungsleitung MVCL sich in der Zeilenrichtung erstreckend vorgesehen ist, wird eine defekte Zeilenadresse spezifiziert, und die defekte Zei­ lenadresse wird durch eine Defektadreßprogrammschaltung pro­ grammiert. Zu dieser Zeit wird das Durchtrennen für ein Ver­ bindungselement einer Programmschaltung 44 (ein Repräsentant der Programmschaltung 44a und 44b), die entsprechend der Spei­ cherstromversorgungsleitung MVCL vorgesehen ist, die entspre­ chend der defekten Zeile vorgesehen ist, durchgeführt. Dadurch wird die Speicherstromversorgungsleitung MVCL, die entspre­ chend der Zeile mit defektem Ruhestrom vorgesehen ist, von dem Stromversorgungsknoten getrennt zum Verhindern, daß der unnor­ male Ruhestrom fließt.

Auch bei der zweiten Ausführungsform ist die Speicherstromver­ sorgungsleitung MVCL, die entsprechend einer Zeile einer be­ triebsdefekten Speicherzelle vorgesehen ist, von einem Strom­ versorgungsknoten getrennt werden unabhängig davon, ob die Speicherzellen defekt oder normal in dem Ruhestrom sind.

Zusätzlich sind bei der zweiten Ausführungsform Speicherstrom­ versorgungsleitungen MVCL getrennt entsprechend den Speicher­ zellenzeilen vorgesehen, und sie sind mit den Schaltgattern 45a und 45b versehen. Die Schaltgatter 45a und 45b können in einer Einheit einer Mehrzahl von Zeilen vorgesehen sein.

Bei der in Fig. 13 gezeigten Konfiguration ist die Stromtrei­ berfähigkeit eines MOS-Transistors 22c, der in jedem der Schaltgatter 45a und 45b enthalten ist, so eingestellt, daß der Betriebsstrom ausreichend stabil zu den in der entspre­ chenden Zeile vorgesehenen Speicherzellen geliefert werden kann. Bei dieser Konfiguration wird die Redundanzersetzung in einer Einheit von der Mehrzahl von Zeilen durchgeführt.

Wie oben beschrieben wurde, werden gemäß der zweiten Ausfüh­ rungsform der vorliegenden Erfindung in dem Testmodus die sich in der Zeilenrichtung erstreckenden Stromversorgungsleitungen von dem Stromversorgungsknoten getrennt zum Absenken der Span­ nungsniveaus der Speicherstromversorgungsleitungen aufgrund des unnormalen Ruhezustandsleckstromes, und die Speicherstrom­ versorgungsleitung mit einem abgesenkten Spannungsniveau wird auf das Massespannungsniveau getrieben. Daher können wie in dem Fall der ersten Ausführungsform die Speicherzellen mit normalem Betrieb aber defektem Ruhestrom zuverlässig in einen Betriebsdefektzustand versetzt werden, und eine Speicherzelle mit defektem Ruhestrom kann zuverlässig erkannt werden, so daß die defekte Zelle durch eine redundante Speicherzelle ersetzt werden kann. Daher kann der Ruhestromdefekt repariert werden und daher kann die Produktausbeute verbessert werden.

Dritte Ausführungsform

Fig. 15 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. In Fig. 15 sind parallel zu MOS-Transistoren 22ca bis 22cc in Schalt­ gattern, die entsprechend zu Speicherstromversorgungsleitungen MVDLa bis MVDLc (MVCLa bis MVCLc) vorgesehen sind, P-Kanal- MOS-Transistoren 50a bis 50c vorgesehen. NOR-Schaltungen 22aa bis 22ac und Inverter 22ba bis 22bc sind entsprechend den MOS- Transistoren 22ca bis 22cc angeordnet. EIN/AUS-Zustände der MOS-Transistoren 22ca bis 22cc werden gemäß den Ausgangssigna­ len der entsprechenden Paare von NOR-Schaltungen 22aa bis 22ac und der Inverter 22ba bis 22bc gesteuert.

Im speziellen, der EIN/AUS-Zustand des MOS-Transistors 22ca wird entsprechend dem Testmodusbefehlssignal TEST1 und einem Schmelzprogrammsignal PFa eingestellt. Der EIN/AUS-Zustand des MOS-Transistors 22cb wird gemäß dem Testmodusbefehlssignal TEST1 und einem Schmelzprogrammsignal PFb eingestellt. Der EIN/AUS-Zustand des MOS-Transistors 22cc wird entsprechend dem Testmodusbefehlssignal TEST1 und einem Schmelzprogrammsignal PFc eingestellt.

Die Schmelzprogrammsignale PFa bis PFc werden individuell durch die Programmschaltungen, die in der Schmelzelementpro­ grammschaltung 4 enthalten sind, gemäß der einen der ersten oder zweiten Ausführungsform erzeugt.

Der EIN/AUS-Zustand eines jeden der MOS-Transistoren 50a bis 50c wird gesteuert durch die Spannung, die von einer Referenz­ spannungserzeugerschaltung 52 erzeugt wird. Die Referenzspan­ nungserzeugerschaltung 52 enthält einen N-Kanal-MOS-Transistor 53b zum Treiben eines Knotens 53c auf die Massespannung gemäß dem Testbefehlssignal TEST1 und einen P-Kanal-MOS-Transistor 53a zum Setzen des Spannungsniveaus des Knotens 53c gemäß dem Strombetrag, der von dem MOS-Transistor 53a ausgegeben wird. Das Gate des MOS-Transistors 53b und sein Drain sind elekt­ risch mit dem Knoten 53c verbunden, und er funktioniert als ein Strom/Spannungswandelelement. Die Steuerspannung für die MOS-Transistoren 50a bis 50c wird an dem Knoten 53c erzeugt.

Bei der Referenzspannungserzeugerschaltung 52 ist, wenn das Testmodusbefehlssignal TEST1 auf dem L-Niveau ist, der MOS- Transistor 53b in dem AUS-Zustand, der Knoten 53c wird auf dem Stromversorgungsspannungspegel gehalten. Folglich werden in diesem Zustand jeder der MOS-Transistoren 50a bis 50c in dem AUS-Zustand gehalten, wodurch die MOS-Transistoren 22ca bis 22cc nicht beeinflußt werden.

Wenn das Testmodusbefehlssignal TEST1 auf das H-Niveau gesetzt wird, wird in der Referenzspannungserzeugerschaltung 52 der MOS-Transistor 53b EIN geschaltet, und das Spannungsniveau des Knotens 53c wird gemäß dem Strombetrag gesetzt, der von dem MOS-Transistor 53a getrieben wird. Die von dem MOS-Transistor 53a an dem Knoten 53c erzeugte Spannung ist ein mittleres Spannungsniveau zwischen der Stromversorgungsspannung VDD und dem Massespannungsniveau. Obwohl jeder der MOS-Transistoren 50a bis 50c als Reaktion auf die Steuerspannung leitend ge­ macht wird, die von der Referenzspannungserzeugerschaltung 52 ausgegeben wird, sind die Widerstandswerte davon in der Grö­ ßenordnung von mehreren MΩ in einem Hochwiderstandszustand, jedoch in einem leitenden Zustand. Jeder der MOS-Transistoren 50a bis 50c in dem Hochwiderstands jedoch Leitungszustand dient als Pull-Up-Widerstand.

In dem Testmodus sei angenommen, daß die individuellen MOS- Transistoren 22ca bis 22cc in den AUS-Zuständen sind und die individuellen Speicherstromversorgungsleitungen MVDLa bis MVDLc (MVCLa bis MVCLc) von dem Stromversorgungsknoten während einer langen Zeit abgeschnitten sind. In diesem Fall gibt es die Möglichkeit, daß die Spannungsniveaus der Speicherstrom­ versorgungsleitungen MVDLa bis MVDLc (MVCLa bis MVCLc) abfal­ len und die Speicherstromversorgungsleitungen MVDLa bis MVDLc (MVCLa bis MVCLc) als defekt bestimmt werden. Gegen dieses Vorkommen werden die MOS-Transistoren 50a bis 50c individuell auf hohen Widerstand aber einen Leitungszustand gesetzt zum Liefern eines normal hohen Leckstromes (ungefähr 1 nA). Dadurch wird, selbst wenn ein normaler Ruhestrom herausfließt, das Spannungsniveau der Speicherstromversorgungsleitungen MVDL daran gehindert abzusinken.

Nur mit den MOS-Transistoren 22ca bis 22c ist es notwendig, daß die Spannungsniveaus der Speicherstromversorgungsleitungen MVDLa bis MVDLc (MVCLa bis MVCLc) nicht durch den normalen Ru­ heleckstrom abgesenkt werden. Daher wird zum Verringern des Spannungsniveaus der Speicherstromversorgungsleitungen MVDLa bis MVDLc (MVCLa bis MVCLc) in dem Testmodus eine Beschränkung der Zeitdauer verursacht, in der die MOS-Transistoren 22ca bis 22c in dem AUS-Zustand gehalten werden. Bei der in Fig. 15 gezeigten Konfiguration werden jedoch die individuellen MOS- Transistoren 50a bis 50c so gesteuert, daß sie in dem hohen Widerstandszustand jedoch Leitungszustand während des Testmo­ dus verbleiben, selbst wenn ein normaler Ruhestrom fließt, kein Spannungsabfall wird in den Speicherstromversorgungslei­ tungen MVDLa bis MVDLc (MVCLa bis MVCLc) verursacht. Ein wei­ ter Spielraum kann für die Zeitdauer vorgesehen werden, in dem das Testmodusbefehlssignal TEST1 auf einem H-Niveau gehalten wird, und die defekten Speicherzellen können genau bestimmt werden.

In der Referenzspannungserzeugerschaltung 52 ist der Knoten 53c auf solch ein Spannungsniveau gesetzt, daß der Strom, der von dem MOS-Transistor 53a geliefert wird, mit dem Strom aus­ geglichen wird, der von dem MOS-Transistor 53b ausgegeben wird. Das Niveau der Referenzspannung, die von der Referenz­ spannungserzeugerschaltung 52 in einem aktiven Zustand erzeugt wird, kann ausreichend auf einem Niveau sein, bei dem jeder der MOS-Transistoren 50a bis 50c in einen hohen Widerstandszu­ stand aber Leitungszustand in der Größenordnung von mehreren M-Ohm (MΩ) gesetzt ist.

Zusätzlich kann solch eine Konfiguration verwendet werden, daß die MOS-Transistoren 50a bis 50c eine Stromspiegelschaltung mit dem MOS-Transistor 53c bilden, und der Treiberstrom eines jeden der MOS-Transistoren 50a bis 50c ist gemäß der Spiegel­ rate eingestellt.

Wie oben beschrieben wurde sind gemäß der dritten Ausführungs­ form die Elemente, die in einen Widerstandszustand aber Lei­ tungszustand in dem Testmodus getrieben werden können, paral­ lel zu den Schalttransistoren vorgesehen, die zum Trennen der Speicherstromversorgungsleitungen von dem Stromversorgungskno­ ten in dem Testmodus getrennt sind. In dieser Konfiguration kann der Abfall des Spannungsniveaus der Speicherstromversor­ gungsleitungen unterdrückt werden, und Speicherzellen mit de­ fektem Ruhestrom können genau erkannt werden. Zusätzlich kann ein ausreichend breiter Spielraum sichergestellt werden für die Aktivierungsperiode des Testmodusbefehlssignales TEST1, und daher kann ein genaues Testen durchgeführt werden.

Vierte Ausführungsform

Fig. 16 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Bei der in Fig. 16 gezeigten Anordnung sind Bitleitungen, Speicherstrom­ versorgungsleitungen und Speichermasseleitungen so vorgesehen, daß sie sich parallel zueinander in der Spaltenrichtung er­ strecken.

Die Stromversorgungsspannung wird zu den BL-Lastschaltungen 13a und 13b über entsprechende Laststromversorgungsleitungen BVDLa und BVDLb geliefert. Die Laststromversorgungsleitungen BVDLa und BVDLb sind entsprechend den entsprechenden Speicher­ stromversorgungsleitungen MVDLa und MVDLb vorgesehen. Genauer, ein Paar einer Speicherstromversorgungsleitung MVDL und einer Laststromversorgungsleitung BVDL ist für jede der Spalten vor­ gesehen und liefert die Stromversorgungsspannung an die BL- Lastschaltung (13a oder 13b) in der entsprechenden Spalte.

Für die Laststromversorgungsleitungen BVDLa und BVDLb sind Lasterfassungsschaltungen 66a und 66b vorgesehen. Die Laster­ fassungsschaltungen 66a und 66b werden aktiviert, wenn das Testmodusbefehlssignal TEST2 aktiviert wird und erfassen die Spannungsniveaus der Laststromversorgungsleitungen BVDLa und BVDLb zum Setzen der Spannungsniveaus der entsprechenden Spei­ cherstromversorgungsleitungen MVDLa und MVDLb entsprechend den Erfassungsresultaten.

Die Laststromversorgungsleitungen BVDLa und BVDLb sind elek­ trisch mit dem Stromversorgungsknoten über entsprechende Schaltgatterschaltungen 65a und 65b verbunden. Die Schaltgat­ terschaltungen 65a und 65b enthalten Schalttransistoren, die für die entsprechenden Laststromversorgungsleitungen BVDLa und BVDLb vorgesehen sind, und Schalttransistoren, die für die entsprechenden Speicherstromversorgungsleitungen MVDLa und MVDLb vorgesehen sind.

Bei der in Fig. 16 gezeigten Konfiguration werden bei der Er­ fassung eines Ruhestromdefektes ähnlich zu den Speicherstrom­ versorgungsleitungen MVDLa und MVDLb die Laststromversorgungs­ leitungen BVDLa und BVDLb ebenfalls von dem Stromversorgungs­ knoten getrennt. Wenn ein unnormaler Ruhestrom durch eine Laststromversorgungsleitung BVDLa und BVDLb fließt, werden zum Absenken des Spannungsniveaus davon die Spannungsniveaus der entsprechenden Speicherstromversorgungsleitungen MVDLa und MVDLb auf das Massespannungsniveau getrieben. Diese Anordnung ermöglicht das Erfassen eines Ruhestromdefektes aufgrund eines Kurzschlußdefektes, der sich auf die Bitleitung bezieht, wie Kurzschlüsse zwischen einem Knoten und einer Bitleitung, zwi­ schen einer Bitleitung und einer Wortleitung und zwischen ei­ ner Bitleitung und einer Speichermasseleitung, zusätzlich zu dem Kurzschlußeffekt, der sich auf den Stromversorgungsknoten bezieht.

Genauer, wenn ein unnormaler Ruhestrom zu einer Bitleitung fließt, wird das Spannungsniveau der entsprechenden Speicher­ stromversorgungsleitung auf das Massespannungsniveau getrie­ ben, und die Speicherzellen werden zwangsweise in den Be­ triebsdefektzustand versetzt. Dadurch können die Speicherzel­ len mit Betriebsdefekt durch gewöhnliches Testen erkannt wer­ den.

Fig. 17 zeigt schematisch ein Beispiel einer Konfiguration, die sich auf ein Bitleitungspaar in der in Fig. 16 gezeigten Konfiguration bezieht. In Fig. 17 ist eine Schaltgatterschal­ tung 65, die die Schaltgatterschaltungen 65a und 65b repräsen­ tiert, gezeigt, da die Schaltgatterschaltungen 65a und 65b die gleiche Konfiguration aufweisen. Die Schaltgatterschaltung 65 enthält: eine NOR-Schaltung 22a, die ein Schmelzprogrammsignal PF und ein Testmodusbefehlssignal TEST1 empfängt; einen Inver­ ter 22b, der ein Ausgangssignal der NOR-Schaltung 22a emp­ fängt; einen P-Kanal-MOS-Transistor 22c, der leitend gemacht wird, wenn das Ausgangssignal des Inverters 22b auf ein L- Niveau gesetzt ist, zum elektrischen Verbinden des Stromver­ sorgungsknoten mit einer Speicherstromversorgungsleitung MVDL; und einen P-Kanal-MOS-Transistor 65aa, der leitend gemacht wird, wenn ein Ausgangssignal des Inverters 22b auf einem L- Niveau ist, zum elektrischen Verbinden des Stromversorgungs­ knotens mit einer Laststromversorgungsleitung BVDL.

In der Konfiguration der Schaltgatterschaltung 65 ist zusätz­ lich zu der Konfiguration des Schaltgatters in der beschriebe­ nen ersten Ausführungsform der P-Kanal-MOS-Transistor 65aa für die Laststromversorgungsleitung BVDL vorgesehen. Wenn das Testmodusbefehlssignal TEST1 auf einem H-Niveau ist, werden die MOS-Transistoren 65aa und 22c AUS geschaltet, sowohl die Laststromversorgungsleitung BVDL als auch die Speicherstrom­ versorgungsleitung MVDL werden von dem Stromversorgungsknoten getrennt. Wenn ein Ruhestromdefekt, der mit einer Bitleitung verknüpft ist, vorhanden ist, senkt sich das Spannungsniveau der Laststromversorgungsleitung BVDL. Durch Erfassen des Span­ nungsabfalles der Laststromversorgungsleitung BVDL kann ein mit der Bitleitung verknüpfter Ruhestromdefekt erkannt werden.

Eine Lasterfassungsschaltung 66 enthält: einen Inverter 67a, der ein Potential auf der Laststromversorgungsleitung BVDL empfängt; einen N-Kanal-MOS-Transistor 67b, der selektiv lei­ tend gemäß einem Ausgangssignal des Inverters 67a gemacht wird, zum Übertragen der Massespannung; und einen N-Kanal-MOS- Transistor 67c, der leitend gemacht wird, wenn das Testmodus­ befehlssignal TEST2 auf den H-Niveau ist, zum elektrischen Verbinden des Drains des MOS-Transistors 67b mit der Speicher­ stromversorgungsleitung MVDL.

Der Inverter 67a funktioniert als eine Niveauerfassungsschal­ tung zum Erfassen des Spannungsniveaus der Lastversorgungslei­ tung BVDL. Wenn das Spannungsniveau der Lastversorgungsleitung BVDL sich unter einer Eingangslogikschwellenspannung des In­ verters 67a absenkt, geht das Ausgangssignal des Inverters 65a hoch, und der MOS-Transistor 67b an der folgenden Stufe wird leitend gemacht zum Übertragen der Massespannung. Wenn das Testmodusbefehlssignal TEST2 auf dem H-Niveau ist, wird daher die Speicherstromversorgungsleitung MVDL auf das Massespan­ nungsniveau durch die MOS-Transistoren 67b und 67c getrieben. Daher weist der MOS-Transistor 67b die Funktion eines Verstär­ kungstransistors zum Verstärken eines Ausgangssignales des In­ verters 67a auf.

Die Erfassungshalteschaltung 16 weist eine Konfiguration un­ terschiedlich von der Erfassungshalteschaltung 16 in der er­ sten Ausführungsform auf. Genauer, die Erfassungshalteschal­ tung 16 enthält einen Inverter 24d, der das Potential auf der Speicherstromversorgungsleitung MVDL empfängt; einen N-Kanal- MOS-Transistor 24e, der leitend gemacht wird, wenn ein Aus­ gangssignal des Inverters 24d auf dem H-Niveau ist, zum Über­ tragen der Massespannung; und einen N-Kanal-MOS-Transistor 24c, der leitend gemacht wird, wenn das Testmodusbefehlssignal TEST2 aktiviert wird (hoch geht), zum elektrischen Verbinden des Drainknotens des MOS-Transistors 24e mit der Speicher­ stromversorgungsleitung MVDL.

Bei der Konfiguration der in Fig. 17 gezeigten Erfassungshal­ teschaltung 16 erfaßt, wenn das Spannungsniveau der Speicher­ stromversorgungsleitung MVDL absinkt, der Inverter 24d den Spannungsniveauabfall der Speicherstromversorgungsleitung MVDL, sein Ausgangssignal geht hoch, und folglich wird der MOS-Transistor 24e leitend gemacht zum Übertragen der Masse­ spannung. Wenn daher die Speicherstromversorgungsleitung MVDL im Spannungsniveau abfällt, wird die Speicherstromversorgungs­ leitung MVDL auf das Massespannungsniveau durch die MOS- Transistoren 24e und 24c getrieben.

Wenn die Laststromversorgungsleitung BVDL normal ist und der Spannungsabfall nicht auftritt, ist das Ausgangssignal des In­ verters 64a auf dem L-Niveau, und der MOS-Transistor 67b wird in einem nichtleitenden Zustand gehalten. Andererseits, wenn in diesem Zustand ein Fehler in der Speicherstromversorgungs­ leitung MVDL auftritt und ein Spannungsabfall darauf auftritt, wird der MOS-Transistor 24e gemäß einem Ausgangssignal des In­ verters 24d leitend gemacht, und die Speicherstromversorgungs­ leitung MVDL wird auf das Massespannungsniveau getrieben. Wenn die Speicherstromversorgungsleitung MVDL auf das Massespan­ nungsniveau getrieben wird, hält, selbst wenn der MOS- Transistor 27c leitend gemacht ist gemäß dem Testmodusbefehls­ signal TEST2, der MOS-Transistor 67b den nichtleitenden Zu­ stand. Kein Einfluß wird auf das Treiben auf das Massespan­ nungsniveau der Speicherstromversorgungsleitung MVDL durch die Erfassungshalteschaltung 16 ausgeübt. Folglich kann in dem Fall, in dem die Laststromversorgungsleitung BVDL normal ist und eine Speicherstromversorgungsleitung MVDL defekt ist, die Speicherstromversorgungsleitung MVDL auf das Massespannungspe­ gel mit Zuverlässigkeit getrieben werden.

In dem Fall, in dem die Speicherstromversorgungsleitung MVDL normal ist und die Laststromversorgungsleitung BVDL unnormal oder defekt ist, wird ein Spannungsabfall auf der Laststrom­ versorgungsleitung BVDL durch den Inverter 67a erfaßt, und die Speicherstromversorgungsleitung MVDL kann auf das Massespan­ nungsniveau durch die MOS-Transistoren 67b und 67c getrieben werden. Wenn die Speicherstromversorgungsleitung MVDL auf das Massespannungsniveau an einem anfänglichen Zustand des Trei­ bens getrieben wird, ist ein Ausgangssignal des Inverters 24d auf dem L-Pegel, und der MOS-Transistor 24e hält den nichtlei­ tenden Zustand. Folglich kann gemäß der Lasterfassungsschal­ tung 66 das Spannungsniveau der Speicherstromversorgungslei­ tung MVDL mit Zuverlässigkeit verringert werden. Wenn das Spannungsniveau der Speicherstromversorgungsleitung MVDL unter eine Eingangslogikschwellenspannung des Inverters 24d fällt, geht ein Ausgangssignal des Inverters 24d hoch, der MOS- Transistor 24e wird leitend gemacht, und die Speicherstromver­ sorgungsleitung MVDL wird auf das Massespannungsniveau mit ho­ her Geschwindigkeit getrieben.

In dem Fall, in dem sowohl die Speicherstromversorgungsleitung MVDL als auch die Laststromversorgungsleitung BVDL normal sind, sind die Ausgangssignale der Inverter 24d und 67a auf dem L-Niveau, und die beiden MOS-Transistoren 67b und 24e sind in dem nichtleitenden Zustand. Selbst wenn die MOS- Transistoren 67c und 24c leitend gemacht werden, tritt kein Spannungsabfall auf der Speicherstromversorgungsleitung MVDL und auf der Laststromversorgungsleitung BVDL auf, und das Stromversorgungsspannungsniveau wird aufrechterhalten.

Indem jede Lasterfassungsschaltung 66 und Erfassungshalte­ schaltung 16 durch den Inverter zum Erfassen des Potentiales und den MOS-Transistor, der selektiv leitend gemacht wird ge­ mäß einem Ausgangssignal des Inverters, aufgebaut ist, kann, selbst wenn das Spannungsniveau der Laststromversorgungslei­ tung BVDL und das der Speicherstromversorgungsleitung MVDL voneinander unterschiedlich sind, die Speicherstromversor­ gungsleitung VMDL auf den Massespannungspegel mit Zuverlässig­ keit in dem Fall des Auftretens eines Versagens getrieben wer­ den.

Die Laststromversorgungsleitung BVDL ist elektrisch mit den Bitleitungen BL und ZBL über die P-Kanal-MOS-Transistoren 26a und 26b verbunden, die in einer BL-Lastschaltung 13 enthalten sind. In der BL-Lastschaltung 13 sind die MOS-Transistoren 26a und 26b so gezeigt, daß ihre entsprechenden Gates mit dem Mas­ seknoten verbunden sind, so daß sie normalerweise in dem EIN- Zustand sind. Solch eine Verbindung der Gates der MOS- Transistoren 26a und 26b mit dem Masseknoten ist gezeigt zum Betonen eines Betriebes in dem Ruhezustand der BL- Lastschaltung 13. Tatsächlich wird an die BL-Lastschaltung 13 ein anderes Steuersignal (zum Beispiel ein Schreibfreigabesig­ nal) angelegt. Wie bei der ersten Ausführungsform kann die praktische Konfiguration der BL-Lastschaltung 13 irgendeine sein, solange wie die Funktion des Aufrechterhaltens der Bit­ leitungen BL und ZBL auf der Stromversorgungsspannung in dem Ruhezustand durch die BL-Lastschaltung verwirklicht wird.

Wie oben beschrieben wurde, erfaßt die Lasterfassungsschaltung 66 einen Spannungsabfall der Laststromversorgungsleitung BVDL. Wenn ein Spannungsabfall in einer Laststromversorgungsleitung BVDL auftritt, wird das Spannungsniveau einer entsprechenden Speicherstromversorgungsleitung MVDL auf das Massespannungsni­ veau getrieben. Dadurch wird, wenn ein Ruhestromfehler auf­ tritt aufgrund eines sich auf eine Bitleitung beziehenden Feh­ lers wie ein Kurzschluß zwischen einer Wortleitung und einer Bitleitung auftritt, eine entsprechende Speicherstromversor­ gungsleitung MVDL auf das Massespannungsniveau getrieben. Als Reaktion werden die Speicherzellen, die mit den entsprechenden Bitleitungen BL und ZBL verbunden sind, in einen Fehlfunkti­ onszustand gezwungen. Daher können die Bitleitungen BL und ZBL in einen Fehlfunktionsspaltenzustand mit Zuverlässigkeit ge­ setzt werden.

Modifikation

Fig. 18 ist ein Schaltbild, das die Konfiguration einer Modi­ fikation der vierten Ausführungsform zeigt. Die Konfiguration von Fig. 18 unterscheidet sich von der Konfiguration von Fig. 17 in Bezug auf den folgenden Punkt. In der Lasterfas­ sungsschaltung 66 sind kaskadegeschaltete Inverter 67d und 67c von zwei Stufen zwischen den Inverter 67a und den N-Kanal-MOS- Transistor 67b geschaltet. In der Erfassungshalteschaltung 16 sind ebenfalls kaskadegeschaltete Inverter 24f und 24g von zwei Stufen zwischen den Inverter 24d und den N-Kanal-MOS- Transistor 24e geschaltet. Die andere Konfiguration der Fig. 18 ist die gleiche wie die der Fig. 16, entsprechende Kompo­ nenten sind durch die gleichen Bezugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt.

Bei der Konfiguration von Fig. 18 wird die Wellenform eines Ausgangssignales von dem Inverter 67a durch die kaskadenge­ schaltete Inverter 67d und 67e von zwei Stufen geformt, wo­ durch ein Binärsignal der Stromversorgungsspannung oder des Massespannungsniveaus mit Zuverlässigkeit erzeugt wird. Ähn­ lich wird die Wellenform eines Ausgangssignales des Inverters 24d durch die kaskadengeschaltete Inverter 24f und 24g von zwei Stufen geformt zum Erzeugen eines Binärsignales. Selbst wenn daher ein Spannungsabfallsbetrag der Laststromversor­ gungsleitung BVDL und der Speicherstromversorgungsleitung MVDL klein ist und das Ausgangssignal des Inverters 67a und/oder des Inverters 24a auf einem mittleren Spannungsniveau zwischen der Massespannung und der Stromversorgungsspannung ist in dem Fall eines unnormalen Ruhestromes, kann die Speicherstromver­ sorgungsleitung MVDL auf das Massespannungsniveau mit Zuver­ lässigkeit gemäß der Inverter 67d und 67e und/oder der Inver­ ter 24f und 24g in folgenden Stufen getrieben werden. Somit kann eine Speicherzelle, die normal tätig ist aber ein Ruhe­ stromfehler aufweist, in einen Fehlerzustand mit Zuverlässig­ keit versetzt werden.

Ein Testverfahren für die Halbleiterspeichervorrichtung gemäß der vierten Ausführungsform ist das gleiche gemäß der ersten Ausführungsform, und ein Test wird gemäß dem in Fig. 11 ge­ zeigten Flußdiagramm durchgeführt.

Die Bitleitungslaststromversorgungsleitung BVDL und die Spei­ cherstromversorgungsleitung MVDL sind jeweils dementsprechend mit den entsprechenden Spalten unterteilt gezeigt zum Erfassen von Ruhestromdefekten in Einheiten von Bitleitungspaaren. Es ist auch möglich, die Gatterschaltung 65 für eine Mehrzahl von Spalten vorzusehen und ein Ruhestromfehler auf der Grundlage der Mehrzahl von Spalten zu erfassen. Dieses ist für jede der folgenden Ausführungsformen anwendbar.

Die Größe des P-Kanal-MOS-Transistors 65a in der Schaltgatter­ schaltung 65 ist so eingestellt, daß er eine Stromtreiberfä­ higkeit aufweist zum Liefern eines Vorladestromes in dem Ruhe­ zustand und eines Spaltenstromes in dem Zeitpunkt des Datenle­ sens zu den entsprechenden Bitleitungen BL und ZBL.

Wie oben beschrieben wurde werden gemäß der vierten Ausfüh­ rungsform in dem Testmodus die Laststromversorgungsleitungen ebenfalls von dem Stromversorgungsknoten getrennt, und der Spannungsabfall davon wird erfaßt. Wenn ein Spannungsabfall erfaßt wird, wird die entsprechende Speicherstromversorgungs­ leitung auf das Massepotentialpegel getrieben, und die ent­ sprechende Speicherzellen werden in den Betriebsfehlerzustand versetzt. Dadurch können Speicherzellen mit normalem Betrieb aber defektem Ruhestrom zuverlässig in den Betriebsfehlerzu­ stand versetzt werden, und Speicherzellen mit Ruhestromdefekt können erkannt werden. Weiter kann ein Ruhestromdefekt, der durch einen Fehler verursacht wird, der sich auf eine Bitlei­ tung bezieht, ebenfalls erfaßt werden. Auf diese Weise kann der Ruhestromfehler erkannt werden, so daß er durch Ersetzen durch eine Redundanzspeicherzelle zuverlässiger repariert wer­ den kann.

Fünfte Ausführungsform

Fig. 19 zeigt eine Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer fünften Ausführungs­ form der vorliegenden Erfindung. Ähnlich zu der in Fig. 18 gezeigten Konfiguration zeigt Fig. 19 die Konfiguration für eine Speicherstromversorgungsleitung MVDL und eine Laststrom­ versorgungsleitung BVDL. Bei der in Fig. 19 gezeigten Konfi­ guration sind in einer Schaltgatterschaltung 65 P-Kanal-MOS- Transistoren 65ab und 50i parallel zu MOS-Transistoren 65a bzw. 22c geschaltet. Die Gates der MOS-Transistoren 6Sab und 50i empfangen Referenzspannungen (Steuersignale von einer Re­ ferenzspannungserzeugerschaltung 52). Ähnlich zu der in Fig. 15 gezeigten Konfiguration enthält die Referenzspannungserzeu­ gerschaltung 52 einen N-Kanal-MOS-Transistor 53b, der auf das Testmodusbefehlssignal TEST1 reagiert, und einem P-Kanal-MOS- Transistor 53a zum Erzeugen der Spannung an einem Knoten 53c, wenn der MOS-Transistor 53b in einem EIN-Zustand ist.

Bei der in Fig. 19 gezeigten Konfiguration werden, da die Ab­ schnitte, die nicht die obigen sind, die gleichen wie jene in Fig. 18 sind, die gleichen Bezugszeichen und Symbole für die entsprechenden Abschnitte benutzt, und die detaillierte Be­ schreibungen davon werden nicht wiederholt.

Bei der in Fig. 19 gezeigten Konfiguration wird in dem Test­ modus eine Referenzspannung auf einem mittleren Spannungsni­ veau zwischen der Stromversorgungsspannung und der Massespan­ nung durch die Referenzspannungserzeugerschaltung 52 erzeugt, und jeder MOS-Transistor 65ab und 50i wird in einen hohen Wi­ derstandszustand aber Leitungszustand getrieben zum Unterdrü­ cken eines Abfalles im Spannungsniveau der Laststromversor­ gungsleitung BVDL und der Speicherstromversorgungsleitung MVDL durch einen normalen Ruheleckstrom. Wenn ein normaler Ruhe­ strom fließt, halten die MOS-Transistoren 65ab und 50i in dem hohen Widerstandszustand aber Leitungszustand die Laststrom­ versorgungsleitung BVDL und die Speicherstromversorgungslei­ tung MVDL auf dem Stromversorgungsspannungsniveau.

In dem Fall, daß ein Ruhestromfehler auftritt, selbst wenn das Spannungsniveau von einer der Laststromversorgungsleitung BVDL und der Speicherstromversorgungsleitung MVCL aufgrund des nor­ malen Ruhestromes und des defekten unnormalen Ruhestromes ab­ fällt, können die Stromleitung, durch die der normale Ruhe­ strom fließt und die Stromleitung, durch die der unnormale Ru­ hestrom fließt, voneinander unterschieden werden. Selbst wenn daher die Geschwindigkeiten des Spannungsabfalles der Last­ stromversorgungsleitung BVDL und der Speicherstromversorgungs­ leitung MvCL sich voneinander unterscheiden, kann der Span­ nungsabfall der Laststromversorgungsleitung BVDL oder der Speicherstromversorgungsleitung MVDL genau benutzt werden un­ ter Benutzung des Testmodusbefehlssignales TEST2. Folglich kann der Ruhestromfehler zuverlässiger erfaßt werden.

Wie oben beschrieben wurde, gehen nach der fünften Ausfüh­ rungsform die Schalttransistor jeweils in einen hohen Wider­ standszustand aber Leitungszustand in dem Testmodus. Sie sind parallel zu den Schalttransistoren zum Trennen der Laststrom­ versorgungsleitung und der Speicherstromversorgungsleitung von der Stromversorgungsleitung in dem Testmode getrennt. Daher kann eine Stromversorgungsleitung, die einen Spannungsabfall aufgrund eines unnormalen Ruhestromes verursacht, von der Stromversorgungsleitung unterschieden werden, die einen norma­ len Ruheleckstrom verursacht, der in der Speicherstromversor­ gungsleitung und der Laststromversorgungsleitung fließt, und die Speicherzelle des Ruhestromfehlers kann zuverlässig in den Fehlerzustand versetzt werden.

Sechste Ausführungsform

Fig. 20 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. Die Halb­ leiterspeichervorrichtung von Fig. 20 unterscheidet sich von der Konfiguration von der von Fig. 5 in den folgenden Punk­ ten.

Insbesondere sind in der Spannungssteuerschaltung 6 entspre­ chend zu den Speicherstromversorgungsleitungen MVDLa und MVDLb Verriegelungsschaltungen 200a und 200b zum Verriegeln der Po­ tentiale der entsprechenden Speicherstromversorgungsleitungen MVDLa und MVDLb und Setzen der Zustände von Schaltgattern 215a bzw. 215b vorgesehen, wenn das Testmodusbefehlssignal TEST2 aktiviert wird. Ein Einschalterfassungssignal POR, das auf das H-Niveau getrieben wird, wenn die Leistung eingeschaltet wird, wird an die Verriegelungsschaltungen 200a und 200b geliefert. In den Verriegelungsschaltungen 200a und 200b wird ein Verrie­ gelungssignal durch das Einschalterfassungssignal POR initia­ lisiert, wenn der Strom eingeschaltet wird.

Die Schaltgatter 215a und 215b übertragen selektiv eine Strom­ versorgungsspannung auf die Speicherstromversorgungsleitungen MVDLa bzw. MVDLb gemäß einer entsprechenden Ausgangsprogramm­ information von entsprechenden Programmschaltungen 14a und 14b, Verriegelungssignale (Spannungen) von den entsprechenden Verriegelungsschaltungen 200a und 200b und das Testmodusbe­ fehlssignal TEST1. Die andere Konfiguration von Fig. 20 ist die gleiche wie die von Fig. 5. Die entsprechenden Komponen­ ten sind mit den gleichen Bezugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt.

Fig. 21 ist ein Schaltbild, das ein Beispiel der Konfigurati­ on der Verriegelungsschaltungen 200a und 200b und der Schalt­ gatter 215a und 215b zeigt, die in Fig. 20 gezeigt sind.

Wie in Fig. 21 gezeigt ist, da die Verriegelungsschaltungen 200a und 200b die gleichen Konfiguration aufweisen und die Schaltgatter 215a und 215b die gleiche Konfiguration aufwei­ sen, zeigt Fig. 21 ein Schaltgatter 215 und eine Verriege­ lungsschaltung 200, die als entsprechende Repräsentative ge­ zeigt sind. Das Schaltgatter 215 und die Verriegelungsschal­ tung 200 sind in Entsprechung zu der Speicherstromversorgungs­ leitung MVDL vorgesehen. Die Speicherstromversorgungsleitung MVDL liefert die Stromversorgungsspannung VDD zu den Speicher­ zellen, die mit den Bitleitungen BL und ZBL verbunden sind. Die Bitleitungen BL und ZBL sind mit einem Stromversorgungs­ knoten zum Liefern der Stromversorgungsspannung VDD über die BL-Lastschaltung 13 verbunden. In Fig. 21 weist auch die BL- Lastschaltung 13 einen Zustand eines Lasttransistors in einem Ruhezustand auf.

Wie in Fig. 21 gezeigt ist, enthält die Verriegelungsschal­ tung 200 ein Übertragungsgatter 202 zum elektrischen Verbinden der Speicherstromversorgungsleitung MVDL mit einem Knoten 202 als Reaktion auf das Testmodusbefehlssignal TEST2 und ein Ver­ riegelungsgatter 201 zum Verriegeln der Spannung an dem Knoten 203, wenn es aktiviert ist. Das Übertragungsgatter 202 ist zum Beispiel aus einem N-Kanal-MOS-Transistor gebildet. Das Ver­ riegelungsgatter 201 enthält ein NOR-Gatter 201a, dass das Ein­ schalterfassungssignal POR und ein Signal (Spannung) auf dem Knoten 203 empfängt, und einen Inverter 201b zum Invertieren eines Ausgangssignales des NOR-Gatters 201a und Übertragen des invertierten Signales zu dem Knoten 203.

Das Einschalterfassungssignal POR ist auf dem H-Niveau, bis die Stromversorgungsspannung VDD ein vorbestimmtes Spannungs­ niveau erreicht oder stabilisiert ist, wenn die Leistung/der Strom eingeschaltet werden. Das Einschalterfassungssignal POR bleibt auf dem L-Niveau in dem normalen Betriebsmodus. Folg­ lich wird nach dem Einschalten ein Ausgangssignals des NOR- Gatters 201a auf das L-Niveau gemäß dem Einschalterfassungs­ signal POR initialisiert. In dem normalen Betriebsmodus ist das NOR-Gatter 201a als Inverter tätig, und eine Inverterver­ riegelung wird durch den Inverter 201b und das NOR-Gatter 201a gebildet.

Das Schaltgatter 215 enthält ein Drei-Eingangs-NOR-Gatter 216, das Schmelzelementprogramminformation PF von einer entspre­ chenden Programmschaltung, ein Ausgangssignal des NOR-Gatters 201a, das in der Verriegelungsschaltung 201 enthalten ist, und ein Testmodusbefehlssignal TEST1 empfängt, einen Inverter 217 zum Invertieren eines Ausgangssignales des NOR-Gatters 216 und einen P-Kanal-MOS-Transistor 218, der leitend gemacht wird als Reaktion auf ein Ausgangssignal des Inverters 217 zum Übertra­ gen der Stromversorgungsspannung VDD zu der Speicherstromver­ sorgungsleitung MVDL.

Die Erfassungshalteschaltung 16 weist die Konfiguration von Fig. 8, 17 oder 18 auf. Die Treiberleistung bei dem Treiben der Speicherstromversorgungsleistung MVDL der Erfassungshalte­ schaltung 16 ist ausreichend größer als die des Inverters 201b in dem Verriegelungsgatter 201 gesetzt. Folglich verriegelt das Verriegelungsgatter 201 das Spannungsniveau der Speicher­ stromversorgungsleitung MVDL ohne einen nachteilhaftigen Ein­ fluß auf die Erfassungshaltetätigkeit der Erfassungshalte­ schaltung 16 auszuüben.

Fig. 22 ist ein Zeitablaufdiagramm, das eine Testtätigkeit der Halbleiterspeichervorrichtung gemäß der sechsten Ausfüh­ rungsform darstellt. Es wird Bezug genommen auf Fig. 22, der Betrieb der in Fig. 20 und 21 gezeigten Halbleiterspeicher­ vorrichtung wird im folgenden beschrieben.

Zuerst wird vor einer Testtätigkeit eingeschaltet und das Ein­ schalterfassungssignal POR auf das H-Niveau zum Zurücksetzen des Verriegelungsgatters 201 gesetzt. Da kein Schmelzelement durchtrennt ist, ist die Schmelzelementprogramminformation PF auf dem L-Niveau. Nach der Beendigung der Initialisierung wird das Spannungsniveau der Stromversorgungsspannung VDD, die zu der Speicherstromversorgungsleitung MVDL geliefert wird, höher gesetzt als in dem normalen Betriebsmodus. Dieses erhöht den Beitrag einer Widerstandskomponente wie ein Kurzschluß.

In diesem Zustand wird das Testmodusbefehlssignal TEST1 auf das H-Niveau gesetzt. Folglich geht ein Ausgangssignal des NOR-Gatters 216 hoch, der MOS-Transistor 218 wird nicht lei­ tend gemacht, und die Speicherstromversorgungsleitung MVDL wird von dem Stromversorgungsknoten getrennt. Das Testmodusbe­ fehlssignal TEST2 ist noch auf dem L-Niveau, und das Übertra­ gungsgatter 202 hält den nichtleitenden Zustand. Die Erfas­ sungshalteschaltung 16 ist in einem nichtleitenden Zustand und führt keine Erfassungs- und Haltetätigkeit über die Spannung auf der Speicherstromversorgungsleitung MVDL durch.

Da das Testmodusbefehlssignal TEST1 auf das H-Niveau während zum Beispiel 20 µs gesetzt wird, fällt das Spannungsniveau da­ von in dem Fall, in dem ein Leckpfad in der Speicherstromver­ sorgungsleitung MVDL vorhanden ist, durch den ein unnormaler Ruhestrom fließt.

Darauf folgend wird in einem Zustand, in dem das Testmodusbe­ fehlssignal TEST1 auf dem H-Niveau gehalten wird, das Testmo­ dusbefehlssignal TEST2 in einen aktiven Zustand des H-Niveaus für zum Beispiel 150 ns (Nanosekunden) gesetzt. Folglich wird die Erfassungshalteschaltung 16 aktiviert, und das Spannungs­ niveau der Speicherstromversorgungsleitung MVDL wird gemäß dem Erfassungsresultat gesetzt. Zu dieser Zeit wird das Übertra­ gungsgatter 202 leitend gemacht, und der Knoten 203 wird mit der Speicherstromversorgungsleitung MVDL verbunden. Das Span­ nungsniveau der Speicherstromversorgungsleitung MVDL, das von der Erfassungshalteschaltung 16 gesetzt ist, wird folglich zu dem Knoten 203 übertragen und von dem Verriegelungsgatter 201 verriegelt.

Durch diesen Testmodus kann eine Spalte mit einer Ruhestromab­ normalität voll in einen Fehlerzustand versetzt werden.

Nach der Beendigung des Testmodus werden beide Testmodusbe­ fehlssignale TEST1 und TEST2 auf das L-Niveau gesetzt. In dem Verriegelungsgatter 201 wird die Information, ob eine entspre­ chende Spalte eine Spalte ist, die mit einer Ruhestromabnorma­ lität verknüpft ist, oder nicht, gespeichert. In dem Fall, in dem die Speicherstromversorgungsleitung MVDL auf das Masse­ spannungsniveau in dem Testmodus getrieben ist, ist ein Aus­ gangssignal des Verriegelungsgatters 201 auf dem H-Niveau. In der Schaltgatterschaltung 215 ist ein Ausgangssignal des NOR- Gatters 216 auf dem L-Niveau, ein Ausgangssignal des Inverters 217 geht folglich hoch, und der MOS-Transistor 218 hält den nichtleitenden Zustand.

In diesem Zustand wird ein Speicherzellenfunktionstest unter Benutzung verschiedener Testmuster durchgeführt. Es sei nun angenommen, daß, wie in Fig. 20 gezeigt ist, ein Kurzschluß RZa zwischen einer Wortleitung WLa und einer Speicherstromver­ sorgungsleitung MVDLa vorhanden ist. In dem Fall, in dem Tests unter Benutzung verschiedener Testmuster durchgeführt werden, werden die Bitleitungen BLa und ZBLa als defekte Spalte er­ kannt, da das Spannungsniveau der Speicherstromversorgungslei­ tung MVDLa auf dem Massespannungsniveau ist und die mit den Bitleitungen BLa und ZBLa verbundenen Speicherzellen keine Da­ ten normal speichern können.

Wenn die Wortleitung WLa nicht ausgewählt ist, selbst wenn sie mit der Speicherstromversorgungsleitung MVDLa durch den Kurz­ schluß RZa verbunden ist, ist die Speicherstromversorgungslei­ tung MVDLa auf dem Massespannungsniveau, und die Wortleitung WLa wird am Ansteigen in dem Spannungsniveau auf einen mittle­ ren Spannungspegel gehindert, wenn sie nicht ausgewählt ist. Daher wird in einem Speicherblock mit einer defekten Wortlei­ tung WLa eine Mehrzahl von Wortleitungen daran gehindert, gleichzeitig in einen ausgewählten Zustand getrieben zu wer­ den, und ein Blockfehler, daß ein ganzer Speicherblock, der die Wortleitung WLa enthält, wird als Fehler niemals bestimmt.

Die Wortleitung WLa ist mit der Speicherstromversorgungslei­ tung MVDLa über den Kurzschluß RZa verbunden, und daher ist die Last darauf schwerer als die einer normalen Wortleitung, so daß der Anstieg des Spannungsniveaus der Wortleitung WLa langsamer als der einer normalen Wortleitung ist. Insbesondere in dem Fall einer horizontal langen Speicherzellenstruktur, wenn eine Wortleitung kurzgeschlossen ist, die Wortleitung ist mit der Speicherstromversorgungsleitung MVDL über eine Metall­ verbindungsleitung niedrigen Widerstandes verbunden, so daß die Kapazität der Speicherstromversorgungsleitung MVDL mit der defekten Wortleitung WLa verbunden ist, was die Spannungsände­ rungsrate der defekten Wortleitung langsam macht.

Daher können Daten nicht genau in Speicherzellen gespeichert werden, die mit der Wortleitung WLa verbunden sind, und die mit der Wortleitung WLa verbundenen Speicherzellen werden als defekt bestimmt. Folglich kann ein Kreuzfehler, der aus der defekten Spalte und der defekten Zeile aufgebaut ist, die sich auf den Kurzschluß RZa beziehen, mit Genauigkeit erkannt wer­ den. Danach werden durch Programmieren der Adressen der defek­ ten Spalte und Zeile unter Benutzung einer redundanten Spalte und Zeile die Bitleitungen BLa und ZBLa und die Wortleitung WLa durch ein redundantes Bitleitungspaar bzw. eine redundante Wortleitung ersetzt. Durch Durchtrennen des Schmelzelementes in der in Fig. 20 gezeigten Programmschaltung 14a wird die Speicherstromversorgungsleitung MVDL von dem Stromversorgungs­ knoten getrennt, der Stromverbrauch wird verringert, und die Ruhestromabnormalität ist repariert.

Wie oben beschrieben wurde können gemäß der sechsten Ausfüh­ rungsform durch zwangsweises Setzen des Spannungsniveaus der Speicherstromversorgungsleitung entsprechend einer defekten Spalte auf das Massespannungsniveau und Verriegeln des Span­ nungsniveaus durch die Verriegelungsschaltung sowohl die de­ fekte Spalte als auch die defekte Zeile erkannt werden, der Kreuzfehler, der von der defekten Zeile und der defekten Spal­ te aufgebaut ist, kann genau erkannt werden, und die defekte Zeile und die defekte Spalte können durch Redundanzersetzung repariert werden.

Insbesondere sind in einer Speicherzelle vom horizontal langen Typ, wie in Fig. 2 gezeigt ist, in vielen Fällen eine Wort­ leitung und eine Speicherstromversorgungsleitung MVDL oder ei­ ne Wortleitung und eine Bitleitung kurzgeschlossen über eine Metallverbindungsleitung ersten Niveaus niedrigen Widerstan­ des. In diesem Fall ist die Kapazität der kurzgeschlossenen Speicherstromversorgungsleitung oder der Bitleitung mit der Wortleitung verbunden, der Betrieb der defekten Wortleitung wird langsam, und Daten können nicht genau in Speicherzellen geschrieben, daraus gelesen werden. Folglich kann eine defekte Wortleitung mit Zuverlässigkeit erkannt werden.

Siebte Ausführungsform

Fig. 23 ist ein Schaltbild, das schematisch eine Konfigurati­ on eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung zeigt. Bei der in Fig. 23 gezeigten Konfiguration sind in Entsprechung zu Laststromversorgungsleitungen BVDLa und BVDLb vorgesehen: Lasterfassungsschaltungen 66a und 66b, die gemäß dem Testmodusbefehlssignal TEST2 aktiviert werden, zum Setzen der Spannungsniveaus der Speicherstromversorgungsleitungen MDVLa und MDVLb gemäß den Spannungsniveaus der Laststromver­ sorgungsleitungen BVDLa bzw. BVDLb; und Verriegelungsschaltun­ gen 200a und 200b zum Verriegeln der Spannungsniveaus der Speicherstromversorgungsleitungen MVDLa bzw. MVDLb, wenn das Testmodusbefehlssignal TEST2 aktiv ist.

Ausgangssignale (Spannungen) der Verriegelungsschaltungen 200a und 200b werden zu Schaltgatterschaltungen 265a und 265b über­ tragen, die entsprechend zu den Laststromversorgungsleitungen BVDLa bzw. BVDLb angeordnet sind. Gemäß dem Testmodusbefehls­ signal TEST1 steuern Ausgangssignale von den entsprechenden Verriegelungsschaltungen 200a und 200b und das Einschalterfas­ sungssignal POR, der Schaltgatterverriegelungsschaltungen 265a und 265b die Verbindung zwischen den Speicherstromversorgungs­ leitungen MVDLa und MVDLb bzw. den Stromversorgungsknoten der Laststromversorgungsleitungen BVDLa und BVDLb. Die Laststrom­ versorgungsleitung BVDLa ist mit den Bitleitungen BLa und ZBLa über die BL-Lastschaltung 13a verbunden, die Laststromversor­ gungsleitung BVDLb ist mit den Bitleitungen BLb und ZBLb über die BL-Lastschaltung 13b verbunden.

Die Speichermasseleitung MVSLa ist parallel zu den Bitleitung BLa und ZBLa vorgesehen, und die Speichermasseleitung MVSLb ist parallel zu den Bitleitungen BLb und ZBLb vorgesehen. Die Speicherstromversorgungsleitung MVDLa liefert eine Stromver­ sorgungsspannung an die Speicherzellen SMC, die mit den Bit­ leitungen BLa und ZBLa verbunden ist, und die Speicherstrom­ versorgungsleitung MVDLb liefert eine Stromversorgungsspannung an die Speicherzellen SMC, die mit den Bitleitungen BLb und ZBLb verbunden sind.

Fig. 24 zeigt als spezielles Beispiel der Konfiguration der Verriegelungsschaltungen 200a und 200b und der Schaltgatter­ schaltungen 265a und 265b, die in Fig. 23 gezeigt sind. Da die Verriegelungsschaltungen 200a und 200b die gleiche Konfi­ guration aufweisen und die Schaltgatter 265a und 265b die gleiche Konfiguration aufweisen, zeigt Fig. 24 repräsentativ die Konfiguration der Verriegelungsschaltung 200 und des Schaltgatters 265, die für die Bitleitungen BL und ZBL vorge­ sehen sind.

Wie in Fig. 24 gezeigt ist, enthält die Verriegelungsschal­ tung 200 ein Übertragungsgatter 202, das selektiv leitend als Reaktion auf das Testmodusbefehlssignal TEST2 gemacht wird, zum elektrischen Verbinden der Speicherstromversorgungsleitung MVDL mit einem internen Knoten 202, und ein Verriegelungsgat­ ter 201, das die Spannung auf dem internen Knoten 203 verrie­ gelt. Das Verriegelungsgatter 201 enthält ein Zwei-Eingangs- NOR-Gatter 201a, das die Spannung an dem internen Knoten 203 und das Einschalterfassungssignal POR empfängt, und einen In­ verter 201b zum Invertieren eines Ausgangssignales des NOR- Gatters 201a und Übertragen des invertierten Signales zu dem internen Knoten 203.

Als Reaktion auf das Einschalterfassungssignal POR, das beim Einschalten aktiviert wird, wird ein Ausgangssignal des Ver­ riegelungsgatters 201a auf das L-Niveau zurückgesetzt. Anstel­ le des Einschalterfassungssignales POR kann ein Signal, das in einem Betriebsmodus, der nicht der Testmodus ist, hoch geht, an das Verriegelungsgatter 201a geliefert werden (diese Konfi­ guration wird später beschrieben).

Die Schaltgatterschaltung 265 enthält: ein Drei-Eingangs-NOR- Gatter 266, das die Schmelzelementprogramminformation PF von einer entsprechenden Programmschaltung, das Testmodusbefehls­ signal TEST1 und ein Ausgangssignal des NOR-Gatters 201a, das in der Verriegelungsschaltung 201 enthalten ist, empfängt; ei­ nen Inverter 267 zum Invertieren eines Ausgangssignales des NOR-Gatters 266; einen P-Kanal-MOS-Transistor 268, der als Re­ aktion auf ein Ausgangssignal des Inverters 267 leitend ge­ macht wird, zum Übertragen der Stromversorgungsspannung VDD zu der Speicherstromversorgungsleitung MVDL; und einen P-Kanal- MOS-Transistor 269, der leitend gemacht wird, wenn ein Aus­ gangssignal des Inverters 267 auf dem L-Niveau ist, zum Über­ tragen der Stromversorgungsspannung VDD zu der Laststromver­ sorgungsleitung BVDL.

Die Lasterfassungsschaltung 66 weist die Konfiguration ähnlich zu der in Fig. 19 dargestellten Lasterfassungsschaltung 66 auf. Alternativ kann die Lasterfassungsschaltung 66 eine Kon­ figuration ähnlich zu der in Fig. 18 gezeigten Erfassungshal­ teschaltung 16 aufweisen.

Die Bitleitungslastschaltung 13 weist eine Konfiguration ähn­ lich zu der auf, die bei den zuvor beschriebenen Ausführungs­ formen gezeigt ist.

Bei der in Fig. 24 gezeigten Konfiguration werden Testmodus­ befehlssignale TEST1 und TEST2 gemäß der in Fig. 22 in einem Testmodus gezeigten Betriebssequenz aktiviert.

Fig. 25 ist ein Flußdiagramm, das eine Testbetriebssequenz der Halbleiterspeichervorrichtung gemäß der siebten Ausfüh­ rungsform zeigt. Ein Verfahren zum Testen der in Fig. 23 und 24 gezeigten Halbleiterspeichervorrichtung wird unten unter Bezugnahme auf Fig. 25 beschrieben.

Es sei angenommen, daß ein Kurzschluß RZb zwischen der Wort­ leitung WL und der Bitleitung BLa vorhanden ist, die in Fig. 23 gezeigt sind. Zuerst wird eine Stromversorgungsspannung zum Aktivieren des Einschalterfassungssignales POR geliefert, und das Verriegelungsgatter 201 in der Verriegelungsschaltung 200 wird initialisiert. Die Spannung auf dem Knoten 203 wird auf das Stromversorgungsspannungsniveau gesetzt (Schritt S20).

Die Stromversorgungsspannung VDD wird auf eine Spannung höher als eine Spannung im normalen Betriebsmodus gesetzt, wodurch ein Einfluß eines Kurzschlusses RZb deutlich wird (Schritt S21).

Das Testmodusbefehlssignal TEST1 wird auf das H-Niveau ge­ setzt, während das Testmodusbefehlssignal TEST2 auf dem L- Niveau ist. Durch Setzen des Testmodusbefehlssignales TEST1 auf das H-Niveau gehen beide MOS-Transistoren 268 und 269 in einen nichtleitenden Zustand in der Schaltgatterschaltung 265, und der Stromversorgungsknoten ist von der Laststromversor­ gungsleitung BVDL und der Speicherstromversorgungsleitung MVDL getrennt (Schritt S22).

In dem Fall, in dem der Kurzschluß RZb zwischen der Wortlei­ tung WL und der Bitleitung BLa vorhanden ist, wird, da die Wortleitung WL in einem nichtausgewählten Zustand ist, die Laststromversorgungsleitung BVDLa über den Kurzschluß RZb ent­ laden und fällt in dem Spannungsniveau. Durch Setzen des Test­ modusbefehlssignales TEST1 auf das H-Niveau während zum Bei­ spiel ungefähr 10 µs, fällt das Spannungsniveau der Laststrom­ versorgungsleitung BVDLa ausreichend. Darauf folgend werden die beiden Testmodebefehlssignale TEST2 und TEST1 auf das H- Niveau gesetzt (Schritt S23). Die Lasterfassungsschaltungen 66 (66a und 66b) werden folglich zum Erfassen der Spannungsni­ veaus der Speicherstromversorgungsleitungen MVDLa und MVDLb und zum Setzen der Spannungsniveaus dieser Speicherstromver­ sorgungsleitungen MVDLa und MVDLb gemäß dem Resultat der Er­ fassung aktiviert. Das Spannungsniveau der Laststromversor­ gungsleitung BVDLa fällt aufgrund des Kurzschlusses RZb, und das Spannungsniveau der Speicherstromversorgungsleitung MVDLa wird auf das Massespannungsniveau durch die Lasterfassungs­ schaltung 66a getrieben. Gemäß dem Testmodusbefehlssignal TEST2 wird das Übertragungsgatter 202 leitend gemacht, und das Spannungsniveau der Speicherstromversorgungsleitung MVDL wird durch das Verriegelungsgatter 201 verriegelt.

Darauf folgend werden die Testmodusbefehlssignale TEST1 und TEST2 auf das L-Niveau gesetzt (Schritt S24). Folglich wird die Lasterfassungsschaltung 66 inaktiv gemacht, und das Über­ tragungsgatter 202 geht in einen nichtleitenden Zustand. In der entsprechenden Verriegelungsschaltung 200a wird Informati­ on, daß die Bitleitungen BLa und ZBLa defekte Spalten sind, gespeichert. Gemäß der durch die Verriegelungsschaltung 200a verriegelten Information trennt das Schaltgatter 265a die Speicherstromversorgungsleitung MVDLa und die Laststromversor­ gungsleitung BVDLa von dem Stromversorgungsknoten.

In diesem Zustand wird das Schreiben und Lesen von Daten aus­ geführt, in dem verschiedene Datenmuster benutzt werden (Schritt S25). Da keine Stromversorgungsspannung an die Spei­ cherstromversorgungsleitung MVDLa geliefert wird, werden ge­ naue Daten nicht in den Speicherzellen gespeichert, die mit den Bitleitungen BLa und ZBLa verbunden sind.

Die Wortleitung WL ist mit der Bitleitung BLa durch den Kurz­ schluß RZb verbunden. In einer Speicherzelle einer horizontal langen Struktur tritt der Kurzschluß zwischen der Wortleitung WL und einer Bitleitung über eine Metallverbindungsleitung er­ sten Niveaus mit geringem Widerstand auf. Daher ist die Bit­ leitung BLa als Lastkapazität mit der Wortleitung WL verbun­ den, eine Spannung auf der Wortleitung ändert sich mit niedri­ ger Geschwindigkeit, und Daten können nicht genau in die Spei­ cherzellen geschrieben/aus den Speicherzellen gelesen werden, die mit der Wortleitung WL verbunden sind.

Die Lieferung der Stromversorgungsspannung VDD an die Last­ stromversorgungsleitung BVDLa ist unterbrochen, das Spannungs­ niveau der Laststromversorgungsleitung BVDLa ist niedrig, und das Spannungsniveau der Bitleitungen BLa und ZBLa ist niedrig. Daher ist auch in einem nichtausgewählten Zustand das Span­ nungsniveau der Wortleitung WL niedrig und steigt nicht auf einen Spannungspegel bis zu einem mittleren Spannungspegel an, und es kann daher verhindert werden, daß eine Mehrzahl von Wortleitungen fehlerhafterweise zur gleichen Zeit ausgewählt wird. Daher wird die fehlerhafte Bestimmung, daß ein Speicher­ zellenblock, der die Wortleitung WL enthält, defekt ist, ver­ hindert. Die defekte Wortleitung WL kann genau identifiziert werden, und der Kreuzfehler kann identifiziert werden (Schritt S26).

Darauf folgend werden die Adressen der defekten Zeile und Spalte durch Durchtrennen des Schmelzelementes in der Pro­ grammschaltung 14a, wodurch sicher die Speicherstromversor­ gungsleitung MVDLa und die Laststromversorgungsleitung BVDLa von dem Stromversorgungsknoten getrennt werden (Schritt S27).

Durch Trennen der Laststromversorgungsleitung zum Liefern ei­ nes Spaltenstromes zu der Bitleitung von dem Stromversorgungs­ knoten und zum Setzen und Verriegeln des Spannungsniveaus der Speicherstromversorgungsleitung gemäß dem Spannungsniveau der Laststromversorgungsleitung in dem Testmodus kann der Kreuz­ fehler genau erkannt werden.

Bei den Konfigurationen von Fig. 23 und 24 wird gemäß des Spannungsniveaus der Laststromversorgungsleitung BVDLa das Spannungsniveau der Speicherstromversorgungsleitung der ent­ sprechenden Spalte eingestellt. Selbst in dem Fall, in dem die Laststromversorgungsleitung BVDL entsprechend zu einer defek­ ten Spalte vorgesehen ist, wird ihr Spannungsniveau nicht auf das Massespannungsniveau gezwungen. In dem Testmodus jedoch, wenn die Zeitdauer geeignet ist, während der die Laststromver­ sorgungsleitung BVDL von dem Stromversorgungsknoten in dem Zu­ stand getrennt ist, in dem beide Testmodusbefehlssignale TEST1 und TEST2 auf das L-Niveau gesetzt sind, kann die Laststrom­ versorgungsleitung BVDL ausreichend auf das Massespannungsni­ veau getrieben werden.

Da die Stromversorgungsspannung einer Speicherzelle einmal auf das Massespannungsniveau durch die Lasterfassungsschaltung 66 getrieben wird, ist, selbst wenn die Speicherstromversorgungs­ leitung MVDL in einem elektrisch schwebenden Zustand in einem Test ist, das Spannungsniveau der Speicherstromversorgungslei­ tung ausreichend niedrig. Wenn eine Speicherzelle ausgewählt wird, werden beide Bitleitungen BL und ZBL auf das Massespan­ nungsniveau gemäß den komplementären Daten der ausgewählten Speicherzelle getrieben. Folglich kann zu der Zeit des Schrei­ bens/Lesens von Daten in dem Testmodus das Spannungsniveau der Laststromversorgungsleitung BVDL auf das niedrige Niveau ge­ setzt werden, daß das Massespannungsniveau ist.

Achte Ausführungsform

Fig. 26 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß einer ach­ ten Ausführungsform der vorliegenden Erfindung. Bei der Konfi­ guration von Fig. 26 sind vorgesehen: Lasterfassungsschaltun­ gen 66a und 66b, die aktiviert werden, wenn ein Testmodusbe­ fehlssignal TEST2 aktiviert wird, zum Erfassen des Spannungs­ niveaus der Laststromversorgungsleitungen BVDLa und BVDLb und gemäß dem Erfassungsresultatsetzen des Spannungsniveaus der Speicherstromversorgungsleitungen MVDLa bzw. MVDLb; und Erfas­ sungshalteschaltungen 16a und 16b, die aktiviert werden, wenn das Testmodusbefehlssignal TEST2 aktiviert wird, zum Erfassen des Spannungsniveaus der Speicherstromversorgungsleitungen MVDLa und MVDLb und gemäß dem Erfassungsresultatsetzen des Spannungsniveaus der Speicherstromversorgungsleitungen MVDLa und MVDLb.

Für die Speicherstromversorgungsleitungen MVDLa und MVDLb sind weiter Verriegelungsschaltungen 200a und 200b vorgesehen. In dem Testbetriebsmodus verriegeln die Verriegelungsschaltungen 200a und 200b die Spannung der Speicherstromversorgungsleitun­ gen MVDLa bzw. MVDLb und Steuern Schaltgatterschaltungen 265a und 265b gemäß der verriegelten Spannung. An die Verriege­ lungsschaltungen 200a und 200b wird ähnlich zu der sechsten und siebten Ausführungsform das Einschalterfassungssignal POR geliefert.

Die Konfiguration einer jeden Schaltgatterschaltung 265a und 265b ist ähnlich zu der in Fig. 24 gezeigten Schaltgatter­ schaltung 265, und die Konfiguration einer jeden Verriege­ lungsschaltung 200a und 200b ist ähnlich zu der in Fig. 24 gezeigten Verriegelungsschaltung.

Die in Fig. 26 gezeigte Konfiguration ist äquivalent zu der Kombination zu der sechsten und siebten Ausführungsform. Daher kann in dem Fall des Auftretens eines Kurzschlusses zwischen einer Wortleitung und einer Bitleitung oder eines Kurzschlus­ ses zwischen einer Wortleitung und einer Speicherstromversor­ gungsleitung auf eine Weise ähnlich zu der sechsten und sieb­ ten Ausführungsform der Kreuzfehler mit den Kurzschlußteilen, die einander kreuzen, genau erkannt werden, so daß die defekte Zeile und Spalte durch Redundanzersetzung repariert werden können.

Neunte Ausführungsform

Fig. 27 ist ein Schaltbild, das eine Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß ei­ ner neunten Ausführungsform der vorliegenden Erfindung zeigt.

Fig. 27 zeigt eine Schaltgatterschaltung 265, eine Verriege­ lungsschaltung 200, eine Lasterfassungsschaltung 66 und eine Erfassungshalteschaltung 16, die für die Bitleitungen BL und ZBL vorgesehen sind. Die Konfiguration der Schaltgatterschal­ tung 265 und der Verriegelungsschaltung 200 sind die gleichen wie jene, die in Fig. 21 und 24 gezeigt sind. Die entspre­ chenden Komponenten sind mit den gleichen Bezugszeichen be­ zeichnet, und die detaillierte Beschreibung wird nicht wieder­ holt.

In der in Fig. 27 gezeigten Konfiguration wird anstelle des Einschalterfassungssignales POR ein Testmodusbefehlssignal TEST3 an die Verriegelungsschaltung 200 geliefert. Das Testmo­ dusbefehlssignal TEST3 wird auf das H-Niveau in einem Modus gesetzt, der nicht der Testbetriebsmodus ist, und es wird auf das L-Niveau in dem Testmodus gesetzt.

Die Konfiguration der Lasterfassungsschaltung 66 und die der Erfassungshalteschaltung 16 sind ähnlich zu jenen in Fig. 17 und 18. In Fig. 27 sind die Erfassungshalteschaltung 16 und die Lasterfassungsschaltung 66 in Blockform zum Vereinfa­ chen der Zeichnung gezeigt.

Fig. 28 ist ein Zeitablaufdiagramm, das die Betriebssequenz der in Fig. 27 dargestellten Halbleiterspeichervorrichtung zeigt. Der Betrieb der in Fig. 27 gezeigten Halbleiterspei­ chervorrichtung wird kurz unter Bezugnahme auf Fig. 28 be­ schrieben.

In dem Ruhezustand vor dem Testbetriebsmodus sind die Testmo­ dusbefehlssignale TEST1 und TEST2 auf das L-Niveau gesetzt, und das Testmodusbefehlssignal TEST3 ist auf das H-Niveau ge­ setzt. Da das Schmelzelement der Programmschaltung noch nicht durchgetrennt ist, ist die Schmelzelementprogramminformation PF auf dem L-Niveau. Das Verriegelungsgatter 201 wird auf den Anfangszustand gemäß dem Testmodusbefehlssignal TEST3 zurück­ gesetzt, und ein Ausgangssignal des Verriegelungsgatters 201 ist auf dem L-Niveau. Daher ist in der Schaltgatterschaltung 265 ein Ausgangssignal des NOR-Gatters 266 auf dem H-Niveau. Folglich ist ein Ausgangssignal des Inverters 267 auf dem L- Niveau, und die MOS-Transistoren 268 und 269 sind in einem Leitungszustand. Daher sind die Speicherstromversorgungslei­ tung MVDL und die Laststromversorgungsleitung BVDL mit dem Stromversorgungsknoten verbunden und empfangen die Stromver­ sorgungsspannung VDD.

Andererseits wird in dem Testmodus zum Erfassen einer Ru­ hestromabnormalität zuerst das Testmodusbefehlssignal TEST3 auf das L-Niveau zum Freigeben des Verriegelungsgatters 201 aus dem Rücksetzzustand gesetzt. Darauf folgend wird das Test­ modusbefehlssignal TEST1 auf das H-Niveau während einer vorbe­ stimmten Dauer wie 20 µs gesetzt, ein Ausgangssignal des Inver­ ters 267 ist auf das H-Niveau in der Schaltgatterschaltung 265 gesetzt zum Trennen der Stromversorgungsleitungen MVDL und BVDL von dem Stromversorgungsknoten, und das Spannungsniveau der Speicherstromversorgungsleitung MVDL wird gemäß dem Vor­ handensein unter der Abwesenheit eines Kurzschlusses gesetzt.

Dann wird das Testmodusbefehlssignal TEST2 auf das H-Niveau zum Aktivieren der Lasterfassungsschaltung 66 und der Erfas­ sungshalteschaltung 16 gesetzt, und das Spannungsniveau der Speicherstromversorgungsleitung MVDL wird gemäß den Spannungs­ niveaus der Laststromversorgungsleitung BVDL und der Speicher­ stromversorgungsleitung MVDL gesetzt. Das Spannungsniveau der Speicherstromversorgungsleitung MVDL wird durch das Verriege­ lungsgatter 201 durch das Übertragungsgatter 202 verriegelt, das als Reaktion auf das Testmodusbefehlssignal TEST2 leitend gemacht ist.

Nach Beenden des Setzens und Verriegelns des Spannungsniveaus der Speicherstromversorgungsleitung werden beide Testmodusbe­ fehlssignale TEST1 und TEST2 auf das L-Niveau gesetzt, und das Testmodusbefehlssignal TEST3 wird auf dem L-Niveau gehalten. Daher hält das Verriegelungsgatter 201 den Verriegelungszu­ stand, und die Schaltgatterschaltung 265 trennt selektiv die Laststromversorgungsleitung BVDL und die Speicherstromversor­ gungsleitung MVDL von dem Stromversorgungsknoten gemäß dem Vorhandensein oder der Abwesenheit eines Kurzschlusses. Durch Schreiben/Lesen von Daten mit verschiedenen Datenmustern und Erkennen einer defekten Speicherzelle in diesem Zustand kann der Kreuzfehler erkannt werden.

Das Testmodusbefehlssignal TEST3 wird auf das H-Niveau in ei­ nem Modus gesetzt, der nicht der Testbetriebsmodus ist, zum Halten des Verriegelungsgatters 201 in einem Rücksetzzustand. Selbst wenn daher α-Strahlen, Neutronen oder ähnliches von ei­ ner Rauschquelle während der Dauer von dem Hochfahren zu dem Start des Testmodus eintreten, kann die Verriegelungsschaltung 200 daran gehindert werden, in einen fehlerhaften Zustand ver­ setzt zu werden. Das Spannungsniveau der Speicherstromversor­ gungsleitung MVDL kann verriegelt werden, und der Kreuzfehler kann mit Genauigkeit erfaßt werden.

Bei der in Fig. 27 gezeigten Konfiguration wird das Span­ nungsniveau sowohl von der Laststromversorgungsleitung BVDL und der Speicherstromversorgungsleitung MVDL erfaßt zum Ein­ stellen des Spannungsniveaus der Speicherstromversorgungslei­ tung MVDL. Die Konfiguration des Benutzens des Testmodusbe­ fehlssignales TEST3 anstelle des Einschalterfassungssignales POR kann auch auf die vorangehenden Ausführungsformen 6 und 7 angewandt werden.

Zehnte Ausführungsform

Fig. 29 zeigt schematisch die Gesamtkonfiguration einer Halb­ leiterspeichervorrichtung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 29 gezeigt ist, ent­ hält die Halbleiterschaltungsvorrichtung: acht Speicherblöcke BLK0 bis BLK7 jeweils mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind; einen globalen Zei­ lendekoder 100, der gemeinsam für die Speicherblöcke BLK0 bis BLK7 vorgesehen ist, zum Auswählen einer Zeile gemäß eines nichtgezeigten Adreßsignales; einen globalen Spaltendekoder 102 zum Auswählen einer Spalte in den Speicherblöcken BLK0 bis BLK7; eine Schreib/Leseschaltung 104 zum Ausführen von Schrei­ ben/Lesen von Daten an einer Speicherzelle, die durch den glo­ balen Spaltendekoder 102 ausgewählt ist; einen Schaltkreis 106 zum Erfassen von Spannungsniveaus von Laststromversorgungslei­ tungen und Speicherstromversorgungsleitungen, die gemeinsam für die Speicherblöcke BLK0 bis BLK7 vorgesehen sind, in einem Testbetriebsmodus zum Einstellen der Spannungsniveaus dieser Stromversorgungsleitungen gemäß dem Resultat der Erfassung; und eine Schmelzelementprogrammschaltung 108 zum Treiben einer Speicherstromversorgungsleitung und einer Laststromversor­ gungsleitung, die für eine defekte Spalte vorgesehen sind, auf die Massespannung. Zum normalen Halten einer defekten Spalte in einem unausgewählten Zustand hält die Schmelzelementpro­ grammschaltung 108 weiter ein entsprechendes Spaltenauswahlsi­ gnal von dem globalen Spaltendekoder 102 in einem unausgewähl­ ten Zustand gemäß der programmierten Information.

Da die Speicherblöcke BLK0 bis BLK7 die gleiche Konfiguration aufweisen, zeigt Fig. 29 schematisch die Konfiguration des Speicherblockes BLK0. Der Speicherblock BLK0 enthält ein Spei­ cherunterfeld MSR0 mit Speicherzellen, die in Zeilen und Spal­ ten angeordnet sind, einen lokalen Zeilendekoder LDC0 zum Aus­ wählen einer Zeile in einem Speicherunterfeld MSR0 gemäß einem globalen Zeilendekodiersignal und einem lokalen Zeilendeko­ diersignal (die nicht gezeigt sind) und eine lokale Bitlei­ tungsperipherieschaltung BPH0, die für die Bitleitungen in dem Speicherunterfeld MSR0 vorgesehen ist. Die lokale Bitleitungs­ peripherieschaltung BPH0 enthält einen lokalen Leseverstärker zum Auslesen von Daten einer ausgewählten Speicherzelle, eine Bitleitungslastschaltung und ein Spaltenauswahlgatter zum Ver­ binden mit globalen Datenleitungen der Bitleitungen entspre­ chend einer ausgewählten Spalte in dem Speicherunterfeld.

In dem Speicherunterfeld MSR0 der in Fig. 29 gezeigten Halb­ leiterspeichervorrichtung weist die Speicherzelle ein Layout einer horizontal langen Struktur auf, wie in Fig. 3 und 4 gezeigt ist. Die horizontal lange Speicherzelle weist eine Länge in der Spaltenrichtung auf, die länger als eine vertika­ le Länge in der Bitleitungsrichtung ist. Daher sind in dem Speicherunterfeld MSR0 Bitleitungen vorgesehen, die sich in der Spaltenrichtung erstrecken, und Wortleitungen sind vorge­ sehen, die sich in der Zeilenrichtung erstrecken. Die Bitlei­ tungen sind elektrisch mit Bitleitungsführungsleitungen ver­ bunden, die sich in der Zeilenrichtung erstrecken, zum elek­ trischen Verbinden mit der lokalen Bitleitungsperipherieschal­ tung BPH0. In diesem Fall sind die Speicherstromversorgungs­ leitungen und die Bitleitungslaststromversorgungsleitungen in der Zeilenrichtung gemeinsam für die Speicherblöcke BLK0 bis BLK7 angeordnet. Auf diese Weise erlaubt auch in der Zell­ struktur des horizontal langen Types, das heißt bei der soge­ nannten "T-förmigen Bitleitungskonfiguration" die Identifika­ tion einer Defektspaltenadresse das Reparieren eines Ruhe­ stromdefektes in der Bitleitungslaststromversorgungsleitung und/oder der Speicherstromversorgungsleitung.

Fig. 30 zeigt schematisch eine Konfiguration eines Speicher­ unterfeldes in der in Fig. 29 gezeigten Halbleiterspeicher­ vorrichtung.

Jedes der Speicherunterfelder MSR0 bis MSR7 ist in M Einheits­ speicherblöcke MB unterteilt. Der Einheitsspeicherblock MB enthält SRAM-Zellen einer horizontal langen Struktur, die in 8 (acht) Zeilen und M Spalten angeordnet sind. Eine globale Wortleitung GWL ist gemeinsam für die Speicherunterfelder MSR0 bis MSR7 vorgesehen. Ein globales Wortleitungsauswahlsignal wird auf die globale Wortleitung GWL von dem in Fig. 29 ge­ zeigten globalen Zeilendekoder 100 übertragen.

In jedem der Einheitsspeicherblöcke MB sind Wortleitungen WL entsprechend den Speicherzellenzeilen vorgesehen. In jedem der Speicherunterfelder MSR0 bis MSR7 sind Bitleitungspaare BLP gemeinsam für die entsprechenden M Einheitsspeicherblöcke MB vorgesehen. Daher sind in jedem Speicherunterfeld MSR0 bis MSR7 M Bitleitungspaare BLP vorgesehen.

Die Speicherunterfeldauswahl wird unter Benutzung eines Spei­ cherblockauswahlsignales durchgeführt. Die Auswahl einer Spei­ cherzellenzeile wird gemeinsam mit den globalen Wortleitungen in den Einheitsspeicherblöcken (Speicherzeilenblock) durchge­ führt, die in der Zeilenrichtung ausgerichtet sind. In dem SRAM werden Zeilen- und Spaltenadressen gleichzeitig angelegt. Daher werden ein Hauptwortleitungsauswahlsignal und ein globa­ les Spaltenauswahlsignal des globalen Zeilendekoders und des globalen Spaltendekoders und das Speicherblockauswahlsignal zusammen zum Zugreifen auf eine Speicherzelle SMC in dem aus­ gewählten Einheitsspeicherblock MB benutzt.

Fig. 31 zeigt schematisch eine Konfiguration eines Unterspei­ cherblockes SMB, die sich auf die Einheitsspeicherblöcke MB in den Speicherblöcken BLK0 bis BLK7 bezieht. In dem Unterspei­ cherblock SMB sind Speicherzellen SMC in 8 Zeilen und M Spal­ ten vorgesehen, und die Wortleitungen WL sind entsprechend den entsprechenden Speicherzellenzeilen vorgesehen. Daher sind 8 Wortleitungen LW in dem Einheitsspeicherblock MB des Unter­ speicherblockes SMB vorgesehen.

Als Reaktion auf ein Signal auf der globalen Wortleitung GWL und ein Wortleitungsauswahlsignal (nicht gezeigt) treibt eine lokale Zeilendekoderschaltung 110, die in dem lokalen Zeilen­ dekoder LDC 86026 00070 552 001000280000000200012000285918591500040 0002010220970 00004 85907 enthalten ist, eine der 8 Wortleitungen WL (wenn eine entsprechende globale Wortleitung ausgewählt ist). In diesem Fall kann die lokale Zeilendekodierschaltung 110 selek­ tiv gemäß dem Speicherblockauswahlsignal aktiviert werden. Ge­ nauer, in den Einheitsspeicherblöcken (Speicherzeilenblock), die in der Zeilenrichtung ausgerichtet sind, kann eine Zeile (Wortleitung) in einen ausgewählten Zustand in einem der Un­ terspeicherblöcke SMB getrieben werden.

Bitleitungen BL und ZBL sind sich in der Spaltenrichtung er­ streckend angeordnet. Die Speicherstromversorgungsleitung MVDL ist ebenfalls sich in der Spaltenrichtung parallel zu den Bit­ leitungen BL und ZBL vorgesehen.

Parallel zu der globalen Wortleitung GWL ist die Bitleitungs­ laststromversorgungsleitung BVDL gemeinsam für die Unterspei­ cherblöcke SMB vorgesehen, die in Ausrichtung in der Zeilen­ richtung vorgesehen sind. Die Bitleitungen BL und ZBL sind elektrisch mit einer lokalen Peripherieschaltung 112 über Bit­ leitungsführungsleitungen BLL und ZBLL verbunden, die sich in der Zeilenrichtung erstrecken. Als Reaktion auf ein globales Spaltenauswahlsignal GYL und ein Speicherblockauswahlsignal (nicht gezeigt) verbindet die lokale Peripherieschaltung 112 die Bitleitungsführungsleitungen BLL und ZBLL mit entsprechen­ den globalen Datenleitungen GIO und ZGIO.

Zusätzlich ist in der Zeilenrichtung eine Speicherstromversor­ gungsleitung MVDLM sich in der Zeilenrichtung erstreckend ge­ meinsam für die i der Zeilenrichtung ausgerechneten Unterspei­ cherblöcke SMB vorgesehen. Die Speicherstromversorgungsleitung MVDLM ist elektrisch mit der Speicherstromversorgungsleitung MVDL in jedem Unterspeicherblock SMB verbunden. Wie später im einzelnen beschrieben wird, sind in dem Speicherunterfeld MSR die Verbindungen zwischen Bitleitungspaaren (Spalte) und den Bitleitungsführungspaaren in den M Einheitsspeicherblöcken eindeutig bestimmt. In jedem der Einheitsspeicherblöcke ist ein Bitleitungsführungsleitungspaar vorgesehen und elektrisch mit einer entsprechenden lokalen Peripherieschaltung verbun­ den. Somit ist die Speicherstromversorgungsleitung MVDL, die elektrisch mit der Hauptspeicherstromversorgungsleitung MVDLM zu verbinden ist, eindeutig gemäß der Position des Unterspei­ cherblockes SMB in jedem der Speicherunterfelder bestimmt.

Die globalen Datenleitungen GIO und ZGIO sind sich in der Zei­ lenrichtung erstreckend gemeinsam für die Unterspeicherblöcke SMB eines Zeilenblockes vorgesehen und elektrisch mit der in Fig. 29 gezeigten Schreib/Leseschaltung 104 verbunden. Die globalen Datenleitungen GIO und ZGIO sind entsprechend der in­ dividuellen Speicherzellenblöcke vorgesehen. Das heißt, insge­ samt sind M Paare von globalen Datenleitungen GIO und ZGIO vorgesehen.

Fig. 32 zeigt schematisch ein Beispiel einer Konfiguration der in Fig. 31 gezeigten lokalen Zeilendekodierschaltung 110. Wie in Fig. 32 gezeigt ist, enthält die lokale Zeilendeko­ dierschaltung 110 eine Wortleitungstreiberschaltung 110i, die für eine Wortleitung WLI vorgesehen ist. Die Wortleitungstrei­ berschaltung 110i treibt die Wortleitung WLI in einen ausge­ wählten Zustand als Reaktion auf ein Wortleitungsauswahlsignal ϕi und ein Signal auf einer entsprechenden globalen Wortlei­ tung GWL. Das Wortleitungsauswahlsignal ϕi wird von einem Wortleitungsauswahlsignalerzeugerabschnitt (nicht gezeigt) an­ gelegt. Acht Wortleitungen WL0 bis WL7 sind für eine globale Wortleitung WWL vorgesehen. Das Wortleitungsauswahlsignal ϕi wird zum Beispiel aus einem Drei-Bitzeilenadreßsignal erzeugt. In diesem Fall kann solch ein Aufbau verwendet werden, daß ein Drei-Bitspaltenadreßsignal zum Erzeugen eines Speicherblock­ auswahlsignales zum Bezeichnen eines Speicherblockes dekodiert wird, und das logische Produkt des Wortleitungsauswahlsignal und des Speicherblockauswahlsignales wird zum Erzeugen eines Wortleitungstreibersignales benutzt. Das heißt, nur in dem ausgewählten Speicherblock braucht die Auswahl einer Speicher­ zellenzeile durchgeführt zu werden.

Bei der in Fig. 32 gezeigten Konfiguration wird ein Wortlei­ tungstreibersignal durch eine AND-Schaltung 110 erzeugt, und die globale Wortleitung GWL und das Wortleitungsauswahlsignal ϕi werden auf das H-Niveau getrieben, wenn sie ausgewählt sind. Die globale Wortleitung GWL und das Wortleitungsauswahl­ signal ϕi können ein Signal negativer Logik sein, das auf das L-Niveau geht, wenn es ausgewählt wird. Wenn das Signal nega­ tiver Logik benutzt wird, wird eine NOR-Schaltung für die Wortleitungstreiberschaltung benutzt.

Fig. 33 zeigt schematisch eine Bitleitungsanordnung in einem Speicherblock BLK. In dem Speicherblock BLK sind Bitleitungs­ paare BLP0 bis BLPn gemeinsam für M Unterspeicherblöcke SMB0 bis SMBn (n = M-1) so vorgesehen, daß sie sich in der Spalten­ richtung entsprechend den Speicherzellenspalten erstrecken.

Bitleitungsführungsleitungspaare BLLP0 bis BLLPn sind für die entsprechenden Unterspeicherblöcke SMB0 bis SMBn vorgesehen. Somit sind bezüglich der individuellen Bitleitungsführungslei­ tungspaare BLLP0 bis BLLPn die Bitleitungspaare, die elek­ trisch zu verbinden sind eindeutig gemäß der Positionen der entsprechenden Unterspeicherblöcke SMB bestimmt. Genauer, ein Bitleitungsführungsleitungspaar BLLPi, das für einen Unter­ block SMBi vorgesehen ist, wird elektrisch mit einem Bitlei­ tungspaar BLPi verbunden.

In dem Speicherblock BLK ist ein Ersatzbitleitungspaar BLPs für Redundanzersetzung vorgesehen und elektrisch mit einer entsprechenden lokalen Ersatzperipherieschaltung 112-s über ein Ersatzbitleitungsführungsleitungspaar BLLPs verbunden. Die lokale Ersatzperipherieschaltung 112-s wählt das Ersatzbitlei­ tungspaar BLPs als Reaktion auf das Speicherblockauswahlsignal und ein globales Ersatzspaltenauswahlsignal GYLs aus. Die lo­ kale Ersatzperipherieschaltung 112-s ist in einem Ersatzunter­ speicherblock vorgesehen. Der Ersatzunterspeicherblock enthält eine Ersatzwortleitung, die zum Reparieren einer defekten Zei­ le durch Ersetzen benutzt wird. Daher ist eine globale Ersatz­ wortleitung (nicht gezeigt) für die globale Wortleitung GWL vorgesehen, und globale Ersatzdatenleitungen (nicht gezeigt) sind für die globalen Datenleitungen GIO und ZGIO vorgesehen.

Zusätzlich sind lokale Peripherieschaltungen 112-0 bis 112-n entsprechend den Bitleitungsführungsleitungspaaren BLLP0 bis BLLPn vorgesehen, und sie verbinden das entsprechende Bitlei­ tungsführungsleitungspaar BLLP mit den entsprechenden globalen Datenleitungen GIO und ZGIO als Reaktion auf entsprechende globale Spaltenauswahlsignale GYL0 bis GYLn und das Speicher­ blockauswahlsignal BSi. Die lokale Ersatzperipherieschaltung 112-s verbindet elektrisch das entsprechende Ersatzleitungs­ führungsleitungspaar mit den entsprechenden globalen Ersatzda­ tenleitungen als Reaktion auf das globale Ersatzspaltenaus­ wahlsignal GYLs und das Speicherblockauswahlsignal BSi. Die Zahl der Ersatzbitleitungspaare und die Zahl der Ersatzwort­ leitungen wird geeignet in Hinblick auf die Speicherkapazität und die Reparatureffektivität bestimmt.

Fig. 34 zeigt schematisch ein Verbindungsleitungslayout in dem Einheitsspeicherblock MB. Wie in Fig. 34 gezeigt ist, sind in einem einzelnen Einheitsspeicherblock MB Speicherzel­ len SMC in 8 Zeilen und 4 Spalten zum Beispiel angeordnet. Paare von Bitleitungen BL und ZBL sind entsprechend den ent­ sprechenden Spalten von Speicherzellen SMC angeordnet.

Eine Speichermasseleitung MVSL ist außerhalb eines jeden Paa­ res von Bitleitungen BL und ZBL vorgesehen, und eine Speicher­ stromversorgungsleitung MVDL ist zwischen jedem der Paare von Bitleitungen BL und ZBL vorgesehen. Das heißt, die Speicher­ masseleitung MVSL, die Bitleitung BL, die Speicherstromversor­ gungsleitung MVDL und die Bitleitung ZBL sind abwechselnd in der Metallverbindungsleitungsschicht des ersten Niveaus vorge­ sehen. Die Speichermasseleitung MVSL, die Bitleitung BL, die Speicherstromversorgungsleitung MVDL und die Bitleitung ZBL sind sich in der Spaltenrichtung erstreckend gemeinsam für den Einheitsspeicherblock MB vorgesehen, der in einem einzelnen Speicherblock BLK enthalten ist.

Metallverbindungsleitungen des zweiten Niveaus werden zum Vor­ sehen der globalen Wortleitung GWL, der Laststromversorgungs­ leitung BVDL, der globalen Datenleitung GIO, der Bitleitungs­ führungsleitung BLL, der Bitleitungsführungsleitung ZBLL, der globalen Datenleitung ZGIO, der Speicherstromversorgungslei­ tung MVDLM und des globalen Spaltenauswahlsignales GYL be­ nutzt, die sich in der Zeilenrichtung entsprechend der indivi­ duellen Speicherzellenzeilen erstrecken. Diese Verbindungslei­ tungen sind entsprechend den individuellen Speicherzellenzei­ len vorgesehen, und die Metallverbindungsleitungen des zweiten Niveaus können mit ausreichenden Spielräumen an dem Abstand der Speicherzellenzeile vorgesehen werden.

Die Bitleitungsführungsleitungen BLL und ZBLL sind elektrisch mit vorbestimmten Bitleitungen BL bzw. ZBL durch ein entspre­ chendes Durchgangsloch VIB verbunden. In dem Einheitsspeicher­ block MB sind die Bitleitungen BL und ZBL, mit denen die Bit­ leitungsführungsleitungen BLL und ZBLL elektrisch verbunden sind, eindeutig bestimmt (siehe Fig. 33).

Ähnlich ist die Hauptspeicherstromversorgungsleitung MVDLM elektrisch durch ein Durchgangsloch VIA mit der Speicherstrom­ versorgungsleitung MVDL verbunden, die für die Bitleitungen BL und ZBL vorgesehen ist, die elektrisch mit den Bitleitungsfüh­ rungsleitungen BLL und ZBLL verbunden sind. Die Hauptspeicher­ stromversorgungsleitung MVDLM ist elektrisch mit dem Speicher­ unterfeldern verbunden, die in der Zeilenrichtung ausgerichtet sind. Die Hauptspeicherstromversorgungsleitung MVDLM ist mit der Speicherstromversorgungsleitung MVDL verbunden, die ent­ sprechend zu den Bitleitungen auf der gleichen Spalte der Un­ terspeicherblöcke vorgesehen ist, die in der Zeilenrichtung oder in dem Speicherzeilenblock ausgerichtet sind.

Wenn folglich die Bitleitungen BL und ZBL, die mit den Durch­ gangslöchern VIB versehen sind, defekt sind, werden die Spei­ cherzellen SMC auf der gleichen Spalte in den Einheitsspei­ cherblöcken, die in der Zeilenrichtung ausgerichtet sind, alle durch Redundanzzellen ersetzt. Wenn folglich eine Hauptspei­ cherstromversorgungsleitung MVDLM einen Ruhestromdefekt verur­ sacht, wird die Hauptspeicherstromversorgungsleitung MVDLM von einem Stromversorgungsknoten getrennt, was es ermöglicht, daß eine Speicherzelle mit Ruhestromdefekt SMC repariert wird und von dem Stromversorgungsknoten getrennt wird, wodurch der Ru­ hestromfehler zuverlässig repariert werden kann.

Wenn Daten gemäß dem in Fig. 34 gezeigten Layout in den Me­ tallverbindungsleitungen des zweiten Niveaus ausgelesen wer­ den, sind zusätzlich die Signalamplituden in den Bitleitungs­ führungsleitungen BLL und ZBLL und den globalen Datenleitungen GIO und ZGIO klein, und die Signalamplituden der globalen Wortleitung GWL und des globalen Spaltenauswahlsignales GYL sind groß. Da jedoch die Bitleitungslaststromversorgungslei­ tung BVDL benachbart zu der globalen Wortleitung vorgesehen ist und die Speicherstromversorgungsleitung MVDLM benachbart zu dem globalen Spaltenauswahlsignal GYL vorgesehen ist, die­ nen die Bitleitungslaststromversorgungsleitung BVDL und die Speicherstromversorgungsleitung MVDLM als Abschirmschichten. Somit kann die kapazitive Kopplung von Rauschen daran gehin­ dert werden, zu den Leitungen GIO, GLL, ZBLL und ZGIO mit Sig­ nalen kleiner Amplitude übertragen zu werden. Daher können die Daten genauer ausgelesen werden.

Fig. 35 zeigt schematisch eine Konfiguration der in Fig. 31 gezeigten lokalen Peripherieschaltung 112. Wie in Fig. 35 ge­ zeigt ist, enthält die lokale Peripherieschaltung 112 eine Bitleitungslastschaltung 120 zum Hochziehen des Spannungsni­ veaus der Bitleitungsführungsleitungen BLL und ZBLL auf eine Stromversorgungsspannung VDD, einen Leseverstärker 122, der als Reaktion auf das Speicherblockauswahlsignal BSi und ein Leseverstärkeraktivierungssignal SE und ein globales Spalten­ auswahlsignal GYL zum Treiben der globalen Datenleitungen GIO und ZGIO gemäß den Signalpotentialen auf den Bitleitungsfüh­ rungsleitungen BLL und ZBLL aktiv gemacht wird, und ein Schreibspaltenauswahlgatter 124 zum selektiven elektrischen Verbinden der Bitleitungsführungsleitungen BLL und ZBLL mit den entsprechenden globalen Datenleitungen GIO und ZGIO gemäß dem Speicherblockauswahlsignal BSi und einem Schreibfreigabe­ signal WE.

Die Bitleitungslastschaltung 120 ist aus kreuzverbundenen P- Kanal-MOS-Transistoren 125a und 125b und diodengeschalteten P- Kanal-MOS-Transistoren 125c und 125d aufgebaut. Der P-Kanal- MOS-Transistor 125a ist zwischen die Bitleitungslaststromver­ sorgungsleitung BVDL und die Bitleitungsführungsleitung ZBLL geschaltet, und sein Gate ist mit der Bitleitungsführungslei­ tung BLL verbunden. Der P-Kanal-MOS-Transistor 125b ist zwi­ schen die Bitleitungsstromversorgungsleitung BVDL und die Bit­ leitungsführungsleitung ZBLL geschaltet, und sein Gate ist mit der Bitleitungsführungsleitung BLL verbunden. Der P-Kanal-MOS- Transistor 125c ist parallel zu dem P-Kanal-MOS-Transistor 125 geschaltet, und sein Gate ist mit der Bitleitungsführungslei­ tung BLL verbunden. Der P-Kanal-MOS-Transistor 125d ist paral­ lel zu dem P-Kanal-MOS-Transistor 125b geschaltet, und sein Gate ist mit der Bitleitungsführungsleitung ZBLL verbunden.

In der Bitleitungslastschaltung 120 laden in dem Ruhezustand die MOS-Transistoren 125c und 125d die entsprechenden Bitlei­ tungen BL und ZBL auf das Spannungsniveau der Bitleitungslast­ stromversorgungsleitung BVDL durch die entsprechenden Bitlei­ tungsführungsleitungen BLL und ZBLL auf. Bei einem Datenlese­ betrieb erfassen die MOS-Transistoren 125a und 125b die Poten­ tialdifferenz der Bitleitungsführungsleitungen BLL und ZBLL zum Halten einer Bitleitungsführungsleitung BLL oder ZBLL auf einem höheren Potential bei der Stromversorgungsspannung VDD zum Verriegeln der Potentialdifferenz zwischen den Bitlei­ tungsführungsleitungen BLL und ZBLL. Bei einem Datenschreibbe­ trieb verriegeln die MOS-Transistoren 125a und 125d die Schreibdaten gemäß den Schreibdaten, die durch die globalen Datenleitungen GIO und ZGIO empfangen sind.

Nach dem Eintritt in den Ruhezustand ziehen die MOS- Transistoren 125c und 125d die Spannungsniveaus der entspre­ chenden Bitleitungsführungsleitungen BLL und ZBLL auf die Stromversorgungsspannung VDD auf der Bitleitungslaststromver­ sorgungsleitung BVDL zum Freigeben des Verriegelungszustandes der MOS-Transistoren 125a und 125b.

Der Leseverstärker 122 enthält N-Kanal-MOS-Transistoren 126a und 126b zum Erfassen einer Potentialdifferenz zwischen den Bitleitungsführungsleitungen BLL und ZBLL und einen Lesever­ stärkeraktivierungs-MOS-Transistor 126c zum Aktivieren des Le­ severstärkers 122. Das Gate des MOS-Transistors 126c empfängt ein Ausgangssignal, das von einer AND-Schaltung GA1 ausgegeben wird, die das Speicherblockauswahlsignal BSi und das Lesever­ stärkeraktivierungssignal SE empfängt. Die Source des MOS- Transistors 126c empfängt ein Ausgangssignal, das von einer NAND-Schaltung GA2 ausgegeben wird, die das globale Spalten­ auswahlsignal GYL und das Leseverstärkeraktivierungssignal SE empfängt.

Der Leseverstärker 122 wird aktiviert, wenn das globale Spal­ tenauswahlsignal GYL, das Speicherblockauswahlsignal BSi und das Leseverstärkeraktivierungssignal SE alle auf den H-Niveau sind, und ein entsprechender Speicherblock wird bezeichnet, und ein Zeilenblock, der von den Unterspeicherblöcken gebildet wird, die in der Zeilenrichtung ausgerichtet sind, werden be­ zeichnet. Auf diese Weise wird der Leseverstärker 122 in einem Unterspeicherblock SMB aktiviert. Wenn der Leseverstärker 122 aktiviert wird, werden die globalen Datenleitungen ZGIO und GIO durch die MOS-Transistoren 126a und 126b gemäß der Poten­ tialdifferenz zwischen den Bitleitungsführungsleitungen BLL und ZBLL getrieben. Wenn zum Beispiel das Potential der Bit­ leitungsführungsleitung BLL höher als das Bitleitungsführungs­ leitung ZBLL ist, wird die Leitfähigkeit des MOS-Transistors 126a größer als die des MOS-Transistors 126b gemacht, wodurch verursacht wird, daß das Spannungsniveau der globalen Daten­ leitung ZGIO abfällt. Diese Verstärkung ermöglicht das Ausle­ sen von Signalen einer kleinen Amplitude zum Übertragen von dem Bitleitungsführungsleitungen BLL und ZBLL zu den entspre­ chenden globalen Datenleitungen GIO und ZGIO. Die globalen Da­ tenleitungen GIO und ZGIO sind mit einer lokalen Schaltung versehen, die globalen Datenleitungen GIO und ZGIO werden auf das H-Niveau in dem Ruhezustand vorgeladen.

Das Schreibspaltenauswahlgatter 124 enthält N-Kanal-MOS- Transistoren 128a und 128b zum elektrischen Verbinden der Bit­ leitungsführungsleitungen BLL, ZBLL mit den globalen Datenlei­ tungen GIO, ZGIO. Die MOS-Transistoren 128a und 128b werden EIN geschaltet, wenn sowohl das Speicherblockauswahlsignal BSi als auch das Schreibfreigabesignal WE in einem aktiven Zustand sind, und sie verbinden entsprechende Bitleitungsführungslei­ tungen BLL und ZBLL mit den globalen Datenleitungen GIO und ZGIO, wenn sie leitend gemacht sind. Bei einer Datenschreibtä­ tigkeit übertragen die MOS-Transistoren 128a und 128b Schreib­ daten, die von einem Schreibtreiber (nicht gezeigt) empfangen sind, auf die entsprechenden Bitleitungsführungsleitungen BLL und ZBLL.

Ein AND-Gatter GA3 empfängt das Speicherblockauswahlsignal BSi und das Schreibfreigabesignal WE und legt ein Ausgangssignal davon an die MOS-Transistoren 128a und 128b in dem Schreib­ spaltenauswahlgatter 124 an. Gemäß der obigen Konfiguration werden die Bitleitungsführungsleitungen elektrisch mit den entsprechenden globalen Datenleitungen in jedem Unterspeicher­ block in dem Speicherblock verbunden. In dem Unterspeicher­ block SMB, in dem die globale Wortleitung GWL unausgewählt ist, sind die Wortleitungen WL folglich unausgewählt. In die­ sem Fall tritt, selbst wenn die Bitleitungsführungsleitungen elektrisch mit den globalen Datenleitungen in einem unausge­ wählten Unterspeicherblock verbunden sind, kein besonders Pro­ blem aus dem folgenden Grund auf. Die globalen Datenleitungen GIO und ZGIO werden durch die zugehörige Lastschaltung auf das Niveau der Stromversorgungsspannung VDD hochgezogen. Insbeson­ dere ist das Schreibspaltenauswahlgatter 124 in der Schreib/Leseschaltung an der letzten Stufe vorgesehen, und Schreibdaten werden nicht an einen unausgewählten Unterspei­ cherblock übertragen.

Der Leseverstärker 22 wird nur in dem Unterspeicherblock SMB aktiviert, der eine ausgewählte Speicherzelle SMC enthält. Da­ durch wird der Strom/Leistungsverbrauch bei der Lesetätigkeit verringert.

Fig. 36 zeigt schematisch eine Konfiguration der in Fig. 19 gezeigten Lese/Schreibschaltung 104. Die Lese/Schreibschaltung 104 enthält Spaltenauswahlgatter CSG0 bis CSGn zum elektri­ schen Verbinden von ausgewählten globalen Datenleitungen mit Hauptdatenleitungen MIO und ZMIO gemäß von Signalen auf globa­ len Spaltenauswahlleitungen GIL0 bis GILn, einen Vorverstärker 130, der beim Datenlesen zum Verstärken von Daten auf den Hauptdatenleitungen MIO und ZMIO aktiviert wird, einen Aus­ gangspuffer 132 zum externen Ausgeben von Daten, die von dem Vorverstärker 130 verstärkt sind, einen Eingangspuffer 136 zum Erzeugen von internen Daten gemäß extern angelegten Schreibda­ ten und einen Schreibtreiber 134, der beim Datenschreiben zum Verstärken der internen Daten aktiviert wird, die von dem Ein­ gangspuffer 136 empfangen werden, zum Übertragen auf die Hauptdatenleitungen MIO und ZMIO.

Die Spaltenauswahlgatter CSG0 bis CSGn sind entsprechend zu globalen Datenleitungen GIO0 bzw. ZGIO0 bis GIOn bzw. ZGIOn vorgesehen.

Die Schreib/Leseschaltung 130 enthält weiter Ladeschaltungen GLD0 bis GLDn, die für die globalen Datenleitungen GIO0 bis ZGIOn vorgesehen sind zum Vorladen der entsprechenden globalen Datenleitungen auf die Stromversorgungsspannung VDD in dem Ru­ hezustand.

Die Schreib/Leseschaltung 104 enthält weiter ein Ersatzspal­ tenauswahlgatter CSGs, das globale Ersatzdatenleitungen GIOs und ZGIOs zum Reparieren einer defekten Spalte vorsieht. Wenn auf eine defekte Spalte zugegriffen wird, verbindet gemäß ei­ nem globalen Ersatzspaltenauswahlsignal GYLs das Ersatzspal­ tenauswahlgatter CSGs elektrisch globale Ersatzdatenleitungen GIOs und ZGIOs mit Hauptdatenleitungen MIO bis ZMIO. Eine Lastschaltung GLDs ist für die globalen Ersatzdatenleitungen GIOs und ZGIOs vorgesehen.

Jede Lastschaltung GLD0 bis GLDn und GLDs weist eine Konfigu­ ration ähnlich zu der in Fig. 35 gezeigten Bitleitungslast­ schaltung 120 auf. Wenn die globalen Spaltenauswahlsignale GYL0 bis GYLn ausgewählt werden, verbinden die Spaltenauswahl­ gatter CSG0 bis CSGn elektrisch die entsprechenden globalen Datenleitungen mit den Hauptdatenleitungen MIO bis ZMIO.

Fig. 37 zeigt schematisch ein Verbindungsleitungslayout, das sich auf Unterspeicherblöcke (Speicherzeilenblöcke) bezieht, die in der Zeilenrichtung ausgerichtet sind. Einheitsspeicher­ blöcke MB sind in Ausrichtung in der Zeilenrichtung vorgese­ hen. Der Speicherzeilenblock ist aus Einheitsspeicherblöcken MB gebildet, die in der Zeilenrichtung ausgerichtet sind. Eine globale Wortleitung GWLj ist gemeinsam für den Speicherzeilen­ block vorgesehen, und eine Bitleitungslaststromversorgungslei­ tung BVDLj ist parallel zu der globalen Wortleitung GWLj vor­ gesehen. Ein globales Datenleitungspaar GIOPj ist gemeinsam für die Einheitsspeicherblöcke MB des Speicherzeilenblockes vorgesehen, und eine Hauptspeicherstromversorgungsleitung MVDLj ist parallel zu dem globalen Datenleitungspaar GIOPj vorgesehen.

In dem Einheitsspeicherblock MB sind zum Beispiel 8 Wortlei­ tungen WL sich in der Zeilenrichtung erstreckend vorgesehen. Das Bitleitungspaar BLP ist gemeinsam vorgesehen, es erstreckt sich in der Spaltenrichtung, für die Unterspeicherblöcke SMB der Einheitsspeicherblöcke MB in dem Speicherblock. In jedem der Einheitsspeicherblöcke MB in dem Speicherzeilenblock ist ein Bitleitungspaar BLPj elektrisch mit dem globalen Datenlei­ tungspaar GIOPj über ein Bitleitungsführungsleitungspaar BLLPj verbunden.

Bei einer Datenlese/Schreibtätigkeit wird das Bitleitungspaar BLPj, das für einen der Einheitsspeicherblöcke MB in dem Spei­ cherzeilenblock vorgesehen ist, ausgewählt und elektrisch mit dem globalen Datenleitungspaar GIOPj als Reaktion auf das Speicherblockauswahlsignal BSi verbunden. Eine Speicherstrom­ versorgungsleitung MVDLj ist parallel zu dem Bitleitungspaar BLPj vorgesehen und mit der Hauptspeicherstromversorgungslei­ tung MVDLMj verbunden. Das globale Datenleitungspaar GIOPj ist elektrisch mit einem Hauptdatenleitungspaar MIOP durch ein Spaltenauswahlgatter CSGj verbunden.

Bei der obigen Konfiguration liefern die Bitleitungslaststrom­ versorgungsleitung BVDLj und die Hauptspeicherstromversor­ gungsleitung MVDLMj, die in dem Speicherzeilenblock vorgesehen sind, die Stromversorgungsspannung, den Spaltenstrom und die Speicherzellenstromversorgungsspannung an das Bitleitungspaar BLPj. Wenn daher das Bitleitungspaar einen Ruhestromdefekt verursacht, kann das defekte Bitleitungspaar von dem Stromver­ sorgungsknoten getrennt werden durch Trennen der Hauptspei­ cherstromversorgungsleitung und der Bitleitungslaststromver­ sorgungsleitung von dem Stromversorgungsknoten, und der Ruhe­ stromfehler kann repariert werden.

Wenn in dem obigen Fall das Bitleitungspaar, das die Ru­ hestromabnormalität verursacht, ersetzt wird, wird die ent­ sprechende Spalte durch eine redundante Spalte in jedem der Einheitsspeicherblöcke MB in dem Speicherzeilenblock ersetzt. Dieses ist so, da in dem Speicherzellenblock die bitleitungs­ paare, die mit den globalen Datenleitungen verbunden sind, eindeutig bestimmt sind, und der Speicherzeilenblock ist äqui­ valent durch das globale Spaltenauswahlsignal GYL bezeichnet. Somit muß die Redundanzersetzung für den gesamten Speicherzel­ lenblock bei der Defektadreßprogrammierung des globalen Spal­ tenauswahlsignales GYL durchgeführt werden.

Fig. 38 zeigt schematisch eine Konfiguration eines Abschnit­ tes der entsprechend zu einem Speicherzeilenblock des globalen Spaltendekoders 102, einem Schaltkreis 106 und einer Schmelze­ lementprogrammschaltung 108 vorgesehen ist, die in Fig. 29 gezeigt sind. Wie in Fig. 38 gezeigt ist, enthält der globale Spaltendekoder 102 einen globalen Spaltendekoder 102j, der ein globales Spaltenauswahlsignal GYLj erzeugt. Gemäß dem von dem globalen Spaltendekoder 102j erzeugten globalen Spaltenaus­ wahlsignal GYj werden Bitleitungspaare in der gleichen Spalte in Einheitsspeicherblöcken, die in dem Speicherzeilenblock enthalten sind, bezeichnet.

Die Schmelzelementprogrammschaltung 108 enthält eine Schmelze­ lementprogrammschaltung 108j, die ein Schmelzelementprogramm­ signal PFj erzeugt. Die Konfiguration der Schmelzelementpro­ grammschaltung 108j ist die gleiche wie die der in Fig. 6 ge­ zeigten Schmelzelementprogrammschaltung 14.

Der Schaltkreis 106 enthält eine Schaltsteuerschaltung 106j, die das Spannungsniveau der Bitleitungslaststromversorgungs­ leitung BVDLj und die Hauptspeicherstromversorgungsleitung MVDLMj gemäß dem Schmelzelementprogrammsignal PFj, das von der Schmelzelementprogrammschaltung 108j angelegt wird, und den Testmodusbefehlssignalen TEST1 und TEST2 steuert.

Die Spannungssteuerschaltung 106j enthält: eine NOR-Schaltung 140g, die das Testmodusbefehlssignal TEST1 und das Schmelzele­ mentprogrammsignal PFj empfängt; einen Inverter 140h, der ein Ausgangssignal der NOR-Schaltung 140g empfängt; einen P-Kanal- MOS-Transistor 140j, der leitend gemacht wird, wenn das Aus­ gangssignal von dem Inverter 140h heruntergeht, zum elektri­ schen Verbinden eines Stromversorgungsknoten mit der Bitlei­ tungslaststromversorgungsleitung BVDLj; und einen P-Kanal-MOS- Transistor 140i, der leitend gemacht wird, wenn ein Ausgangs­ signal des Inverters 140h hoch geht, zum elektrischen Verbin­ den des Stromversorgungsknotens mit der Hauptspeicherstromver­ sorgungsleitung MVDLMj.

In dem Testmodus wird das Testmodusbefehlssignal TEST1 auf ein H-Pegel gesetzt, das Ausgangssignal der NOR-Schaltung 140g wird reaktionsmäßig auf das L-Niveau gesetzt, und das Aus­ gangssignal des Inverters 140h wird folglich auf das H-Niveau gesetzt. In diesem Zustand sind beide MOS-Transistoren 140j und 140i AUS geschaltet, und dadurch wird der Stromversor­ gungsknoten von der Bitleitungslaststromversorgungsleitung DVDLj und der Hauptspeicherstromversorgungsleitung MVDLMj ge­ trennt.

Bezüglich des Schmelzelementprogrammsignales PFj von der Schmelzelementprogrammschaltung 108j: in einem Fall, in dem ein defektes Bitleitungspaar BLPj in dem entsprechenden Spei­ cherzeilenblock vorhanden ist, wird, da ein darin enthaltenes Verbindungselement durchtrennt ist, das Niveau des Schmelzele­ mentprogrammsignales PFj auf das H-Niveau gesetzt. In diesem Fall gehen die MOS-Transistoren 140j und 140i normalerweise in den AUS-Zustand, und als Reaktion werden beide die Bitlei­ tungslaststromversorgungsleitung BVDLj und die Hauptspeicher­ stromversorgungsleitung MVDLMj von dem Stromversorgungsknoten getrennt zum Verhindern einer Ruhestromabnormalität, die auf­ treten kann aufgrund einer defekten Speicherzelle bei der praktischen Benutzung.

Die Spannungssteuerschaltung 106j enthält weiter: einen Inver­ ter 140a, der ein Signal (Spannung) auf der Hauptspeicher­ stromversorgungsleitung MVDLMj empfängt; kaskadeverbundene In­ verter 140b und 140c in zwei Stufen, die ein Ausgangssignal des Inverters 140a empfangen; einen N-Kanal-MOS-Transistor 140m, der leitend gemacht wird, wenn ein Ausgangssignal des Inverters 140c hoch geht, zum Übertragen der Massespannung; einen N-Kanal-MOS-Transistor 140n, der leitend gemacht wird, wenn das Testmodusbefehlssignal TEST2 hoch geht, zum elektri­ schen Verbinden des Drainknotens des MOS-Transistors 140m mit der Hauptspeicherstromversorgungsleitung MVDLMj; einen Inver­ ter 140d, der ein Signal (Spannung) auf der Bitleitungslast­ stromversorgungsleitung BVDLj empfängt; einen Inverter 140e, der ein Ausgangssignal des Inverters 140d empfängt; kaskadege­ schaltete Inverter 140e und 140f von zwei Stufen, die die Aus­ gangssignale des Inverters 140d empfangen; einen N-Kanal-MOS- Transistor 140p, der leitend gemacht wird, wenn ein Ausgangs­ signal des Inverters 140f hoch geht, zum Übertragen der Masse­ spannung; und einen N-Kanal-MOS-Transistor 140q, der leitend gemacht wird, wenn das Testmodusbefehlssignal TEST2 hoch geht, zum elektrischen Verbinden des Drainknotens des MOS- Transistors 140p mit der Hauptspeicherstromversorgungsleitung MVDLMj.

Die Inverter 140a und 140d funktionieren als Potentialdetek­ tor, die Inverter 140b und 140c funktionieren als eine Wellen­ formgestaltungsschaltung zum Umwandeln eines Ausgangssignales des Inverters 140a in ein binäres Signal, und die Inverter 140e und 140f formen die Wellenform eines Ausgangssignales des Inverters 140d zum Erzeugen eines Binärsignales.

Wenn in dem Testmodus das Testmodusbefehlssignal TEST1 hoch geht, werden die Bitleitungslaststromversorgungsleitung BVDLj und die Hauptspeicherstromversorgungsleitung MVDLMj von dem Stromversorgungsknoten getrennt. In dem entsprechenden Spei­ cherzeilenblock wird, wenn eine Speicherzelle mit defektem Ru­ hestrom mit dem Bitleitungspaar BLPj verbunden ist, ein Span­ nungsabfall auf der Bitleitungslaststromversorgungsleitung BVDLj oder der Hauptspeicherstromversorgungsleitung MVDLMj ver­ ursacht. Der Potentialabfall auf der Stromversorgungsleitung MVDLMj oder BVDLj wird durch den Inverter 140a oder 140d er­ faßt, ein Ausgangssignal des Inverters 140c oder 140f geht hoch, und der MOS-Transistor 140p oder 140m wird leitend ge­ macht.

Darauf folgend wird das Testmodusbefehlssignal TEST2 auf das H-Niveau gesetzt, so daß die MOS-Transistoren 140m und 140q leitend gemacht werden, zum Übertragen der Ausgangssignale der Inverter 140d und 140e auf die Hauptspeicherstromversorgungs­ leitung MVDLMj durch die MOS-Transistoren 140p und 140q. Wenn der MOS-Transistor 140m oder 140p in dem Leitungszustand ist, wird die Hauptspeicherstromversorgungsleitung MVDLMj auf das Massespannungsniveau getrieben, und die Lieferung der Strom­ versorgungsspannung zu einer Speicherzelle, die sich auf die Ruhestromabnormalität bezieht, wird gestoppt.

Wenn daher ein Spannungsabfall auf der Hauptspeicherstromver­ sorgungsleitung MDLMj oder der Bitleitungslaststromversor­ gungsleitung BVDLj verursacht wird wegen der Ruhestromabnorma­ lität, wird die Hauptspeicherstromversorgungsleitung MVDLMj auf das Massespannungsniveau getrieben. Somit kann wie bei der ersten bis neunten Ausführungsform die Speicherzelle mit de­ fektem Ruhestrom in einen Fehlerzustand versetzt werden. Da­ nach kann die Speicherzelle mit normalem Betrieb aber defektem Ruhestrom durch das Lesen von in den Speicherzellen gespei­ cherten Daten erkannt werden.

Gemäß des Erfassungsresultates wird eine Defektspaltenadresse erkannt, und ein Verbindungselement entsprechend der De­ fektspaltenadresse (globales Spaltenauswahlsignal GYLj) wird in der entsprechenden Schmelzelementprogrammschaltung 108j durchgetrennt. Dadurch kann die Speicherzelle mit defektem Ru­ hestrom von dem Stromversorgungsknoten getrennt werden, und der Ruhestromfehler kann repariert werden. In diesem Fall wird das Redundanzspaltenersetzen in den individuellen Speicher­ blöcken BLK durchgeführt.

Der globale Spaltendekoder 102j wird in einem inaktiven Zu­ stand gemäß einem Schmelzelementprogrammsignal PFj gehalten, das von der Schmelzelementprogrammschaltung 108j empfangen wird. Folglich ist das globale Spaltenauswahlsignal GYLj nor­ malerweise in einem unausgewählten Zustand gehalten. Das glo­ bale Spaltenauswahlsignal GYLj kann entweder ein Signal posi­ tiver Logik oder ein Signal negativer Logik sein.

Wie in Fig. 29 bis 38 gezeigt ist kann in einer Halbleiter­ speichervorrichtung mit einer Bitleitungskonfiguration von T- Form mit einer Bitleitung, mit der Speicherzellen verbunden sind, und einer Bitleitungsführungsleitung zum elektrischen Verbinden der Bitleitung mit einer Peripherieschaltung, eine defekte Spalte, die eine Ruhestromabnormalität verursacht, re­ pariert werden, wodurch es möglich wird, den Ruhestromfehler zu reparieren.

Die Testsequenz der in Fig. 29 bis 38 gezeigten Halbleiter­ speichervorrichtung ist die gleiche wie der in Fig. 11 ge­ zeigte Testbetriebsfluß.

Wie oben beschrieben wurde, gemäß der zehnten Ausführungsform der vorliegenden Erfindung mit der T-förmigen Bitleitungskon­ figuration wird, während die Bitleitungslaststromversorgungs­ leitung und die Hauptspeicherstromversorgungsleitung von dem Stromversorgungsknoten in Einheiten der Speicherzeilenblöcke getrennt werden und in einem Ruhezustand gehalten werden, das Vorhandensein oder die Abwesenheit eines Spannungsabfalles auf den Stromversorgungsleitungen erfaßt und gemäß dem Erfassungs­ resultat wird das Spannungsniveau der Hauptspeicherstromver­ sorgungsleitung gesetzt. Ebenfalls kann bei der T-förmigen Bitleitungskonfiguration das Vorhandensein einer Speicherzelle mit normalem Betrieb aber defektem Ruhestrom erkannt werden. Folglich kann eine Spalte mit defektem Ruhestrom durch das Er­ setzen durch Redundanzspeicherzellen oder die Benutzung von globalen Ersatzdatenleitungen und Ersatzbitleitungen repariert werden.

Bei der Redundanzspaltenersetzung kann solch eine Konfigurati­ on verwendet werden, daß nur in dem Fall, in dem die Redun­ danzspalte (Ersatzbitleitungspaar) benutzt wird, die Ersatz­ bitleitungslaststromversorgungsleitung und die Ersatzhaupt­ speicherstromversorgungsleitung, die entsprechend den globalen Ersatzdatenleitungen vorgesehen sind, elektrisch mit dem Stromversorgungsknoten verbunden werden.

Zusätzlich werden bei der T-förmigen Bitleitungskonfiguration die Stromversorgungsleitungen und die Bitleitungsführungslei­ tungen alternativ unter Benutzung der Metallverbindungsleitun­ gen des zweiten Niveaus vorgesehen, wobei die Stromversor­ gungsleitungen als Abschirmschichten benutzt werden. Daher kann Übersprechungsrauschen zwischen Verbindungsleitungen ver­ ringert werden und die Datenlesetätigkeit kann stabil durchge­ führt werden.

Elfte Ausführungsform

Fig. 39 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß einer elf­ ten Ausführungsform der vorliegenden Erfindung. Die in Fig. 39 gezeigte Konfiguration unterscheidet sich von der in 38 ge­ zeigten in den folgenden Punkten. In der Spannungssteuerschal­ tung 106j: ein P-Kanal-MOS-Transistor 140u ist parallel zu den MOS-Transistor 140i angeordnet, und ein P-Kanal-MOS-Transistor 140t ist parallel zu dem MOS-Transistor 140j angeordnet. Die Gates der MOS-Transistoren 140t und 140u empfangen eine Aus­ gangsspannung einer Referenzspannungserzeugerschaltung 150. Die anderen Abschnitte der in Fig. 39 gezeigten Konfiguration sind die gleichen wie jene in Fig. 38 gezeigten. Folglich werden die gleichen Bezugszeichen für die entsprechenden Ab­ schnitte benutzt, und die detaillierte Beschreibung davon wird nicht wiederholt.

Die Referenzspannungserzeugerschaltung 150 enthält einen P- Kanal-MOS-Transistor 152a, der zwischen einen Stromversor­ gungsknoten und einen Knoten 153c geschaltet ist und dessen Gate mit dem Knoten 153c verbunden ist, und einen N-Kanal-MOS- Transistor 152b, der zwischen den Masseknoten und den Knoten 153c geschaltet ist und dessen Gate das Testmodusbefehlssignal TEST1 empfängt.

Wenn das Testmodusbefehlssignal TEST1 auf dem L-Niveau ist, erzeugt die Referenzspannungserzeugerschaltung 150 eine Span­ nung auf dem Pegel der Stromversorgungsspannung VDD von dem Knoten 153c und setzt die MOS-Transistoren 140t und 140u in einen AUS-Zustand. Wenn das Testmodusbefehlssignal TEST1 hoch geht, erzeugt die Referenzspannungserzeugerschaltung 150 eine Spannung entsprechend einem Strom, der durch den MOS- Transistor 152 auf den Knoten 153c fließt, durch den MOS- Transistor 152a. In diesem Fall gehen die MOS-Transistoren 140t und 140u in einen hohen Widerstandszustand aber Leitungs­ zustand von zum Beispiel einigen M Ohm (MΩ) und dienen als Pull-Up-Widerstandselement für die Hauptspeicherstromversor­ gungsleitung MVDLMj und die Bitleitungslaststromversorgungs­ leitung BVDLj. In dem hohen Widerstandszustand aber Leitungs­ zustand weist jeder der MOS-Transistoren 140t und 140u einen Widerstand von mehreren M Ohm (MΩ) auf. Dadurch kann, wenn ein normaler Ruhestrom als ein Leckstrom fließt, der Spannungsab­ fall auf der Hauptspeicherstromversorgungsleitung MVBLMj und der Bitleitungslaststromversorgungsleitung BVDLj unterdrückt werden, und die Speicherzellen mit defektem Ruhestrom können zuverlässig identifiziert werden.

Die Referenzspannungserzeugerschaltung 150 ist gemeinsam für die Steuerspannungsschaltungen vorgesehen, die in dem Schalt­ kreis 106 enthalten sind.

Wie oben beschrieben wurde, gemäß der elften Ausführungsform der vorliegenden Erfindung mit der T-förmigen Bitleitungskon­ figuration werden bei einem Test der Spannungsabfälle der Bit­ leitungslaststromversorgungsleitung und der Hauptspeicher­ stromversorgungsleitung die Bitleitungslaststromversorgungs­ leitungen und die Hauptspeicherstromversorgungsleitungen elektrisch mit dem Stromversorgungsknoten durch die Wider­ standselemente mit hohem Widerstand verbunden. Daher kann der normale Ruheleckstrom und der unnormale Ruheleckstrom zuver­ lässig unterschieden werden, und die Speicherzellen mit defek­ tem Ruhestrom können genau identifiziert werden.

Zwölfte Ausführungsform

Fig. 40 zeigt eine Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer zwölften Ausfüh­ rungsform der Erfindung. Die Konfiguration der in Fig. 40 ge­ zeigten Halbleiterspeichervorrichtung unterscheidet sich von der der Spannungssteuerschaltung 106j in dem folgenden Punkt. Wie in Fig. 40 gezeigt ist, enthält die Spannungssteuerschal­ tung 106j zusätzlich einen N-Kanal-MOS-Transistor 282, der ge­ mäß dem Testmodusbefehlssignal TEST2 leitend gemacht wird, zum Verbinden der Hauptspeicherstromversorgungsleitung MVDLMj mit einem Knoten 283, einem NOR-Gatter 280, das ein Signal (Span­ nung) auf dem Knoten 283 und das Testmodusbefehlssignal TEST3 empfängt, und einem Inverter 281, der ein Ausgangssignal des NOR-Gatters 280 empfängt und dasselbe für die Übertragung auf den Knoten 283 invertiert.

Ein Ausgangssignal des NOR-Gatters 280 wird an ein Drei- Eingangs-NOR-Gatter 285 angelegt, dass das Testmodusbefehls­ signal TEST1 und die Schmelzelementprogramminformation PFj empfängt. Anstelle des in Fig. 38 gezeigten Zwei-Eingangs- NOR-Gatter 140g ist das Drei-Eingangs-NOR-Gatter 285 vorgese­ hen. Die anderen Abschnitte der in Fig. 40 gezeigten Konfigu­ ration sind dieselben wie die in Fig. 38 gezeigten. Folglich werden die gleichen Bezugszeichen für die entsprechenden Ab­ schnitte benutzt, und die detaillierte Beschreibung davon wird nicht wiederholt.

Bei der in Fig. 40 gezeigten Konfiguration ist die Sequenz des Setzens der Testmodusbefehlssignale TEST1 bis TEST2 auf den aktiven und inaktiven Zustand die gleiche wie die in Fig. 28 gezeigte Sequenz.

Zuerst wird in einem Ruhezustand vor einem Testbetriebsmodus das Testbetriebsmodusbefehlssignal TEST3 auf das L-Niveau ge­ setzt, und der Knoten 283 wird auf das H-Niveau initialisiert. Bei der Initialisierung sind die Testbetriebsmodusbefehls­ signale TEST1 und TEST2 auf dem L-Niveau, und das NOR-Gatter 285 empfängt Signale vom L-Niveau an seinen drei Eingängen und gibt ein Signal vom H-Niveau aus. Folglich gibt der Inverter 140a ein Signal vom L-Niveau aus, die beiden MOS-Transistoren 140i und 140j sind in einem Leitungszustand, und die Stromver­ sorgungsspannung wird an die Stromversorgungsleitungen DVDLj und MVDLMj geliefert.

Wenn das Testmodusbefehlssignal TEST1 auf das H-Niveau gesetzt wird, werden die MOS-Transistoren 140i und 140j durch das NOR- Gatter 285 und den Inverter 140h abgeschaltet, und die Haupt­ speicherstromversorgungsleitung MVDLMj und die Bitleitungs­ laststromversorgungsleitung BVDLj werden von dem Stromversor­ gungsknoten getrennt. Wenn ein Fehler, der die Ruhestromabnor­ malität verursacht, vorhanden ist, fällt der Spannungspegel auf der Bitleitungslaststromversorgungsleitung BVDLj und/oder der Speicherstromversorgungsleitung MVDLMj in diesem Zustand ab.

Darauf folgend wird das Testmodusbefehlssignal TEST2 auf das H-Niveau gesetzt, die MOS-Transistoren 140n und 140q gehen in einen Leitungszustand, und die Speicherstromversorgungsleitung MVDLMj wird auf das Massespannungspegel durch die MOS- Transistoren 140m und/oder 140p getrieben. Zu dieser Zeit ist der MOS-Transistor 282 leitend, und die L-Niveauspannung der Speicherstromversorgungsleitung MVDLMj wird durch das NOR- Gatter 280 und den Inverter 281 verriegelt.

Wenn beide Testmodusbefehlssignale TEST1 und TEST2 auf das L- Niveau in einem Zustand gesetzt werden, in dem das Testmodus­ befehlssignal TEST3 auf das L-Niveau gesetzt ist, gehen die MOS-Transistoren 140n, 140q und 282 in einen nichtleitenden Zustand. In diesem Zustand wird die L-Niveauspannung an dem Knoten 283 verriegelt, ein Ausgangssignal des NOR-Gatters 280 geht hoch, und folglich wird das Ausgangssignal des Inverters 140h auf dem H-Niveau gehalten, da das NOR-Gatter 285 kontinu­ ierlich das Signal auf L-Niveau ausgibt. Daher halten die Speicherstromversorgungsleitung MVDLMj und die Bitleitungs­ stromversorgungsleitung BVDLj entsprechend einer Speicherzel­ le, die mit dem Kurzschluß verknüpft ist, der die Ruhestromab­ normalität verursacht, das L-Niveau in dem Spannungsniveau. Die Bitleitungslaststromversorgungsleitung BVDLj ist, obwohl sie sich in einem elektrisch schwebenden Zustand befindet, mit der Wortleitung über den Kurzschluß verbunden, und ihr Span­ nungsniveau ist im wesentlichen gleich dem Massespannungsni­ veau gesetzt.

Durch Zugreifen auf Daten in den Speicherzellen unter Benut­ zung verschiedener Testmuster in einem Zustand, in dem das Testmodusbefehlssignal TEST auf das L-Niveau gesetzt ist, kann der Kreuzfehler erkannt werden.

Wie oben beschrieben wurde, gemäß der zwölften Ausführungsform ebenfalls mit der T-förmigen Bitleitungskonfiguration kann die Zahl der Spalten, die in Entsprechung mit der Bitleitungslast­ stromversorgungsleitung BVDLj und der Speicherstromversor­ gungsleitung MVDLMj vorgesehen sind, vergrößert werden, die Zahl der Verriegelungsschaltungen zum Verriegeln des Span­ nungsniveaus der Speicherstromversorgungsleitung MVDLMj kann verringert werden. Somit kann ein Kreuzfehler genau ohne Zu­ nahme der Schaltungsbelegungsfläche erkannt werden.

Auch bei der zwölften Ausführungsform ist die Testbetriebsse­ quenz ähnlich zu der in der neunten Ausführungsform.

Bei der zehnten bis zwölften Ausführungsform können ohne kas­ kadegeschaltete Inverter zum Formen der Wellenform die MOS- Transistoren 140m und 140p direkt gemäß den Ausgangssignalen der Inverter 140a und 140d zum Erfassen des Potentiales ge­ trieben werden.

In der zwölften Ausführungsform kann anstelle des Testmodusbe­ fehlssignales TEST3 das Einschalterfassungssignal POR benutzt werden.

Dreizehnte Ausführungsform

Fig. 41 zeigt schematisch eine Konfiguration eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß einer dreizehnten Ausführungsform der Erfindung. Die in Fig. 41 ge­ zeigte Konfiguration unterscheidet sich von der in Fig. 26 gezeigten in den folgenden Punkten. Das Testmodusbefehlssignal TEST3 wird an Lasterfassungsschaltungen 366a und 366b ange­ legt, die für die Bitleitungslaststromversorgungsleitungen BVDLa bzw. BVDLb vorgesehen sind, und das Testmodusbefehls­ signal TEST3 wird auch an Erfassungshalteschaltungen 316a und 316b angelegt, die für die Speicherstromversorgungsleitungen MVDLa bzw. MVDLb vorgesehen sind.

Die Lasterfassungsschaltungen 366a und 366b weisen die Funkti­ on des Verhinderns eines Durchgangsstromes, der durch die Lasterfassungsschaltungen 366a und 366b fließt, wenn die Bit­ leitungslaststromversorgungsleitungen BVDLa und BVDLb auf ein mittleres Spannungsniveau aufgrund eines Kurzschlusses wie ein Mikrokurzschluß betrieben werden.

Wenn die Spannung auf den Bitleitungslaststromversorgungslei­ tungen BVDLa und BVDLb die mittlere Spannung annimmt, werden die Speicherstromversorgungsleitungen MVDLa und MVDLb auf das Massespannungsniveau getrieben, so daß die Möglichkeit des Flusses des Durchgangsstromes niedrig ist. In den Erfassungs­ halteschaltungen 316a und 316b wird ebenfalls der Pfad des Durchgangsstromflusses mit Zuverlässigkeit gemäß des Testmo­ dusbefehlssignales TEST3 unterbrochen.

In dem Durchgangsstromverhinderungsmechanismus in den Lasterfassungsschaltungen 366a und 366b ermöglicht wird, gemäß dem Testmodusbefehlssignal TEST3 zu funktionieren, kann der Stromverbrauch aufgrund des Durchgangsstromes in den Laster­ fassungsschaltungen 366a und 366b zu der Zeitpunkt des Messens des Ruhestromes der Halbleiterspeichervorrichtung verhindert werden, und der Ruhestrom kann genau erfaßt werden.

Die andere Konfiguration von Fig. 41 ist ähnlich zu der von Fig. 26, die entsprechenden Komponenten sind mit den gleichen Bezugszeichen bezeichnet, und die detaillierte Beschreibung wird nicht wiederholt.

Fig. 42 zeigt ein Beispiel der Konfiguration der Lasterfas­ sungsschaltungen 366a und 366b und der Erfassungshalteschal­ tungen 316a und 316b, die in Fig. 41 dargestellt sind. Fig. 42 zeigt repräsentativ die Konfiguration der Lasterfassungs­ schaltung 366 und der Erfassungshalteschaltung 316, die für die Bitleitungslaststromversorgungsleitungen BVDL und die Speicherstromversorgungsleitungen MVDL vorgesehen sind, die entsprechend zu den Bitleitungen BL und ZBL vorgesehen sind.

Wie in Fig. 42 gezeigt ist, die Erfassungshalteschaltung 316 enthält: eine NOR-Schaltung 316a, die das Testmodusbefehls­ signal TEST3 und eine Spannung auf der Speicherstromversor­ gungsleitung MVDL an ihrer Eingangsstufe empfängt; kaskadege­ schaltete Inverter 24f und 24g von zwei Stufen zum Empfangen eines Ausgangssignales der NOR-Schaltung 316a; einen N-Kanal- MOS-Transistor 24e, der selektiv leitend gemäß dem Ausgangs­ signal des Inverters 24g gemacht wird, zum Übertragen der Ma­ ssespannung; und einen MOS-Transistor 24c, der leitend gemacht wird als Reaktion auf die Aktivierung des Testmodusbefehls­ signales TEST2, zum elektrischen Verbinden des MOS-Transistor 24e mit der Speicherstromversorgungsleitung MVDL.

Die Lasterfassungsschaltung 366 mit Leckverhinderungsfunktion enthält: eine NOR-Schaltung 367a, die das Testmodusbefehls­ signal TEST3 und eine Spannung auf der Laststromversorgungs­ leitung BVDL empfängt; kaskadegeschaltete Inverter 67d und 67f von zwei Stufen zum Empfangen eines Ausgangssignales der NOR- Schaltung 267a; einen N-Kanal-MOS-Transistor 67b, der selektiv leitend gemäß einem Ausgangssignal des Inverters 67e gemacht wird, zum Übertragen der Massespannung; und einen MOS- Transistor 67c, der leitend gemacht wird als Reaktion auf die Aktivierung des Testmodusbefehlssignales TEST2, zum elektri­ schen Verbinden des MOS-Transistors 67b mit der Speicherstrom­ versorgungsleitung MVDL.

Die Konfiguration der in Fig. 42 gezeigten Erfassungshalte­ schaltung 316 und Lasterfassungsschaltung 366 unterscheidet sich von der in Fig. 19 gezeigten Erfassungshalteschaltung 16 und Lasterfassungsschaltung 66 in dem Punkt, daß die NOR- Schaltungen 316a und 367 anstelle der Inverter 24d und 67a an der anfänglichen Eingangsstufe vorgesehen sind. Die andere Konfiguration der Schaltungen 316 und 366 ist die gleiche wie die in Fig. 19 gezeigte und die Konfiguration der Schaltungs­ gatterschaltung 265 und der BL-Ladeschaltung 13 ist die glei­ che wie die in Fig. 27 gezeigte. Die entsprechenden Komponen­ ten sind durch die gleichen Bezugszeichen bezeichnet, und die detaillierte Beschreibung wird nicht wiederholt.

Fig. 43 ist ein Signalwellenformdiagramm, das die Betriebsse­ quenz in einem Test der in Fig. 42 dargestellten Halbleiter­ speichervorrichtung zeigt. Es wird Bezug genommen auf Fig. 43, der Betrieb bei dem Test der in Fig. 42 gezeigten Halb­ leiterspeichervorrichtung wird beschrieben. In dem Ruhezustand werden die Testmodusbefehlssignales TEST1 und TEST2 auf dem L- Niveau gehalten, und das Testmodusbefehlssignal TEST3 wird auf dem H-Niveau gehalten. In diesem Zustand sind die Lasterfas­ sungsschaltung 366 und die Erfassungshalteschaltung 316 in ei­ nem inaktiven Zustand und führen keine Erfassungstätigkeit durch. Da sich das Übertragungsgatter 202 in einem nichtlei­ tenden Zustand befindet, wird die Verriegelungsschaltung 201 in einem anfänglichen Zustand gehalten. In dem Testmodus ist das Schmelzelementprogrammieren noch nicht durchgeführt, so daß die Schmelzelementprogramminformation PF auf dem L-Niveau ist.

Da das Testmodusbefehlssignal TEST3 auf dem H-Niveau ist, ist eine Ausgabe der Verriegelungsschaltung 201 anfänglich auf das L-Niveau gesetzt. Ein Ausgangssignal der NOR-Schaltung 22a an der ersten Eingangsstufe ist auf dem H-Niveau, und das Schalt­ gatter 265 ist in einem leitenden Zustand, so daß die Strom­ versorgungsspannung zu der Laststromversorgungsleitung BVDL und der Speicherstromversorgungsleitung MVDL geliefert wird.

Zu der Zeit des Überganges zu dem Testmodus wird zuerst das Testmodusbefehlssignal TEST3 auf das L-Niveau gesetzt, und die NOR-Schaltungen 316a, 367a und 201a werden freigegeben zum Tä­ tigwerden als Inverter, und der Betriebsmodus zum Erfassen ei­ ner Ruhestromabnormalität wird eingestellt. Zum Erkennen einer Speicherzelle mit normalem Betrieb aber defektem Ruhestrom wird das Testmodusbefehlssignal TEST1 auf das H-Niveau gesetzt und nach einem Ablauf von einer vorbestimmten Zeit von 20 µs zum Beispiel wird das Testmodusbefehlssignal TEST2 auf das H- Niveau für eine vorbestimmte Zeitdauer (zum Beispiel 100 ns ge­ setzt). Dadurch wird die Speicherstromversorgungsleitung MVDL, die sich auf eine Speicherzelle mit einem Kurzschlußfehler be­ zieht, der darin verursacht ist, auf das Massespannungsniveau durch die Lasterfassungsschaltung 366 oder die Erfassungshal­ teschaltung 316 getrieben. In dem Fall, in dem ein Kurzschluß wie ein Mikrokurzschluß in der Bitleitung BL oder ZBL auf­ tritt, wird die Bitleitungslaststromversorgungsleitung BVDL an dem mittleren Spannungsniveau gehalten.

In diesem Zustand wird ein Funktionstest wie das Schrei­ ben/Lesen von Daten zu/von der Speicherzelle durchgeführt, und die Speicherstromversorgungsleitung MVDL oder Bitleitungslast­ stromversorgungsleitung BVDL, die sich auf eine defekte Spei­ cherzelle beziehen, wird erkannt. Nach der Beendigung des Te­ stes durch Programmieren der Schmelzelementprogrammschaltung, die in Entsprechung zu der Schaltgatterschaltung 265 vorgese­ hen ist, wird die Schaltgatterschaltung 265, die in Entspre­ chung zu der defekten Speicherzelle vorgesehen ist, in einen nichtleitenden Zustand umgewandelt, und die Bitleitungslast­ stromversorgungsleitung BVDL und Speicherstromversorgungslei­ tung MVDL werden von dem Stromversorgungsknoten getrennt.

Zu der Zeit des Tests sind die Testmodusbefehlssignale TEST1 bis TEST3 auf das L-Niveau gesetzt, und ein Ruhestrom wird er­ faßt. In der Verriegelungsschaltung 201 wird das Spannungsni­ veau der Speicherstromversorgungsleitung MVDL gehalten. Daher gibt in dem Fall, in dem die Speicherstromversorgungsleitung MVDL auf die Spannung des L-Niveaus gesetzt ist, die Verriege­ lungsschaltung 201 ein Signal auf H-Niveau aus, die Schaltgat­ terschaltung 265 ist in einem nichtleitenden Zustand, und der Stromversorgungsknoten ist von der Bitleitungslaststromversor­ gungsleitung BVDL und der Speicherstromversorgungsleitung MVDL getrennt. In diesem Zustand wird der Ruhestrom gemessen. Die Bitleitungslaststromversorgungsleitung BVDL, wenn sie mit der defekten Speicherzelle verknüpft ist, wird von dem Stromver­ sorgungsknoten durch die Schaltgatterschaltung 265 getrennt, und der Stromverbrauch in dem Ruhezustand kann genau gemessen werden.

In dem Fall, in dem das Testmodusbefehlssignal TEST3 auf das H-Niveau in solch einem Zustand gesetzt wird, gehen die beiden NOR-Schaltungen 316a und 367a in einen Sperrzustand, und die Ausgangssignale der NOR-Schaltungen 316a und 367a sind auf den L-Niveau fixiert. Andererseits wird ein Ausgangssignal der Verriegelungsschaltung 201 auf das L-Niveau gezwungen, und die Schaltgatterschaltung 265 wird leitend gemacht. Daher werden in dem Fall, in dem die Bitleitungslaststromversorgungsleitung BVDL mit dem Stromversorgungsknoten durch die Schaltgatter­ schaltung 265 verbunden ist, selbst wenn das Spannungsniveau der Bitleitungslaststromversorgungsleitung auf das mittlere Spannungsniveau fällt aufgrund eines Kurzschlusses wie ein Mi­ krokurzschluß in diesem Zustand, die Ausgangssignale der NOR- Schaltungen 316a und 367a auf dem L-Niveau fixiert, und ein Durchgangsstrom kann an dem Fließen in den Erfassungsschaltun­ gen 316 und 366 verhindert werden. Somit kann der Ruhestrom mit Genauigkeit gemessen werden.

Durch Programmieren der Schmelzelementprogrammschaltung nach Beendigung des Tests geht die Schaltgatterschaltung 265, die entsprechend zu einer defekten Speicherzelle vorgesehen ist, in einen nichtleitenden Zustand, und das Testmodusbefehls­ signal TEST wird auf das H-Niveau in einem Ruhezustand ge­ setzt. Selbst wenn die Bitleitungslaststromversorgungsleitung BVDL auf das mittlere Spannungsniveau aufgrund eines Kurz­ schlusses getrieben wird, kann der Durchgangsstrom in der Lasterfassungsschaltung am Fließen zuverlässig gehindert wer­ den, und der Ruhestrom kann zuverlässig in einem normalen Be­ triebsmodus verringert werden.

Selbst wenn das Spannungsniveau der Speicherstromversorgungs­ leitung MVDL auf das mittlere Spannungsniveau aufgrund eines Kurzschlusses oder ähnlichem in solch einem Zustand getrieben wird, kann das Auftreten eines Durchgangsstromes in der Erfas­ sungshalteschaltung 316 mit Zuverlässigkeit verhindert werden.

Modifikation

Fig. 44 zeigt eine Konfiguration einer Modifikation der drei­ zehnten Ausführungsform. Die Konfiguration des in Fig. 44 ge­ zeigten Schaltkreises 106 unterscheidet sich von dem Schalt­ kreis 106 in Fig. 40 in dem folgenden Punkt. In dem Schalt­ kreis 106 ist anstelle des Inverters 140a eine NOR-Schaltung 340a vorgesehen, die das Testmodusbefehlssignal TEST3 und eine Spannung auf der Hauptspeicherstromversorgungsleitung MVDLMj empfängt. Anstelle des Inverters 140b ist eine NOR-Schaltung 340b vorgesehen, die eine Spannung auf der Bitleitungslast­ stromversorgungsleitung BVDLj und das Testmodusbefehlssignal TEST3 empfängt. Die andere Konfiguration der Fig. 44 ist die gleiche wie die in Fig. 40 gezeigte, die entsprechenden Kom­ ponenten sind mit den gleichen Bezugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt.

Bezüglich der Konfiguration des in Fig. 44 gezeigten Schalt­ kreises 106, wenn das Testmodusbefehlssignal TEST3 auf das H- Niveau gesetzt wird, sind die Ausgangssignale der NOR- Schaltungen 340a und 340b auf dem L-Niveau fixiert. In diesem Zustand fließt, selbst wenn die Spannung auf der Bitleitungs­ laststromversorgungsleitung BVDLj auf ein mittleres Spannungs­ niveau in einem Test zum Erfassen eines Kurzschlusses fällt, kein Durchgangsstrom in der NOR-Schaltung 340b. Selbst in dem Fall, in dem ein Mikrokurzschluß auftritt, da die Bitleitungs­ laststromversorgungsleitung BVDLj und die Hauptspeicherstrom­ versorgungsleitung MVDLMj von dem Stromversorgungsknoten durch die Verriegelungsschaltung in dem Schaltkreis 106 getrennt ist und der Pfad des Leckstromes des Mikrokurzschlusses abge­ schnitten ist, kann der Einfluß des Mikrokurzschlusses elimi­ niert werden, und der Ruhestrom kann genau gemessen werden.

Selbst in dem Fall, in dem die MOS-Transistoren 140j und 140i in dem Schaltkreis 106 nach dem Schmelzelementprogrammieren in der Schmelzelementprogrammschaltung 108j ausgeschaltet sind und selbst wenn die Bitleitungslaststromversorgungsleitung BVDLj und/oder die Hauptspeicherstromversorgungsleitung MVDLMj auf das mittlere Spannungsniveau in einem Ruhezustandsmodus getrieben wird, fließt kein Durchgangsstrom, und der Ruhestrom kann verringert werden.

Bei den in Fig. 42 und 44 gezeigten Konfigurationen zum Er­ fassen des Spannungsniveaus der Speicherstromversorgungslei­ tung MVDL oder MVDLMj kann jede NOR-Schaltung 316a und 340a durch einen Inverter ersetzt werden. Dieses ist so, da in dem Fall, in dem die Stromversorgungsspannung der Speicherstrom­ versorgungsleitung MVDL oder MVDLMj sich auf das mittlere Spannungsniveau senkt, die Speicherstromversorgungsleitung MVDL oder MVDLMj auf das Massespannungsniveau durch ihre Span­ nungsniveauerfassungstätigkeit getrieben wird. Wenn jedoch die Zeitdauer, während der die Speicherstromversorgungsleitung MVDL oder MVDLMj auf dem mittleren Spannungsniveau gehalten wird, lang bei der Erfassungstätigkeit ist, fließt ein nicht vernachlässigbarer Durchgangsstrom. Daher kann durch Benutzen der NOR-Schaltung 316a oder 340a das Auftreten des Durchgangs­ stromes mit Zuverlässigkeit verhindert werden.

In dem Zustand, in dem beide Testmodusbefehlssignale TEST1 und TEST2 auf das L-Niveau gesetzt sind, kann durch Setzen des Testmodusbefehlssignales TEST3 auf das H-Niveau, selbst wenn die Speicherstromversorgungsleitung MVDLMj oder MVDL auf das mittlere Spannungsniveau aus irgendeinem Grund vor dem Schmel­ zelementprogrammieren getrieben wird, das Auftreten eines Durchgangsstromes in den NOR-Schaltungen 316a und 340a mit Zu­ verlässigkeit verhindert werden.

Wie oben beschrieben wurde, wird gemäß der dreizehnten Ausfüh­ rungsform in der Lasterfassungsschaltung 366 oder dem Schalt­ kreis 106 eine Gateschaltung, die mit der Bitleitungslast­ stromversorgungsleitung BVDL (oder BVDLj) verbunden ist, se­ lektiv in einen Freigabe/Sperrzustand durch das Testmodusbe­ fehlssignal TEST3 gesetzt. In dem Ruhezustand kann ein Aus­ gangssignal des NOR-Gatters auf dem L-Niveau fixiert werden. Selbst in dem Fall, in dem die Bitleitungslaststromversor­ gungsleitung auf das mittlere Spannungsniveau getrieben wird, kann das Fließen des Durchgangsstromes in der Lasterfassungs­ schaltung mit Zuverlässigkeit verhindert werden. Somit kann der Ruhestrom genau gemessen werden.

Vierzehnte Ausführungsform

Fig. 45 zeigt eine Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer vierzehnten Ausfüh­ rungsform der Erfindung. Wie in Fig. 45 gezeigt ist, unter­ scheidet sich die Konfiguration der Lasterfassungsschaltung 366 zum Treiben der Speicherstromversorgungsleitung MVDL gemäß der Spannung auf der Bitleitungslaststromversorgungsleitung BVDL von der der in Fig. 18 gezeigten Lasterfassungsschaltung 66. Genauer, die in Fig. 45 gezeigte Lasterfassungsschaltung 366 enthält einen N-Kanal-MOS-Transistor 367c, der leitend ge­ macht wird als Reaktion auf ein Ausgangssignal des Inverters 67e, zum Übertragen der Massespannung, einen N-Kanal-MOS- Transistor 367b, der leitend gemacht wird als Reaktion auf die Aktivierung des Testmodusbefehlssignales TEST2, zum Verbinden des MOS-Transistors 367c mit der Bitleitungslaststromversor­ gungsleitung BVDL. Die andere Konfiguration der Lasterfas­ sungsschaltung 366 ist die gleiche wie die der in Fig. 18 ge­ zeigten Lasterfassungsschaltung 66. Die entsprechenden Kompo­ nenten sind mit den gleichen Bezugszeichen bezeichnet, und ih­ re detaillierte Beschreibung wird nicht wiederholt.

Die Konfiguration einer jeden der Schaltgatterschaltung 265 und Verriegelungsschaltung 201 ist die gleiche wie die der entsprechenden in Fig. 27 gezeigten Schaltung. Die Konfigura­ tion einer jeden der Erfassungshalteschaltung 16 und BL- Ladeschaltung 13 ist die gleiche wie die in Fig. 18 gezeigte. Die entsprechenden Komponenten sind mit den gleichen Bezugs­ zeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt.

Fig. 46 ist ein Diagramm, das Wellenformen von Testmodusbe­ fehlssignalen in einem Testbetriebsmodus der Halbleiterspei­ chervorrichtung gemäß der vierzehnten Ausführungsform dar­ stellt. Es wird Bezug genommen auf Fig. 46, der Betrieb in dem Testmodus der in Fig. 45 gezeigten Konfiguration wird un­ ten beschrieben.

Die Testbetriebssequenz unter Benutzung der in Fig. 46 ge­ zeigten Signalwellenformen ist im wesentlichen der gleiche wie der in Fig. 43 gezeigte.

In einem normalen Betriebsmodus vor dem Testbetriebsmodus sind die beiden Testmodusbefehlssignale TEST1 und TEST2 auf dem L- Niveau, das Testmodusbefehlssignal TEST3 ist auf dem H-Niveau, ein Ausgangssignal des Verriegelungsgatters 201 ist auf dem L- Niveau, und die Schaltgatterschaltung 265 ist in einem Lei­ tungszustand vor einem Testmodus.

Bei der Konfiguration der in Fig. 45 gezeigten Lasterfas­ sungsschaltung 366 wird, wenn das Testmodusbefehlssignal TEST2 auf dem L-Niveau ist, da der MOS-Transistor 367b in einem nichtleitenden Zustand ist, die Bitleitungslaststromversor­ gungsleitung BVDL von dem Masseknoten getrennt. Andererseits, wenn das Testmodusbefehlssignal TEST2 hoch geht, geht der MOS- Transistor 367b in den leitenden Zustand.

Bei dem Testbetriebsmodus geht das Testbetriebsmodusbefehls­ signal TEST1 hoch, und die Schaltgatterschaltung 265 geht in einen nichtleitenden Zustand. In dem Fall, in dem das Span­ nungsniveau der Bitleitungslaststromversorgungsleitung BVDL auf das mittlere Spannungsniveau aufgrund eines Mikrokurz­ schlusses oder ähnlichem abfällt und auf solch ein Spannungs­ niveau fällt, das die Inverterschaltung 67a, die als Niveaude­ tektor funktioniert, ein Signal auf dem H-Niveau ausgibt, der MOS-Transistor 367c als auch der MOS-Transistor 367d leitend gemacht werden. Wenn in diesem Zustand das Testbetriebsmodus­ befehlssignal TEST2 hoch geht, wird die Bitleitungslaststrom­ versorgungsleitung BVDL auf das Massespannungsniveau durch die MOS-Transistoren 367b und 367c getrieben. Daher werden in die­ sem Fall sowohl die Speicherstromversorgungsleitung MVDL als auch die Bitleitungslaststromversorgungsleitung BVDL auf dem L-Niveau gehalten.

Selbst wenn die Testmodusbefehlssignale TEST1 und TEST2 danach auf das L-Niveau gesetzt werden, wird, da das Testbetriebsmo­ dusbefehlssignal TEST3 in der Verriegelungsschaltung 201 auf dem L-Niveau ist, die Spannung des L-Niveaus der Speicher­ stromversorgungsleitung MVDL als Reaktion auf das H-Niveau des Testbetriebsmodusbefehlssignals TEST2 verriegelt. Die Schalt­ gatterschaltung 365 ist in dem nichtleitenden Zustand, und die Bitleitungslaststromversorgungsleitung BVDL und die Speicher­ stromversorgungsleitung MVDL halten den Zustand, in dem sie von dem Stromversorgungsknoten getrennt sind.

Selbst wenn alle Testmodusbefehlssignale TEST1 bis TEST3 in solch einem Zustand auf das L-Niveau gesetzt sind, hält, da ein Leckstrom, der das Spannungsniveau auf der Bitleitungs­ laststromversorgungsleitung BVDL senkt, vorhanden ist, die Bitleitungslaststromversorgungsleitung BVDL das Massespan­ nungsniveau. Daher werden alle Testmodusbefehlssignale TEST1 bis TEST3 auf das L-Niveau gesetzt, und der Ruhestrom der Halbleiterspeichervorrichtung wird gemessen. Ein Eingangs­ signal der Inverterschaltung 67a, die als eine Spannungserfas­ sungsschaltung funktioniert, ist das Massespannungsniveau, und kein Strom wird in dem Inverter 67a erzeugt. Daher kann ohne Betrachtung des Stromverbrauches in der Lasterfassungsschal­ tung 366 der Ruhestrom in der Halbleiterspeichervorrichtung genau gemessen werden. Zu dieser Zeit ist die Speicherstrom­ versorgungsleitung MVDL bereits auf das Massespannungsniveau getrieben, und ein Durchgangsstrom fließt ähnlicherweise nicht in die Inverterschaltung 24d zu der Zeit des Messens des Ruhe­ stromes.

Wie oben beschrieben wird durch Erfassen des Spannungsniveaus der Bitleitungslaststromversorgungsleitung BVDL und Setzen des Spannungsniveaus der Bitleitungslaststromversorgungsleitung BVDL gemäß dem Erfassungsresultat in dem Testmodus eine Spei­ cherzelle mit normalem Betrieb aber defektem Ruhestrom er­ kannt, und dann kann der Ruhestrom der Halbleiterspeichervor­ richtung darauf folgend mit Genauigkeit gemessen werden, ohne daß er durch den Durchgangsstrom der Erfassungsschaltung be­ einflußt wird.

Modifikation

Fig. 47 ist ein Schaltbild, das die Konfiguration einer Modi­ fikation der vierzehnten Ausführungsform zeigt. Die Konfigura­ tion des in Fig. 47 gezeigten Schaltkreises unterscheidet sich von dem in Fig. 40 gezeigten Schaltkreis in dem folgen­ den Punkt. Genauer, der Schaltkreis 106 enthält weiter einen N-Kanal-MOS-Transistor 340d, der leitend gemacht wird als Re­ aktion auf ein Ausgangssignal der Inverterschaltung 140f, zum Übertragen der Massespannung, und einen N-Kanal-MOS-Transistor 340c, der leitend gemacht wird als Reaktion auf die Aktivie­ rung des Testmodusbefehlssignales TEST2, zum elektrischen Ver­ binden des MOS-Transistors 340d mit der Bitleitungslaststrom­ versorgungsleitung BVDLj. Die andere Konfiguration des Schalt­ kreises 106 ist die gleiche wie die des in Fig. 40 gezeigten Schaltkreises. Die entsprechenden Komponenten werden mit den gleichen Bezugszeichen versehen und ihre detaillierte Be­ schreibung wird nicht wiederholt.

Auch bei der in Fig. 47 gezeigten Konfiguration des Schalt­ kreises 106 wird in dem Fall, in dem das Spannungsniveau der Bitleitungslaststromversorgungsleitung BVDLj auf das mittlere Spannungsniveau sinkt, wenn das Testmodusbefehlssignal TEST2 aktiviert wird, die Bitleitungslaststromversorgungsleitung BVDLj auf das Massespannungsniveau durch die MOS-Transistoren 340d und 340c getrieben. Ähnlich wird auch die Hauptspeicher­ stromversorgungsleitung MVDLMj auf das Massespannungsniveau getrieben. Selbst wenn daher alle Testmodusbefehlssignale TEST1 bis TEST3 auf das L-Niveau gesetzt sind, befinden sich die Speicherstromversorgungsleitung MVDLMj und die Bitlei­ tungslaststromversorgungsleitung BVDLj auf dem Massespannungs­ niveau, und in den Invertern 140d und 140a fließt kein Durch­ gangsstrom. Somit kann der Ruhestrom genau gemessen werden.

Nach dem Schmelzelementprogrammieren gibt es in dem Fall, in dem die MOS-Transistoren 140j und 140i in den nichtleitenden Zustand versetzt sind und das Spannungsniveau der Bitleitungs­ laststromversorgungsleitung BVDLj aus irgendeinem Grund das mittlere Spannungsniveau annimmt, die Möglichkeit, daß ein Durchgangsstrom in dem Inverter 140d fließt. Die Leckquelle, die in der Bitleitungsstromversorgungsleitung BVDLj vorhanden ist, ist eine Leckquelle, die bewirkt, daß das Spannungsniveau der Bitleitungslaststromversorgungsleitung BVDLj absinkt. Wenn die Leckquelle eine Leckquelle zu der Massespannungsquelle ist, wird die Bitleitungslaststromversorgungsleitung BVDLj auf dem Massespannungsniveau gehalten, und kein Durchgangsstrom tritt in dem Inverter 140d auf.

Wie oben beschrieben wurde, wird gemäß der vierzehnten Ausfüh­ rungsform, wenn die Spannung der Bitleitungslaststromversor­ gungsleitung absinkt, das Spannungsniveau der Bitleitungslast­ stromversorgungsleitung erfaßt, und gemäß dem erfaßten Resul­ tat wird die Bitleitungslaststromversorgungsleitung auf das Massespannungsniveau getrieben. Selbst in dem Fall, in dem die Leckquelle, die die Bitleitungsstromversorgungsleitung auf ein mittleres Spannungsniveau durch einen Kurzschluß absenkt, vor­ handen ist, wird die Bitleitungslaststromversorgungsleitung zuverlässig auf das Massespannungsniveau getrieben. Somit kann das Auftreten eines Durchgangsstromes in der Schaltung zum Er­ fassen der Spannung auf der Bitleitungslaststromversorgungs­ leitung zuverlässig verhindert werden, und der Ruhestrom kann genau erfaßt werden. Daher kann in dem Testmodus, der durchge­ führt wird, nachdem die Speicherzelle mit normalem Betrieb aber defektem Ruhestrom erkannt ist, ein Ruhestrommeßtest zu­ verlässig durchgeführt werden.

Fünfzehnte Ausführungsform

Fig. 48 zeigt eine Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer fünfzehnten Ausfüh­ rungsform der Erfindung. Die Konfiguration der in Fig. 48 ge­ zeigten Lasterfassungsschaltung 366 unterscheidet sich von der in Fig. 55 gezeigten Lasterfassungsschaltung 366 in dem fol­ genden Punkt. Insbesondere ist eine NOR-Schaltung 367a, die die Spannung auf der Bitleitungslaststromversorgungsleitung BVDL und das Testmodusbefehlssignal TEST3 empfängt, anstelle des Inverters 67a an der ersten Eingangsstufe vorgesehen. In der Erfassungshalteschaltung 316 ist anstelle des Inverters 24d eine NOR-Schaltung 316a vorgesehen, die das Testmodusbe­ fehlssignal TEST3 und die Spannung auf der Speicherstromver­ sorgungsleitung MVDL empfängt. Die andere Konfiguration ist ähnlich zu der der Schaltungen 366 und 316, die in Fig. 45 gezeigt sind. Die entsprechenden Komponenten sind mit den gleichen Bezugszeichen bezeichnet, und ihre detaillierte Be­ schreibung wird nicht wiederholt. Die Konfigurationen der Schaltgatterschaltung 265, der Verriegelungsschaltung 201 und der BL-Lastschaltung 13 sind die gleichen wie jene in Fig. 45. Die entsprechenden Komponenten sind mit den gleichen Be­ zugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt.

Bei der Konfiguration der in Fig. 48 gezeigten Lasterfas­ sungsschaltung 366 wird, wenn das Testmodusbefehlssignal TESTS auf dem H-Niveau ist, ein Ausgangssignal der NOR-Schaltung 367 auf dem L-Niveau fixiert. Daher wird in dem Ruhezustand, in dem das Testmodusbefehlssignal TESTS auf das H-Niveau gesetzt wird, selbst in dem Fall, in dem die Bitleitungslaststromver­ sorgungsleitung BVDL auf ein mittleres Spannungsniveau sinkt, ein Ausgangssignal der NOR-Schaltung 367a auf dem L-Niveau fi­ xiert, und kein Durchgangsstrom fließt.

Alle Testmodusbefehlssignale TEST1 bis TEST3 werden auf das L- Niveau nach der Beendigung des Testes zum Erfassen eines Kurz­ schlußfehlers gesetzt, wie in Fig. 49 gezeigt ist. In dem Fall, in dem eine Leckquelle in der Bitleitungslaststromver­ sorgungsleitung BVDL existiert, sind beide MOS-Transistoren 67c und 367b in einem nichtleitenden Zustand in der Lasterfas­ sungsschaltung, ein Ausgangssignal der Verriegelungsschaltung 201 ist auf dem H-Niveau, und die Bitleitungslaststromversor­ gungsleitung BVDL wird von dem Masseknoten getrennt. Eine Leckquelle, die das Spannungsniveau absenkt, ist in der Bit­ leitungslaststromversorgungsleitung BVDL vorhanden. Durch die Leckquelle wird die Bitleitungslaststromversorgungsleitung BVDL auf dem Massespannungsniveau gehalten. Daher fließt in der Lasterfassungsschaltung 366 kein Durchgangsstrom, und der Ruhestrom kann genau erfaßt werden.

Bezüglich der Erfassungshalteschaltung 316, in dem Fall, in dem die Speicherstromversorgungsleitung MVDL von dem Stromver­ sorgungsknoten gemäß einem Ausgangssignal der Verriegelungs­ schaltung 201 getrennt ist, wird das Spannungsniveau der Spei­ cherstromversorgungsleitung auf dem Massespannungsniveau durch die Erfassungshalteschaltung 316 gehalten. Folglich kann, wenn die Testmodusbefehlssignale TEST1 bis TEST3 auf das L-Niveau gesetzt sind, der Ruhestrom genau erfaßt werden.

Selbst wenn die Schmelzelementprogrammierung durchgeführt wird, wird die Schaltgatterschaltung 265, die einer defekten Spalte entspricht, in einen nichtleitenden Zustand versetzt, und die Bitleitungslaststromversorgungsleitung BVDL wird von dem Stromversorgungsknoten getrennt, die NOR-Schaltungen 367a und 316a, deren Ausgangssignal jeweils auf dem L-Niveau in dem Ruhezustand fixiert ist (wenn sich das Testmodusbefehlssignal TEST3 auf dem H-Niveau befindet), verursachen keinen Durch­ gangsstrom. Somit kann der Ruhestrom verringert werden (selbst wenn die Bitleitungslaststromversorgungsleitung BVDL auf einem mittleren Spannungsniveau aufgrund der Leckquelle in dem nor­ malen Betriebsmodus gehalten wird, fließt kein Ruhestrom).

Ähnlich zu der Bitleitungslaststromversorgungsleitung wird auch in dem Fall, in dem die Speicherstromversorgungsleitung MVDL ein Spannungsniveau aufweist, das auf ein mittleres Span­ nungsniveau aufgrund eines Mikrokurzschlusses oder ähnliches getrieben wird, soweit das Testmodusbefehlssignal TEST3 auf dem H-Niveau ist, keinen Durchgangsstrom verursacht, und der Ruhestrom kann verringert werden.

In dem die in Fig. 48 gezeigte Konfiguration benutzt wird, fließt selbst in dem Fall, in dem die Bitleitungslaststromver­ sorgungsleitung BVDL auf einem mittleren Spannungsniveau ge­ halten wird, kein Durchgangsstrom in der Lasterfassungsschal­ tung 366, und der Ruhestrom kann genau erfaßt werden. In dem Fall, in dem die Bitleitungslaststromversorgungsleitung BVDL entsprechend einer defekten Spalte von dem Stromversorgungs­ knoten getrennt ist, zum Liefern der Stromversorgungsspannung durch die Schmelzelementprogrammierung wird, selbst wenn die Bitleitungslaststromversorgungsleitung BVDL, die entsprechend der defekten Spalte vorgesehen ist, kein mittleres Spannungs­ niveau annimmt, das Testmodusbefehlssignal TEST3 auf das H- Niveau (in dem normalen Betriebsmodus) gesetzt, und daher kann das Auftreten eines Durchgangsstromes in der Lasterfassungs­ schaltung 366 verhindert werden, und der Ruhestrom kann ver­ ringert werden.

Die Verhinderung des Auftretens eines Durchgangsstromes in der Lasterfassungsschaltung 366 gilt ähnlich für die Erfassungs­ halteschaltung 316, so daß der Ruhestrom verringert wird. So­ mit kann eine Halbleiterspeichervorrichtung mit einem verrin­ gerten Ruhestrom realisiert werden, was die Messung eines Ru­ hestromes ermöglicht.

Modifikation

Fig. 50 zeigt eine Konfiguration einer Modifikation der fünf­ zehnten Ausführungsform. Die Konfiguration des in Fig. 50 ge­ zeigten Schaltkreises 106 unterscheidet sich von dem in Fig. 47 gezeigten Schaltkreis in dem folgenden Punkt. Insbesondere ist anstelle des Inverters 140a zum Erfassen der Spannung auf der Speicherstromversorgungsleitung MVDLMj eine NOR-Schaltung 340a vorgesehen, die das Testmodusbefehlssignal TEST3 und die Spannung auf der Hauptspeicherstromversorgungsleitung MVDLMj empfängt. Ähnlich ist anstelle des Inverters 140d zum Erfassen des Spannungsniveaus der Bitleitungslaststromversorgungslei­ tung BVDLj eine NOR-Schaltung 340b vorgesehen, die das Testmo­ dusbefehlssignal TEST3 und die Spannung auf der Bitleitungs­ laststromversorgungsleitung BVDLj empfängt. Die andere Konfi­ guration des in Fig. 50 gezeigten Schaltkreises 106 ist die gleiche wie jene des in Fig. 47 gezeigten Schaltkreises. Die entsprechenden Komponenten sind mit den gleichen Bezugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wie­ derholt.

Auch bei der Konfiguration des in Fig. 50 gezeigten Schalt­ kreises werden, wenn das Testmodusbefehlssignal TEST auf dem H-Niveau ist, die Ausgangssignale der NOR-Schaltungen 340a und 340b auf dem L-Niveau fixiert. Selbst wenn die Spannungen auf der Bitleitungslaststromversorgungsleitung BVDLj und Speicher­ stromversorgungsleitung MVDLMj sich auf einem mittleren Span­ nungsniveau befinden, fließt kein Durchgangsstrom in dem Schaltkreis 106.

In dem Fall, in dem die Bitleitungslaststromversorgungsleitung BVDLj und die Speicherstromversorgungsleitung MVDLj, die sich auf eine defekte Spalte beziehen, werden diese Stromversor­ gungsleitungen BVDLj und MVDLj auf dem Massespannungsniveau gehalten, selbst wenn alle Testmodusbefehlssignale TEST1 bis TEST3 auf das L-Niveau gesetzt sind. Kein Durchgangsstrom wird in der Erfassungsschaltung 106 erzeugt, und der Ruhestrom kann genau gemessen werden. In dem normalen Betriebsmodus befindet sich das Testmodusbefehlssignal TEST3 auf dem H-Niveau, und der Ruhestrom kann verringert werden, da die Ausgangssignale der NOR-Schaltungen 340a und 340b auf das L-Niveau gezwungen sind.

Bei den in Fig. 48 und 50 gezeigten Konfigurationen können jede der NOR-Schaltungen 340b und 340a, die mit der Speicher­ stromversorgungsleitung MVDL und MVDLMj verbunden sind, durch einen Inverter ersetzt werden. Das heißt, eine Konfiguration, bei der eine NOR-Schaltung nur für die Bitleitungslaststrom­ versorgungsleitung BVDL oder BVDLj vorgesehen ist, kann ver­ wendet werden.

Andere Ausführungsformen

In dem vorangehenden ist ein statischer Direktzugriffsspeicher (SRAM) als die Halbleiterspeichervorrichtung als Beispiel be­ schrieben. Die vorliegende Erfindung kann jedoch zum Beispiel auf Lesestromversorgungsleitungen von Leseverstärkerschaltun­ gen angewendet werden, die differentiell Spannung individuel­ ler Speicherzellenspalten in einem dynamischen Direktzu­ griffsspeicher (DRAM) verstärken und verriegeln.

Zusätzlich kann bei einem DRAM die vorliegende Erfindung zum Beispiel auf Bitleitungsvorladespannungsübertragungsleitungen zum Vorladen und Ausgleichen der Bitleitungen auf ein vorbe­ stimmtes Spannungsniveau angewendet werden. Wenn die Bitlei­ tungen auf ein mittleres Spannungsniveau (VDD/2) vorgeladen und ausgeglichen werden, werden die Eingangslogikschwellen­ spannungen der Inverter zum Erfassen der Spannungsniveaus der Bitleitungsvorladespannungsübertragungsleitungen unter das Vorladespannungsniveau gesetzt. Daher können die Bitleitungs­ vorladespannungsübertragungsleitungen auf das Massespannungs­ niveau getrieben werden, wenn die Bitleitungsspannungsübertra­ gungsleitung einen Spannungsabfall verursacht. Wenn die in den Speicherzellen gespeicherten Daten ausgelesen werden, sind Bitleitungen, die mit einer Ruhestromabnormalität verknüpft sind, beide auf dem Massespannungsniveau, und die entsprechen­ de Leseverstärkerschaltung empfängt keine komplementären Da­ ten. Daher kann, da diese Leseverstärkerschaltung keinen nor­ malen Lesebetrieb durchführen kann, in dem die Lesedaten mit Schreibdaten verglichen werden, die Bitleitung, die den Ruhe­ stromfehler verursacht, identifiziert werden.

Wie oben beschrieben wurde, werden gemäß der vorliegenden Er­ findung in dem Testmodus Spannungsübertragungsleitungen von dem Referenzpotentialknoten getrennt, die Spannungsniveaus der Spannungsübertragungsleitungen werden erfaßt, und die Span­ nungsübertragungsleitungen werden auf ein Spannungsniveau ent­ sprechend des Erfassungsresultates gesetzt. Dadurch kann eine Bestimmung durchgeführt werden, ob ein unnormaler Ruhestrom durch die Spannungsübertragungsleitungen fließt. Zusätzlich kann eine Speicherzelle, die einen unnormalen Ruhestrom verur­ sacht, durch Auslesen der in den Speicherzellen gespeicherten Daten identifiziert werden. Dadurch kann durch Redundanzerset­ zung die Speicherzelle mit normalem Betrieb aber defektem Ru­ hestrom repariert werden, und der Ruhestromdefekt kann repa­ riert werden.

Claims (23)

1. Halbleiterspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (SMC), die in Spalten und Zeilen vorgesehen sind;
einem ersten Referenzpotentialknoten (VDD);
einem Schaltkreis (5), der elektrisch mit dem ersten Referenz­ potentialknoten (VDD) verbunden ist und selektiv leitend ge­ macht wird zum Übertragen eines Referenzpotentiales des ersten Referenzpotentialknotens (VDD), wenn er leitend gemacht wird;
einer ersten Spannungsübertragungsleitung (MVDL; MVCL; MVDLM) zum Übertragen einer Spannung, die von dem Schaltkreis (5) empfangen wird, an die Mehrzahl von Speicherzellen (SMC); und
einer Spannungssteuerschaltung (6), die in einem spezifischen Betriebsmodus aktiviert wird, zum Erfassen, ob ein Potential der ersten Spannungsübertragungsleitung auf einem vorbestimm­ ten Potentialniveau liegt, und zum Einstellen des Potentiales der ersten Spannungsübertragungsleitung (MVDL; MVCL; MVDLM) auf ein Niveau gemäß des Resultates der Erfassung in Überein­ stimmung mit dem Resultat der Erfassung.

2. Halbleiterspeichervorrichtung nach Anspruch 1,
bei der der spezifische Betriebsmodus ein Testmodus zum Testen der Halbleiterspeichervorrichtung ist; und
die Spannungssteuerschaltung (6) eine Schaltung (16a, 16b; 46a, 46b) zum Treiben der ersten Spannungsübertragungsleitung (MVDL; MVCL; MVDLM) auf ein Massespannungsniveau, wenn das Po­ tential der ersten Spannungsübertragungsleitung niedriger als das vorbestimmte Potentialniveau ist, aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der der Schaltkreis (5) eine Mehrzahl von Schaltgattern (15a, 15b; 45a, 45b) aufweist, die jeweils für eine vorbe­ stimmte Zahl von Speicherzellen (SMC) aus der Mehrzahl von Speicherzellen vorgesehen sind und nichtleitend gemacht wer­ den, wenn eine entsprechende Speicherzelle durch eine redun­ dante Zelle ersetzt ist.

4. Halbleiterspeichervorrichtung nach Anspruch 1, bei der der vorbestimmte Betriebsmodus ein Testmodus zum Te­ sten der Halbleiterspeichervorrichtung ist und der Schaltkreis (5) nichtleitend in dem Testmodus gemacht wird.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4,
bei der die erste Spannungsübertragungsleitung (MVDL; MVCL; MVDLM) eine Mehrzahl von ersten Spannungsleitungen (MVDLa, MVDLb; MVCLa, MVCLb; MVDLj) aufweist, die jeweils entsprechend einer vorbestimmten Zahl von Speicherzellen aus der Mehrzahl von Speicherzellen vorgesehen sind; und
der Schaltkreis (5) Schaltgatter (15a, 15b; 45a, 45b; 22ca-22cc) aufweist, die entsprechend der ersten Spannungsleitungen vorgesehen sind.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, mit einem Hilfsschaltkreis (50a, 50c; 50i), der zwischen dem ersten Referenzpotentialknoten (VDD) und der ersten Spannungs­ übertragungsleitung (MVDL; MVCL; MVDLM) parallel zu dem Schaltkreis (5) vorgesehen ist und einen Widerstand im Lei­ tungszustand höher als ein Widerstand des Schaltkreises (5) im Leitungszustand aufweist.

7. Halbleiterspeichervorrichtung nach Anspruch 6, bei der der vorbestimmte Betriebsmodus ein Testmodus ist zum Ausführen eines Tests der Halbleiterspeichervorrichtung und der Hilfsschaltkreis (50a-50c; 50i) in dem Testmodus leitend gemacht wird.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7,
bei der die Speicherzellen (SMC) Speicherzellen vom Verriege­ lungstyp sind und
die erste Spannungsübertragungsleitung (MVDL; MVCL; MVDLM) ei­ ne Speicherstromversorgungsleitung zum Übertragen einer Strom­ versorgungsspannung zu den Speicherzellen ist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8,
bei der der Schaltkreis (5) eine Mehrzahl von Schaltgattern (15a-15c; 45a-45c; 22ca-22cc) aufweist, die jeweils für eine vorbestimmte Zahl von Speicherzellen aus der Mehrzahl von Speicherzellen vorgesehen sind;
die erste Spannungsübertragungsleitung (MVDL; MVCL; MVDLM) ei­ ne Mehrzahl von ersten Spannungsleitungen (MVDLa-MVCLc; MVCLa-MVCLc; MVDLMj) aufweist, die entsprechend zu den Schaltgattern vorgesehen sind;
und die Halbleiterspeichervorrichtung weiter aufweist:
eine Mehrzahl von Bitleitungspaaren (BLa, ZBLa, BLb, ZBLb; BLP), die jeweils entsprechend einer Spalte der Speicherzellen vorgesehen sind und elektrisch mit den Speicherzellen auf ei­ ner entsprechenden Spalte verbunden sind;
eine Mehrzahl von Lastschaltkreisen (65aa), die entsprechend dem Schaltgatter vorgesehen sind, elektrisch mit einem zweiten Referenzpotentialknoten (VDD) verbunden sind und in dem spezi­ fischen Modus leitend gemacht sind zum Übertragen einer Span­ nung auf dem zweiten Referenzpotentialknoten, wenn sie leitend gemacht sind;
Lastspannungsübertragungsleitungen (BVDLa, BVDLb; BVDL; BVDLj), die entsprechend den Lastschaltkreisen vorgesehen sind, zum Übertragen einer von den entsprechenden Lastschalt­ kreisen empfangenen Spannung;
Bitleitungslastschaltungen (13a, 13b), die entsprechend den Bitleitungspaaren vorgesehen sind, zum Laden von Bitleitungen von entsprechenden Bitleitungspaaren gemäß den Spannungen, die durch die entsprechenden Lastspannungsleitungen mindestens in einem Ruhezustand übertragen werden; und
eine Lastspannungserfassungsschaltung (66a, 66b) zum Erfassen in dem spezifischen Betriebsmodus der Potentiale der Lastspan­ nungsübertragungsleitungen und zum Setzen des Potentiales der ersten Spannungsübertragungsleitung (MVDL; MVDLa, MVDLb; MVCL; MVCLa, MVCLb; MVDLM; MVDLj) gemäß einem Resultat der Erfas­ sung.

10. Halbleiterspeichervorrichtung nach Anspruch 9, mit einem Hilfslastwiderstand (65ab), der parallel zu jedem Lastschalt­ kreis (65aa) geschaltet ist und einen Widerstandswert in einem Leitungszustand höher als ein Widerstand eines jeden Lastschaltkreises in einem Leitungszustand aufweist.

11. Halbleiterspeichervorrichtung nach Anspruch 9 oder 10, bei der die Spannungssteuerschaltung (16; 106) aufweist:
eine erste Spannungserfassungsschaltung (24d; 140a) zum Erzeu­ gen eines Binärsignales gemäß einer Spannung auf der ersten Spannungsübertragungsleitung (MVDL);
einen ersten Erfassungstransistor (24e; 24m) zum Treiben eines internen Knotens auf das vorbestimmte Spannungsniveau gemäß einem Ausgangssignal der ersten Spannungserfassungsschaltung; und
einen ersten Verriegelungstransistor (24c; 140n), der selektiv als Reaktion auf ein Befehlssignal für den spezifischen Be­ triebsmodus leitend gemacht wird und elektrisch den ersten in­ ternen Knoten mit der ersten Spannungsübertragungsleitung ver­ bindet, wenn er leitend gemacht ist; und
bei der die Lastspannungserfassungsschaltung (66; 106) auf­ weist:
eine zweite Spannungserfassungsschaltung (67a; 140d) zum Er­ zeugen eines Binärsignales gemäß einem Spannungsniveau der zweiten Spannungsübertragungsleitung (BVDL; BVDLj);
einen zweiten Erfassungstransistor (67b; 140p), der selektiv gemäß einem Ausgangssignal der zweiten Spannungserfassungs­ schaltung leitend gemacht wird und die vorbestimmte Spannung zu einem zweiten internen Knoten überträgt, wenn er leitend gemacht ist; und
einen zweiten Verriegelungstransistor (67c; 140f), der leitend gemacht wird, wenn das Befehlssignal für den spezifischen Be­ triebsmodus aktiviert ist, zum elektrischen Verbinden des zweiten internen Knotens mit der ersten Spannungsübertragungs­ leitung.

12. Halbleiterspeichervorrichtung nach Anspruch 11, bei der jede der ersten und der zweiten Spannungserfassungs­ schaltungen (24d bis 24g, 67a bis 67c; 140a bis 140c, 140d bis 140f) einen Inverter einer ungeraden Zahl von Stufen aufweist.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 12, mit:
einer Mehrzahl von Wortleitungen (WL), die entsprechend der Zeilen der Speicherzellen vorgesehen sind und mit den Spei­ cherzellen auf entsprechenden Zeilen verbunden sind;
eine Mehrzahl von Bitleitungen (BL, ZBL; BLP), die entspre­ chend den Spalten der Speicherzellen vorgesehen sind und mit den Speicherzellen entsprechend der Spalten verbunden sind; und
Bitleitungsführungsleitungen (BLL, ZBLL), die senkrecht zu den Bitleitungen vorgesehen sind, zum Übertragen von Daten auf den Bitleitungen,
wobei die erste Spannungsübertragungsleitung (MVDLM) parallel zu den Wortleitungen vorgesehen ist.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 13, bei der die Spannungssteuerschaltung (6, 16; 106i, 106j) einen Binärwert eines Potentiales der ersten Spannungsübertragungs­ leitung (MVDL; MVDLMj) bestimmt und das Potential der ersten Spannungsübertragungsleitung gemäß dem Bestimmungsresultat treibt und verriegelt.

15. Halbleiterspeichervorrichtung nach Anspruch 14, bei der die Spannungssteuerschaltung (16; 106) aufweist:
eine Binärwertbestimmungsschaltung (24d; 140a) zum Erzeugen eines Binärsignales gemäß dem Potential auf der ersten Span­ nungsübertragungsleitung (MVDL; MVDLMj);
einen Spannungsübertragungstransistor (24e; 140m), der selek­ tiv gemäß einem Ausgangssignal der Binärwerterfassungsschal­ tung leitend gemacht wird und die vorbestimmte Spannung zu ei­ nem internen Knoten überträgt, wenn er leitend gemacht ist; und
einen Verriegelungstransistor (24c', 140n), der gemäß einem Si­ gnal (TEST2) zum Bezeichnen des spezifischen Betriebsmodus leitend gemacht wird und elektrisch den internen Knoten mit der ersten Spannungsübertragungsleitung verbindet, wenn er leitend gemacht ist.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 15, mit:
einer Steuersignalerzeugerschaltung (216; 285), die entspre­ chend dem Schaltkreis (65) angeordnet ist, zum selektiven Set­ zen des Schaltkreises in einen nichtleitenden Zustand in den spezifischen Betriebsmodus; und
einer Verriegelungsschaltung (200; 280, 281) zum Verriegeln einer Spannung auf der ersten Spannungsübertragungsleitung (MVDL; MVDLMj), die durch die Spannungssteuerschaltung (16; 106) in dem spezifischen Betriebsmodus gesetzt ist, und Setzen eines Logikniveaus eines Steuersignales, das von der Steuersi­ gnalerzeugerschaltung erzeugt ist, gemäß einem verriegelten Spannungssignal.

17. Halbleiterspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (SMC), die in Zeilen und Spalten angeordnet sind;
einem Referenzspannungsknoten (VDD);
einem Schaltkreis (5), der elektrisch mit dem Referenzspan­ nungsknoten (VDD) verbunden ist und selektiv leitend gemacht wird zum Übertragen einer Spannung des Referenzspannungskno­ tens;
mindestens einer ersten Spannungsübertragungsleitung (MVDL; MVDLMj) zum Übertragen der Spannung, die von dem Schaltkreis (5) empfangen ist, zu der Mehrzahl von Speicherzellen (SMC);
einer Mehrzahl von Bitleitungspaaren (BL, ZBL), die entspre­ chend den Speicherzellenspalten angeordnet sind, wobei jedes mit Speicherzellen entsprechender Spalten verbunden ist;
mindestens einer zweiten Spannungsübertragungsleitung (BVDL; BVDLj) zum Übertragen der von dem Schaltkreis (5) empfangenen Spannung;
Bitleitungslastschaltungen (13; 120), die entsprechend den entsprechenden Bitleitungspaaren angeordnet sind, jeweils zum Übertragen der Spannung der zweiten Spannungsübertragungslei­ tung zu einem entsprechenden Bitleitungspaar, wenn sie leitend gemacht sind;
einer Lastspannungserfassungsschaltung (66; 106j), die ent­ sprechend der zweiten Spannungsübertragungsleitung angeordnet ist, zum Erfassen der Spannung der zweiten Spannungsübertra­ gungsleitung und Setzen der ersten Spannungsübertragungslei­ tung auf ein Spannungsniveau gemäß dem Erfassungsresultat in einem spezifischen Betriebsmodus; und
einer Schaltsteuerschaltung (200), die für die erste Span­ nungsübertragungsleitung angeordnet ist, zum Verriegeln der Spannung der ersten Spannungsübertragungsleitung und Setzen des Schaltkreises in einen leitenden Zustand und in einen nichtleitenden Zustand gemäß dem Resultat der Verriegelung und eines Befehlssignales des Betriebsmodus in dem spezifischen Betriebsmodus.

18. Halbleiterspeichervorrichtung nach Anspruch 17,
bei der die Schaltsteuerschaltung (200) eine Verriegelungs­ schaltung (201) mit einer Verriegelungstätigkeit davon ent­ hält, die selektiv gemäß dem Betriebsmodusbefehlssignal (TEST3) freigegeben und gesperrt wird; und
wobei das Betriebsmodusbefehlssignal in einen Zustand der Ak­ tivierung der Verriegelungsschaltung versetzt wird zum Aufneh­ men und Verriegeln der Spannung der ersten Spannungsübertra­ gungsleitung mindestens in dem spezifischen Betriebsmodus.

19. Halbleiterspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (SMC), die in Zeilen und Spalten vorgesehen sind;
einem Referenzspannungsknoten (VDD), der selektiv mit einer Referenzspannungsquelle verbunden ist, die eine Referenzspan­ nung liefert;
mindestens einer ersten Spannungsübertragungsleitung (MVDL; MVDLMj), die mit dem Referenzspannungsknoten verbunden ist, zum Übertragen der von dem Referenzspannungsknoten empfangenen Spannung zu der Mehrzahl von Speicherzellen;
einer Mehrzahl von Bitleitungspaaren (BL, ZBL), die entspre­ chend den Speicherzellenspalten vorgesehen sind und jeweils mit Speicherzellen einer entsprechenden Spalte verbunden sind;
mindestens einer zweiten Spannungsübertragungsleitung (BVDL; BVDLj) zum Übertragen einer von dem Referenzspannungsknoten empfangenen Spannung;
einer Bitleitungslastschaltung (13; 120), die entsprechend ei­ nes jeden entsprechenden Bitleitungspaar angeordnet ist, zum Übertragen der Spannung der zweiten Spannungsübertragungslei­ tung zu einem entsprechenden Bitleitungspaar, wenn sie leitend gemacht ist;
einer Lastspannungserfassungsschaltung (66; 106j; 366), die entsprechend der zweiten Spannungsübertragungsleitung angeord­ net ist, zum Erfassen eines Spannungsniveaus der zweiten Span­ nungsübertragungsleitung und Setzen der Spannung der ersten Spannungsübertragungsleitung auf ein Spannungsniveau gemäß dem Resultat der Erfassung in einem spezifischen Betriebsmodus.

20. Halbleiterspeichervorrichtung nach Anspruch 19, bei der die Lastspannungserfassungsschaltung (366; 106j) auf­ weist:
eine Gatterschaltung (367a; 340b), die selektiv als Reaktion auf ein Modusbefehlssignal (TEST3) freigegeben wird zum Befeh­ len des spezifischen Betriebsmodus, die ein Spannungsniveau der zweiten Spannungsübertragungsleitung erfaßt und ein Aus­ gangssignal entsprechend dem Resultat der Erfassung ausgibt, wenn sie freigegeben ist, und deren Ausgangssignal auf ein vorbestimmtes Spannungsniveau fixiert ist unabhängig von dem Spannungsniveau der zweiten Spannungsübertragungsleitung, wenn sie nicht freigegeben ist; und
eine Treiberschaltung (67b bis 67e; 140e, 140f, 140p, 140g) zum Setzen des Spannungsniveaus der ersten Spannungsübertra­ gungsleitung auf ein Spannungsniveau gemäß dem Ausgangssignal der Gatterschaltung (67d bis 67f) als Reaktion auf das Aus­ gangssignal der Gatterschaltung.

21. Halbleiterspeichervorrichtung nach Anspruch 19, bei der die Lastspannungserfassungsschaltung (106j; 366) auf­ weist;
eine Gatterschaltung (67a; 140d), die mit der zweiten Span­ nungsübertragungsleitung verbunden ist, zum Ausgeben eines Si­ gnales eines Spannungsniveaus gemäß dem Spannungsniveau der zweiten Spannungsübertragungsleitung;
eine erste Treiberschaltung (67c bis 67f; 140e, 140f, 140p, 140g) zum Treiben des Spannungsniveaus der ersten Spannungs­ übertragungsleitung (MVDL; MVDLMj) auf ein Spannungsniveau ge­ mäß einem Ausgangssignal der Gatterschaltung als Reaktion auf das Ausgangssignal der Gatterschaltung; und
eine zweite Treiberschaltung (67b, 67e, 367b, 367c; 140e-140f, 340c, 340d) zum Treiben des Spannungsniveaus der zweiten Span­ nungsübertragungsleitung (BVDL; BVDLj) auf ein Spannungsniveau gemäß dem Spannungsniveau eines Ausgangssignales der Gatter­ schaltung in Übereinstimmung mit dem Ausgangssignal der Gat­ terschaltung in dem spezifischen Betriebsmodus.

22. Halbleiterspeichervorrichtung nach Anspruch 19, bei der die Lastspannungserfassungsschaltung (366; 106j) auf­ weist:
eine Gatterschaltung (367a; 340b), die selektiv als Reaktion auf ein erstes Betriebsmodusbefehlssignal (TEST3) freigegeben wird, ein Signal eines Spannungsniveaus gemäß dem Spannungsni­ veau der zweiten Spannungsübertragungsleitung ausgibt, wenn sie freigegeben ist, und ein Signal eines vorbestimmten Span­ nungsniveaus unabhängig von dem Spannungsniveau der zweiten Spannungsübertragungsleitung (BVDL; BVDLj) ausgibt, wenn sie nicht freigegeben ist;
eine erste Treiberschaltung (67b bis 67e; 140e, 140f, 140p, 140g), die als Reaktion auf ein zweites Betriebsmodusbefehls­ signal (TEST2) aktiviert wird, zum Treiben des Spannungsni­ veaus der ersten Spannungsübertragungsleitung (MVDL; MVDLMj) auf ein Spannungsniveau gemäß dem Ausgangssignal der Gatter­ schaltung als Reaktion auf das Ausgangssignal der Gatterschal­ tung; und
eine zweite Treiberschaltung (67d, 67e, 367b, 367c; 140e, 140f, 340c, 340d), die als Reaktion auf das zweite Betriebsmo­ dusbefehlssignal (TEST2) aktiviert wird, zum Treiben des Span­ nungsniveaus der zweiten Spannungsübertragungsleitung auf das Spannungsniveau des Ausgangssignales der Gatterschaltung gemäß dem Ausgangssignal der Gatterschaltung.

23. Halbleiterspeichervorrichtung nach Anspruch 19, bei der die Lastspannungserfassungsschaltung (66; 106j; 366) weiter eine Schaltung (367b, 367c; 340c, 340d) aufweist zum Erfassen eines Spannungsniveaus der zweiten Spannungsübertra­ gungsleitung (BVDL; BVDLj) und zum selektiven Treiben des Span­ nungsniveaus der zweiten Spannungsübertragungsleitung auf das gleiche Spannungsniveau wie ein Spannungsniveau der ersten Spannungsübertragungsleitung gemäß einem Resultat der Erfas­ sung in dem spezifischen Betriebsmodus.