JPH08297993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH08297993A JPH08297993A JP7105413A JP10541395A JPH08297993A JP H08297993 A JPH08297993 A JP H08297993A JP 7105413 A JP7105413 A JP 7105413A JP 10541395 A JP10541395 A JP 10541395A JP H08297993 A JPH08297993 A JP H08297993A
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- Japan
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Abstract
(57)【要約】
【目的】 ビット線に生じたリークパスを除去し、プリ
チャージ電圧の低下を防止して、正常な読み出し動作を
確保する。 【構成】 複数の正規のビット線群と、正規のビット線
群と置換される予備のビット線群と、全てのビット線に
共通にプリチャージ電圧を供給する電圧発生回路手段と
を具備する半導体記憶装置において、前記ビット線の電
圧が低下したことを検知してビット線へのプリチャージ
電圧の供給を停止するスイッチング回路手段を前記ビッ
ト線群ごとに設けた。
チャージ電圧の低下を防止して、正常な読み出し動作を
確保する。 【構成】 複数の正規のビット線群と、正規のビット線
群と置換される予備のビット線群と、全てのビット線に
共通にプリチャージ電圧を供給する電圧発生回路手段と
を具備する半導体記憶装置において、前記ビット線の電
圧が低下したことを検知してビット線へのプリチャージ
電圧の供給を停止するスイッチング回路手段を前記ビッ
ト線群ごとに設けた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特にビット線にリークパスが生じた場合
に、ビット線へのプリチャージ電圧の供給を冗長カラム
のビット線群ごとに停止できるようにし、誤動作の発生
を防止したものである。
るものであり、特にビット線にリークパスが生じた場合
に、ビット線へのプリチャージ電圧の供給を冗長カラム
のビット線群ごとに停止できるようにし、誤動作の発生
を防止したものである。
【０００２】
【従来の技術】図３は、従来のダイナミック型半導体記
憶装置（以下、ＤＲＡＭという。）の回路構成を示す。
一対のビット線ＢＬ，＊ＢＬには、１個のＭＯＳトラン
ジスタとキャパシタとから成るメモリセルＭＣが接続さ
れており、ＭＯＳトランジスタのゲートにはワード線Ｗ
Ｌｉが接続されている。また、ビット線間にはセンスア
ンプＳＡが接続されており、このセンスアンプＳＡは、
メモリセルＭＣから読み出されたデータを増幅して、カ
ラムアドレスＣＹｊによって選択された転送用ＭＯＳト
ランジスタＱＴ，＊ＱＴを介して図示しないデータ線に
出力する。
憶装置（以下、ＤＲＡＭという。）の回路構成を示す。
一対のビット線ＢＬ，＊ＢＬには、１個のＭＯＳトラン
ジスタとキャパシタとから成るメモリセルＭＣが接続さ
れており、ＭＯＳトランジスタのゲートにはワード線Ｗ
Ｌｉが接続されている。また、ビット線間にはセンスア
ンプＳＡが接続されており、このセンスアンプＳＡは、
メモリセルＭＣから読み出されたデータを増幅して、カ
ラムアドレスＣＹｊによって選択された転送用ＭＯＳト
ランジスタＱＴ，＊ＱＴを介して図示しないデータ線に
出力する。
【０００３】一方、ビット線対ＢＬ，＊ＢＬの一端には
プリチャージ用ＭＯＳトランジスタＱｐ，＊Ｑｐを介し
てプリチャージ電圧発生回路ＧＥＮが接続されている。
このプリチャージ電圧発生回路ＧＥＮは、他の全てのビ
ット線（不図示）に共通にプリチャージ電圧（電源電圧
Ｖｃｃの１／２の電圧）を供給している。プリチャージ
用ＭＯＳトランジスタＱｐ，＊Ｑｐは、プリチャージ信
号φｐによって制御されており、プリチャージ期間にな
ると、φｐはハイレベルとなり、ビット線ＢＬ，＊ＢＬ
に１／２Ｖｃｃの電圧が供給される。
プリチャージ用ＭＯＳトランジスタＱｐ，＊Ｑｐを介し
てプリチャージ電圧発生回路ＧＥＮが接続されている。
このプリチャージ電圧発生回路ＧＥＮは、他の全てのビ
ット線（不図示）に共通にプリチャージ電圧（電源電圧
Ｖｃｃの１／２の電圧）を供給している。プリチャージ
用ＭＯＳトランジスタＱｐ，＊Ｑｐは、プリチャージ信
号φｐによって制御されており、プリチャージ期間にな
ると、φｐはハイレベルとなり、ビット線ＢＬ，＊ＢＬ
に１／２Ｖｃｃの電圧が供給される。
【０００４】ところで、ある特定のメモリセル等に欠陥
があり、読み出し不良等を生じた場合には、不良のビッ
トを救済するために、そのカラムアドレスに対応する予
備のメモリ群に置換することが行われる。この予備のメ
モリ群は、あらかじめ正規のメモリ群と共にメモリアレ
イの一部に設けられている。
があり、読み出し不良等を生じた場合には、不良のビッ
トを救済するために、そのカラムアドレスに対応する予
備のメモリ群に置換することが行われる。この予備のメ
モリ群は、あらかじめ正規のメモリ群と共にメモリアレ
イの一部に設けられている。
【０００５】
【発明が解決しようとする課題】しかしながら、例えば
ビット線と接地電位間にリークパスが存在するような欠
陥である場合には、上記のように不良のビットを冗長し
ても、そのリークパスは除去することはできず、不良ビ
ットが救済されないばかりか、正常なビット線のメモリ
部分も誤動作することが生じた。
ビット線と接地電位間にリークパスが存在するような欠
陥である場合には、上記のように不良のビットを冗長し
ても、そのリークパスは除去することはできず、不良ビ
ットが救済されないばかりか、正常なビット線のメモリ
部分も誤動作することが生じた。
【０００６】これは、図３に示すように、プリチャージ
電圧発生回路ＧＥＮからビット線を通って接地電位への
リークパスが生じると、プリチャージ電圧（１／２Ｖｃ
ｃ）が下がり、センスアンプＳＡの動作点が変動するこ
とから、正常なビット線のメモリにおいても誤読み出し
が生じてしまうためである。また、この種のリークパス
による電流は、一般に微少電流であるため、ＤＲＡＭの
サイクルタイムが短い場合には誤動作として現れない。
したがって、かかる不良モードをスクリーニングするた
めには、ロングサイクルのファンクションテストを行う
必要があり、テスト時間の増加とコストアップ招いてい
た。
電圧発生回路ＧＥＮからビット線を通って接地電位への
リークパスが生じると、プリチャージ電圧（１／２Ｖｃ
ｃ）が下がり、センスアンプＳＡの動作点が変動するこ
とから、正常なビット線のメモリにおいても誤読み出し
が生じてしまうためである。また、この種のリークパス
による電流は、一般に微少電流であるため、ＤＲＡＭの
サイクルタイムが短い場合には誤動作として現れない。
したがって、かかる不良モードをスクリーニングするた
めには、ロングサイクルのファンクションテストを行う
必要があり、テスト時間の増加とコストアップ招いてい
た。
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、ビット線に生じたリークパスを除去し、プリチ
ャージ電圧の低下を防止して、正常な読み出し動作を確
保することを目的としている。
であり、ビット線に生じたリークパスを除去し、プリチ
ャージ電圧の低下を防止して、正常な読み出し動作を確
保することを目的としている。
【０００８】
【課題を解決するための手段】本発明は、図１に示すよ
うに、複数の正規のビット線群と、正規のビット線群と
置換される予備のビット線群と、全てのビット線に共通
にプリチャージ電圧を供給する電圧発生回路手段とを具
備する半導体記憶装置において、前記ビット線の電圧が
低下したことを検知してビット線へのプリチャージ電圧
の供給を停止するスイッチング回路手段を前記ビット線
群ごとに設けた。
うに、複数の正規のビット線群と、正規のビット線群と
置換される予備のビット線群と、全てのビット線に共通
にプリチャージ電圧を供給する電圧発生回路手段とを具
備する半導体記憶装置において、前記ビット線の電圧が
低下したことを検知してビット線へのプリチャージ電圧
の供給を停止するスイッチング回路手段を前記ビット線
群ごとに設けた。
【０００９】また、前記スイッチ回路手段は、電圧発生
回路手段とビット線群の間に接続されたＭＯＳトランジ
スタと、ビット線の電圧が所定のプリチャージ電圧より
も低下したことを検知して前記ＭＯＳトランジスタをオ
フする検知回路とから構成した。
回路手段とビット線群の間に接続されたＭＯＳトランジ
スタと、ビット線の電圧が所定のプリチャージ電圧より
も低下したことを検知して前記ＭＯＳトランジスタをオ
フする検知回路とから構成した。
【００１０】
【作用】本発明によれば、ビット線群ごとにビット線へ
のプリチャージ電圧を停止するスイッチ回路手段を設け
たので、不良ビットを有する正規のビット線群を予備の
ビット線群に置換するとともに、スイッチング回路手段
によってその正規のビット線群へのプリチャージ電圧の
供給を停止することができるので、ビット線にリークパ
スが存在した場合でもプリチャージ電圧の低下とこれに
よる誤動作を防止でき、不良ビットの救済を確実に行う
ことが可能になる。
のプリチャージ電圧を停止するスイッチ回路手段を設け
たので、不良ビットを有する正規のビット線群を予備の
ビット線群に置換するとともに、スイッチング回路手段
によってその正規のビット線群へのプリチャージ電圧の
供給を停止することができるので、ビット線にリークパ
スが存在した場合でもプリチャージ電圧の低下とこれに
よる誤動作を防止でき、不良ビットの救済を確実に行う
ことが可能になる。
【００１１】さらに、微少なリーク電流に伴う誤動作を
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
【００１２】
【実施例】以下で、本発明の半導体記憶装置の実施例を
説明する。本発明の一実施例は、図１及び図２に示すＤ
ＲＡＭである。図１に示すように、メモリアレイは、複
数の正規のビット線群（１Ａ，１Ｂ，・・・・）と、こ
れと置換される予備のビット線群（２）と、ワード線群
（ＷＬ１，ＷＬ２，ＷＬ３，・・・）と、その交点に接
続されたメモリセルＭＣとで構成されている。上記のビ
ット線群は、例えば４つのカラムアドレス分に対応する
４つのビット線対を有し、これを１単位として予備のビ
ット線群と置換するようにしている。
説明する。本発明の一実施例は、図１及び図２に示すＤ
ＲＡＭである。図１に示すように、メモリアレイは、複
数の正規のビット線群（１Ａ，１Ｂ，・・・・）と、こ
れと置換される予備のビット線群（２）と、ワード線群
（ＷＬ１，ＷＬ２，ＷＬ３，・・・）と、その交点に接
続されたメモリセルＭＣとで構成されている。上記のビ
ット線群は、例えば４つのカラムアドレス分に対応する
４つのビット線対を有し、これを１単位として予備のビ
ット線群と置換するようにしている。
【００１３】ビット線群には共通に１／２Ｖｃｃの電圧
がプリチャージ電圧発生回路ＧＥＮによって供給され
る。本発明の特徴は、そのプリチャージ電圧発生回路Ｇ
ＥＮと各ビット線群（１Ａ，１Ｂ，・・・，２）の間に
スイッチ回路（３Ａ，３Ｂ，・・・，３Ｘ）を設け、ビ
ット線の電圧が低下したことを検知してビット線へのプ
リチャージ電圧の供給を停止することにある。
がプリチャージ電圧発生回路ＧＥＮによって供給され
る。本発明の特徴は、そのプリチャージ電圧発生回路Ｇ
ＥＮと各ビット線群（１Ａ，１Ｂ，・・・，２）の間に
スイッチ回路（３Ａ，３Ｂ，・・・，３Ｘ）を設け、ビ
ット線の電圧が低下したことを検知してビット線へのプ
リチャージ電圧の供給を停止することにある。
【００１４】スイッチ回路は、プリチャージ電圧発生回
路ＧＥＮとビット線群の間に接続されたＭＯＳトランジ
スタＱｓと、ビット線の電圧が所定のプリチャージ電圧
よりも低下したことを検知してＭＯＳトランジスタＱｓ
をオフする検知回路（４）とから構成されている。い
ま、ビット線群（１Ａ）の中に、不良ビットを有するビ
ット線がある場合、、そのビット線群（１Ａ）を予備の
ビット線群（２）に置換する。このとき、ビット線にリ
ークパスが存在した場合でもスイッチ回路（３Ａ）によ
ってそのビット線群（１Ａ）へのプリチャージ電圧の供
給は停止されるので、プリチャージ電圧の低下を防止で
き、不良ビットの救済を確実に行うことが可能になる。
路ＧＥＮとビット線群の間に接続されたＭＯＳトランジ
スタＱｓと、ビット線の電圧が所定のプリチャージ電圧
よりも低下したことを検知してＭＯＳトランジスタＱｓ
をオフする検知回路（４）とから構成されている。い
ま、ビット線群（１Ａ）の中に、不良ビットを有するビ
ット線がある場合、、そのビット線群（１Ａ）を予備の
ビット線群（２）に置換する。このとき、ビット線にリ
ークパスが存在した場合でもスイッチ回路（３Ａ）によ
ってそのビット線群（１Ａ）へのプリチャージ電圧の供
給は停止されるので、プリチャージ電圧の低下を防止で
き、不良ビットの救済を確実に行うことが可能になる。
【００１５】上記スイッチ回路の具体的な構成を図２に
示す。検知回路（４）は、スイッチＭＯＳトランジスタ
Ｑｓのゲートに接続された４つのＮＭＯＳトランジスタ
で構成することができる。ＭＯＳトランジスタ（５）
は、ＶｃｃにプルアップされドレインがＱｓのゲートに
接続されている。ＭＯＳトランジスタ（６）は、Ｑｓの
ゲートと接地間に接続され、そのゲートには、ＭＯＳト
ランジスタ（７，８）のドレインが接続されている。Ｍ
ＯＳトランジスタ（７，８）のゲートは、いずえも共通
ビット線ＢＬに接続され、ＭＯＳトランジスタ（８）の
ソースは、独立の１／２Ｖｃｃ基準電源に接続されてい
る。この基準電源としてメモリセルに供給されるセルプ
レート電圧Ｖｃｐを利用することができる。
示す。検知回路（４）は、スイッチＭＯＳトランジスタ
Ｑｓのゲートに接続された４つのＮＭＯＳトランジスタ
で構成することができる。ＭＯＳトランジスタ（５）
は、ＶｃｃにプルアップされドレインがＱｓのゲートに
接続されている。ＭＯＳトランジスタ（６）は、Ｑｓの
ゲートと接地間に接続され、そのゲートには、ＭＯＳト
ランジスタ（７，８）のドレインが接続されている。Ｍ
ＯＳトランジスタ（７，８）のゲートは、いずえも共通
ビット線ＢＬに接続され、ＭＯＳトランジスタ（８）の
ソースは、独立の１／２Ｖｃｃ基準電源に接続されてい
る。この基準電源としてメモリセルに供給されるセルプ
レート電圧Ｖｃｐを利用することができる。
【００１６】上記回路の動作は、以下の通りである。通
常の状態では、ＭＯＳトランジスタ（５）によってスイ
ッチＭＯＳトランジスタＱｓはゲートにハイレベルが供
給されることによりオンし、共通ビット線ＢＬに１／２
Ｖｃｃの電圧が伝達される。そして、プリチャージ信号
φｐがハイレベルになると、プリチャージ用ＭＯＳトラ
ンジスタＱｐがオンし、各ビット線ＢＬｊ，＊ＢＬｊに
１／２Ｖｃｃが供給される。
常の状態では、ＭＯＳトランジスタ（５）によってスイ
ッチＭＯＳトランジスタＱｓはゲートにハイレベルが供
給されることによりオンし、共通ビット線ＢＬに１／２
Ｖｃｃの電圧が伝達される。そして、プリチャージ信号
φｐがハイレベルになると、プリチャージ用ＭＯＳトラ
ンジスタＱｐがオンし、各ビット線ＢＬｊ，＊ＢＬｊに
１／２Ｖｃｃが供給される。
【００１７】このとき、ビット線のいずれかにリークパ
スがあると、リーク電流により共通ビット線ＢＬの電圧
が下がり始める。そして、ＭＯＳトランジスタ（８）の
しきい値よりも下がると、ＭＯＳトランジスタ（８）が
オン状態となり、ＭＯＳトランジスタ（６）のゲートに
１／２Ｖｃｃの電圧が加わり、スイッチＭＯＳトランジ
スタＱｓのゲート電圧が引き下げられ、スイッチＭＯＳ
トランジスタＱｓはオフし、プリチャージ電圧の供給が
停止される。これにより、他のビット線群に供給される
プリチャージ電圧の低下を防止することができる。
スがあると、リーク電流により共通ビット線ＢＬの電圧
が下がり始める。そして、ＭＯＳトランジスタ（８）の
しきい値よりも下がると、ＭＯＳトランジスタ（８）が
オン状態となり、ＭＯＳトランジスタ（６）のゲートに
１／２Ｖｃｃの電圧が加わり、スイッチＭＯＳトランジ
スタＱｓのゲート電圧が引き下げられ、スイッチＭＯＳ
トランジスタＱｓはオフし、プリチャージ電圧の供給が
停止される。これにより、他のビット線群に供給される
プリチャージ電圧の低下を防止することができる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ビット線群ごとにビット線へのプリチャージ電圧を停止
するスイッチ回路手段を設けたので、不良ビットを有す
る正規のビット線群を予備のビット線群に置換するとと
もに、スイッチング回路手段によってその正規のビット
線群へのプリチャージ電圧の供給を停止することができ
るので、ビット線にリークパスが存在した場合でもプリ
チャージ電圧の低下とこれによる誤動作を防止でき、不
良ビットの救済を確実に行うことが可能になる。
ビット線群ごとにビット線へのプリチャージ電圧を停止
するスイッチ回路手段を設けたので、不良ビットを有す
る正規のビット線群を予備のビット線群に置換するとと
もに、スイッチング回路手段によってその正規のビット
線群へのプリチャージ電圧の供給を停止することができ
るので、ビット線にリークパスが存在した場合でもプリ
チャージ電圧の低下とこれによる誤動作を防止でき、不
良ビットの救済を確実に行うことが可能になる。
【００１９】さらに、微少なリーク電流に伴う誤動作を
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
【図１】本発明の半導体記憶装置の実施例に係る回路図
である。
である。
【図２】本発明の半導体記憶装置の実施例に係る回路図
である。
である。
【図３】従来例に係る半導体記憶装置の回路図である。
１Ａ，１Ｂ 正規のビット線群 ２ 予備のビット線群 ３Ａ，２Ｂ，３Ｘ スイッチ回路 ４ 検知回路 Ｑｓ スイッチＭＯＳトランジスタ ＢＬｊ，＊ＢＬｊ ビット線対 ＷＬｉ ワード線 ＭＣ メモリセル φｐ プリチャージ信号 Ｑｐ プリチャージ用ＭＯＳトランジス
タ ＧＥＮ プリチャージ電圧発生回路
タ ＧＥＮ プリチャージ電圧発生回路
Claims (3)
- 【請求項１】 複数の正規のビット線群と、正規のビッ
ト線群と置換される予備のビット線群と、全てのビット
線に共通にプリチャージ電圧を供給する電圧発生回路手
段とを具備する半導体記憶装置において、前記プリチャ
ージ電圧の供給を停止するスイッチ回路手段を前記ビッ
ト線群ごとに設けたことを特徴とする半導体記憶装置。 - 【請求項２】 複数の正規のビット線群と、正規のビッ
ト線群と置換される予備のビット線群と、全てのビット
線に共通にプリチャージ電圧を供給する電圧発生回路手
段とを具備する半導体記憶装置において、前記ビット線
の電圧が低下したことを検知してビット線へのプリチャ
ージ電圧の供給を停止するスイッチ回路手段を前記ビッ
ト線群ごとに設けたことを特徴とする半導体記憶装置。 - 【請求項３】 前記スイッチ回路手段は、電圧発生回路
手段とビット線群の間に接続されたＭＯＳトランジスタ
と、ビット線の電圧が所定のプリチャージ電圧よりも低
下したことを検知して前記ＭＯＳトランジスタをオフす
る検知回路とから構成されていることを特徴とする請求
項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7105413A JPH08297993A (ja) | 1995-04-28 | 1995-04-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7105413A JPH08297993A (ja) | 1995-04-28 | 1995-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297993A true JPH08297993A (ja) | 1996-11-12 |
Family
ID=14406929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7105413A Pending JPH08297993A (ja) | 1995-04-28 | 1995-04-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08297993A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
| KR100368970B1 (ko) * | 2000-10-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012099217A (ja) * | 2012-02-21 | 2012-05-24 | Renesas Electronics Corp | 半導体記憶装置 |
-
1995
- 1995-04-28 JP JP7105413A patent/JPH08297993A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
| US6246627B1 (en) | 1997-01-31 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section and method thereof |
| KR100368970B1 (ko) * | 2000-10-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012099217A (ja) * | 2012-02-21 | 2012-05-24 | Renesas Electronics Corp | 半導体記憶装置 |
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