JPH08297993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH08297993A JPH08297993A JP7105413A JP10541395A JPH08297993A JP H08297993 A JPH08297993 A JP H08297993A JP 7105413 A JP7105413 A JP 7105413A JP 10541395 A JP10541395 A JP 10541395A JP H08297993 A JPH08297993 A JP H08297993A
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- JP
- Japan
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- bit line
- precharge voltage
- group
- bit
- voltage
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 ビット線に生じたリークパスを除去し、プリ
チャージ電圧の低下を防止して、正常な読み出し動作を
確保する。 【構成】 複数の正規のビット線群と、正規のビット線
群と置換される予備のビット線群と、全てのビット線に
共通にプリチャージ電圧を供給する電圧発生回路手段と
を具備する半導体記憶装置において、前記ビット線の電
圧が低下したことを検知してビット線へのプリチャージ
電圧の供給を停止するスイッチング回路手段を前記ビッ
ト線群ごとに設けた。
チャージ電圧の低下を防止して、正常な読み出し動作を
確保する。 【構成】 複数の正規のビット線群と、正規のビット線
群と置換される予備のビット線群と、全てのビット線に
共通にプリチャージ電圧を供給する電圧発生回路手段と
を具備する半導体記憶装置において、前記ビット線の電
圧が低下したことを検知してビット線へのプリチャージ
電圧の供給を停止するスイッチング回路手段を前記ビッ
ト線群ごとに設けた。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特にビット線にリークパスが生じた場合
に、ビット線へのプリチャージ電圧の供給を冗長カラム
のビット線群ごとに停止できるようにし、誤動作の発生
を防止したものである。
るものであり、特にビット線にリークパスが生じた場合
に、ビット線へのプリチャージ電圧の供給を冗長カラム
のビット線群ごとに停止できるようにし、誤動作の発生
を防止したものである。
【0002】
【従来の技術】図3は、従来のダイナミック型半導体記
憶装置(以下、DRAMという。)の回路構成を示す。
一対のビット線BL,*BLには、1個のMOSトラン
ジスタとキャパシタとから成るメモリセルMCが接続さ
れており、MOSトランジスタのゲートにはワード線W
Liが接続されている。また、ビット線間にはセンスア
ンプSAが接続されており、このセンスアンプSAは、
メモリセルMCから読み出されたデータを増幅して、カ
ラムアドレスCYjによって選択された転送用MOSト
ランジスタQT,*QTを介して図示しないデータ線に
出力する。
憶装置(以下、DRAMという。)の回路構成を示す。
一対のビット線BL,*BLには、1個のMOSトラン
ジスタとキャパシタとから成るメモリセルMCが接続さ
れており、MOSトランジスタのゲートにはワード線W
Liが接続されている。また、ビット線間にはセンスア
ンプSAが接続されており、このセンスアンプSAは、
メモリセルMCから読み出されたデータを増幅して、カ
ラムアドレスCYjによって選択された転送用MOSト
ランジスタQT,*QTを介して図示しないデータ線に
出力する。
【0003】一方、ビット線対BL,*BLの一端には
プリチャージ用MOSトランジスタQp,*Qpを介し
てプリチャージ電圧発生回路GENが接続されている。
このプリチャージ電圧発生回路GENは、他の全てのビ
ット線(不図示)に共通にプリチャージ電圧(電源電圧
Vccの1/2の電圧)を供給している。プリチャージ
用MOSトランジスタQp,*Qpは、プリチャージ信
号φpによって制御されており、プリチャージ期間にな
ると、φpはハイレベルとなり、ビット線BL,*BL
に1/2Vccの電圧が供給される。
プリチャージ用MOSトランジスタQp,*Qpを介し
てプリチャージ電圧発生回路GENが接続されている。
このプリチャージ電圧発生回路GENは、他の全てのビ
ット線(不図示)に共通にプリチャージ電圧(電源電圧
Vccの1/2の電圧)を供給している。プリチャージ
用MOSトランジスタQp,*Qpは、プリチャージ信
号φpによって制御されており、プリチャージ期間にな
ると、φpはハイレベルとなり、ビット線BL,*BL
に1/2Vccの電圧が供給される。
【0004】ところで、ある特定のメモリセル等に欠陥
があり、読み出し不良等を生じた場合には、不良のビッ
トを救済するために、そのカラムアドレスに対応する予
備のメモリ群に置換することが行われる。この予備のメ
モリ群は、あらかじめ正規のメモリ群と共にメモリアレ
イの一部に設けられている。
があり、読み出し不良等を生じた場合には、不良のビッ
トを救済するために、そのカラムアドレスに対応する予
備のメモリ群に置換することが行われる。この予備のメ
モリ群は、あらかじめ正規のメモリ群と共にメモリアレ
イの一部に設けられている。
【0005】
【発明が解決しようとする課題】しかしながら、例えば
ビット線と接地電位間にリークパスが存在するような欠
陥である場合には、上記のように不良のビットを冗長し
ても、そのリークパスは除去することはできず、不良ビ
ットが救済されないばかりか、正常なビット線のメモリ
部分も誤動作することが生じた。
ビット線と接地電位間にリークパスが存在するような欠
陥である場合には、上記のように不良のビットを冗長し
ても、そのリークパスは除去することはできず、不良ビ
ットが救済されないばかりか、正常なビット線のメモリ
部分も誤動作することが生じた。
【0006】これは、図3に示すように、プリチャージ
電圧発生回路GENからビット線を通って接地電位への
リークパスが生じると、プリチャージ電圧(1/2Vc
c)が下がり、センスアンプSAの動作点が変動するこ
とから、正常なビット線のメモリにおいても誤読み出し
が生じてしまうためである。また、この種のリークパス
による電流は、一般に微少電流であるため、DRAMの
サイクルタイムが短い場合には誤動作として現れない。
したがって、かかる不良モードをスクリーニングするた
めには、ロングサイクルのファンクションテストを行う
必要があり、テスト時間の増加とコストアップ招いてい
た。
電圧発生回路GENからビット線を通って接地電位への
リークパスが生じると、プリチャージ電圧(1/2Vc
c)が下がり、センスアンプSAの動作点が変動するこ
とから、正常なビット線のメモリにおいても誤読み出し
が生じてしまうためである。また、この種のリークパス
による電流は、一般に微少電流であるため、DRAMの
サイクルタイムが短い場合には誤動作として現れない。
したがって、かかる不良モードをスクリーニングするた
めには、ロングサイクルのファンクションテストを行う
必要があり、テスト時間の増加とコストアップ招いてい
た。
【0007】本発明は、上記課題に鑑みてなされたもの
であり、ビット線に生じたリークパスを除去し、プリチ
ャージ電圧の低下を防止して、正常な読み出し動作を確
保することを目的としている。
であり、ビット線に生じたリークパスを除去し、プリチ
ャージ電圧の低下を防止して、正常な読み出し動作を確
保することを目的としている。
【0008】
【課題を解決するための手段】本発明は、図1に示すよ
うに、複数の正規のビット線群と、正規のビット線群と
置換される予備のビット線群と、全てのビット線に共通
にプリチャージ電圧を供給する電圧発生回路手段とを具
備する半導体記憶装置において、前記ビット線の電圧が
低下したことを検知してビット線へのプリチャージ電圧
の供給を停止するスイッチング回路手段を前記ビット線
群ごとに設けた。
うに、複数の正規のビット線群と、正規のビット線群と
置換される予備のビット線群と、全てのビット線に共通
にプリチャージ電圧を供給する電圧発生回路手段とを具
備する半導体記憶装置において、前記ビット線の電圧が
低下したことを検知してビット線へのプリチャージ電圧
の供給を停止するスイッチング回路手段を前記ビット線
群ごとに設けた。
【0009】また、前記スイッチ回路手段は、電圧発生
回路手段とビット線群の間に接続されたMOSトランジ
スタと、ビット線の電圧が所定のプリチャージ電圧より
も低下したことを検知して前記MOSトランジスタをオ
フする検知回路とから構成した。
回路手段とビット線群の間に接続されたMOSトランジ
スタと、ビット線の電圧が所定のプリチャージ電圧より
も低下したことを検知して前記MOSトランジスタをオ
フする検知回路とから構成した。
【0010】
【作用】本発明によれば、ビット線群ごとにビット線へ
のプリチャージ電圧を停止するスイッチ回路手段を設け
たので、不良ビットを有する正規のビット線群を予備の
ビット線群に置換するとともに、スイッチング回路手段
によってその正規のビット線群へのプリチャージ電圧の
供給を停止することができるので、ビット線にリークパ
スが存在した場合でもプリチャージ電圧の低下とこれに
よる誤動作を防止でき、不良ビットの救済を確実に行う
ことが可能になる。
のプリチャージ電圧を停止するスイッチ回路手段を設け
たので、不良ビットを有する正規のビット線群を予備の
ビット線群に置換するとともに、スイッチング回路手段
によってその正規のビット線群へのプリチャージ電圧の
供給を停止することができるので、ビット線にリークパ
スが存在した場合でもプリチャージ電圧の低下とこれに
よる誤動作を防止でき、不良ビットの救済を確実に行う
ことが可能になる。
【0011】さらに、微少なリーク電流に伴う誤動作を
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
【0012】
【実施例】以下で、本発明の半導体記憶装置の実施例を
説明する。本発明の一実施例は、図1及び図2に示すD
RAMである。図1に示すように、メモリアレイは、複
数の正規のビット線群(1A,1B,・・・・)と、こ
れと置換される予備のビット線群(2)と、ワード線群
(WL1,WL2,WL3,・・・)と、その交点に接
続されたメモリセルMCとで構成されている。上記のビ
ット線群は、例えば4つのカラムアドレス分に対応する
4つのビット線対を有し、これを1単位として予備のビ
ット線群と置換するようにしている。
説明する。本発明の一実施例は、図1及び図2に示すD
RAMである。図1に示すように、メモリアレイは、複
数の正規のビット線群(1A,1B,・・・・)と、こ
れと置換される予備のビット線群(2)と、ワード線群
(WL1,WL2,WL3,・・・)と、その交点に接
続されたメモリセルMCとで構成されている。上記のビ
ット線群は、例えば4つのカラムアドレス分に対応する
4つのビット線対を有し、これを1単位として予備のビ
ット線群と置換するようにしている。
【0013】ビット線群には共通に1/2Vccの電圧
がプリチャージ電圧発生回路GENによって供給され
る。本発明の特徴は、そのプリチャージ電圧発生回路G
ENと各ビット線群(1A,1B,・・・,2)の間に
スイッチ回路(3A,3B,・・・,3X)を設け、ビ
ット線の電圧が低下したことを検知してビット線へのプ
リチャージ電圧の供給を停止することにある。
がプリチャージ電圧発生回路GENによって供給され
る。本発明の特徴は、そのプリチャージ電圧発生回路G
ENと各ビット線群(1A,1B,・・・,2)の間に
スイッチ回路(3A,3B,・・・,3X)を設け、ビ
ット線の電圧が低下したことを検知してビット線へのプ
リチャージ電圧の供給を停止することにある。
【0014】スイッチ回路は、プリチャージ電圧発生回
路GENとビット線群の間に接続されたMOSトランジ
スタQsと、ビット線の電圧が所定のプリチャージ電圧
よりも低下したことを検知してMOSトランジスタQs
をオフする検知回路(4)とから構成されている。い
ま、ビット線群(1A)の中に、不良ビットを有するビ
ット線がある場合、、そのビット線群(1A)を予備の
ビット線群(2)に置換する。このとき、ビット線にリ
ークパスが存在した場合でもスイッチ回路(3A)によ
ってそのビット線群(1A)へのプリチャージ電圧の供
給は停止されるので、プリチャージ電圧の低下を防止で
き、不良ビットの救済を確実に行うことが可能になる。
路GENとビット線群の間に接続されたMOSトランジ
スタQsと、ビット線の電圧が所定のプリチャージ電圧
よりも低下したことを検知してMOSトランジスタQs
をオフする検知回路(4)とから構成されている。い
ま、ビット線群(1A)の中に、不良ビットを有するビ
ット線がある場合、、そのビット線群(1A)を予備の
ビット線群(2)に置換する。このとき、ビット線にリ
ークパスが存在した場合でもスイッチ回路(3A)によ
ってそのビット線群(1A)へのプリチャージ電圧の供
給は停止されるので、プリチャージ電圧の低下を防止で
き、不良ビットの救済を確実に行うことが可能になる。
【0015】上記スイッチ回路の具体的な構成を図2に
示す。検知回路(4)は、スイッチMOSトランジスタ
Qsのゲートに接続された4つのNMOSトランジスタ
で構成することができる。MOSトランジスタ(5)
は、VccにプルアップされドレインがQsのゲートに
接続されている。MOSトランジスタ(6)は、Qsの
ゲートと接地間に接続され、そのゲートには、MOSト
ランジスタ(7,8)のドレインが接続されている。M
OSトランジスタ(7,8)のゲートは、いずえも共通
ビット線BLに接続され、MOSトランジスタ(8)の
ソースは、独立の1/2Vcc基準電源に接続されてい
る。この基準電源としてメモリセルに供給されるセルプ
レート電圧Vcpを利用することができる。
示す。検知回路(4)は、スイッチMOSトランジスタ
Qsのゲートに接続された4つのNMOSトランジスタ
で構成することができる。MOSトランジスタ(5)
は、VccにプルアップされドレインがQsのゲートに
接続されている。MOSトランジスタ(6)は、Qsの
ゲートと接地間に接続され、そのゲートには、MOSト
ランジスタ(7,8)のドレインが接続されている。M
OSトランジスタ(7,8)のゲートは、いずえも共通
ビット線BLに接続され、MOSトランジスタ(8)の
ソースは、独立の1/2Vcc基準電源に接続されてい
る。この基準電源としてメモリセルに供給されるセルプ
レート電圧Vcpを利用することができる。
【0016】上記回路の動作は、以下の通りである。通
常の状態では、MOSトランジスタ(5)によってスイ
ッチMOSトランジスタQsはゲートにハイレベルが供
給されることによりオンし、共通ビット線BLに1/2
Vccの電圧が伝達される。そして、プリチャージ信号
φpがハイレベルになると、プリチャージ用MOSトラ
ンジスタQpがオンし、各ビット線BLj,*BLjに
1/2Vccが供給される。
常の状態では、MOSトランジスタ(5)によってスイ
ッチMOSトランジスタQsはゲートにハイレベルが供
給されることによりオンし、共通ビット線BLに1/2
Vccの電圧が伝達される。そして、プリチャージ信号
φpがハイレベルになると、プリチャージ用MOSトラ
ンジスタQpがオンし、各ビット線BLj,*BLjに
1/2Vccが供給される。
【0017】このとき、ビット線のいずれかにリークパ
スがあると、リーク電流により共通ビット線BLの電圧
が下がり始める。そして、MOSトランジスタ(8)の
しきい値よりも下がると、MOSトランジスタ(8)が
オン状態となり、MOSトランジスタ(6)のゲートに
1/2Vccの電圧が加わり、スイッチMOSトランジ
スタQsのゲート電圧が引き下げられ、スイッチMOS
トランジスタQsはオフし、プリチャージ電圧の供給が
停止される。これにより、他のビット線群に供給される
プリチャージ電圧の低下を防止することができる。
スがあると、リーク電流により共通ビット線BLの電圧
が下がり始める。そして、MOSトランジスタ(8)の
しきい値よりも下がると、MOSトランジスタ(8)が
オン状態となり、MOSトランジスタ(6)のゲートに
1/2Vccの電圧が加わり、スイッチMOSトランジ
スタQsのゲート電圧が引き下げられ、スイッチMOS
トランジスタQsはオフし、プリチャージ電圧の供給が
停止される。これにより、他のビット線群に供給される
プリチャージ電圧の低下を防止することができる。
【0018】
【発明の効果】以上説明したように、本発明によれば、
ビット線群ごとにビット線へのプリチャージ電圧を停止
するスイッチ回路手段を設けたので、不良ビットを有す
る正規のビット線群を予備のビット線群に置換するとと
もに、スイッチング回路手段によってその正規のビット
線群へのプリチャージ電圧の供給を停止することができ
るので、ビット線にリークパスが存在した場合でもプリ
チャージ電圧の低下とこれによる誤動作を防止でき、不
良ビットの救済を確実に行うことが可能になる。
ビット線群ごとにビット線へのプリチャージ電圧を停止
するスイッチ回路手段を設けたので、不良ビットを有す
る正規のビット線群を予備のビット線群に置換するとと
もに、スイッチング回路手段によってその正規のビット
線群へのプリチャージ電圧の供給を停止することができ
るので、ビット線にリークパスが存在した場合でもプリ
チャージ電圧の低下とこれによる誤動作を防止でき、不
良ビットの救済を確実に行うことが可能になる。
【0019】さらに、微少なリーク電流に伴う誤動作を
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
回路的に防止しているので、従来のロングサイクルのテ
ストを省略することができ、テスト時間の短縮及びコス
トダウンを実現することができる。
【図1】本発明の半導体記憶装置の実施例に係る回路図
である。
である。
【図2】本発明の半導体記憶装置の実施例に係る回路図
である。
である。
【図3】従来例に係る半導体記憶装置の回路図である。
1A,1B 正規のビット線群 2 予備のビット線群 3A,2B,3X スイッチ回路 4 検知回路 Qs スイッチMOSトランジスタ BLj,*BLj ビット線対 WLi ワード線 MC メモリセル φp プリチャージ信号 Qp プリチャージ用MOSトランジス
タ GEN プリチャージ電圧発生回路
タ GEN プリチャージ電圧発生回路
Claims (3)
- 【請求項1】 複数の正規のビット線群と、正規のビッ
ト線群と置換される予備のビット線群と、全てのビット
線に共通にプリチャージ電圧を供給する電圧発生回路手
段とを具備する半導体記憶装置において、前記プリチャ
ージ電圧の供給を停止するスイッチ回路手段を前記ビッ
ト線群ごとに設けたことを特徴とする半導体記憶装置。 - 【請求項2】 複数の正規のビット線群と、正規のビッ
ト線群と置換される予備のビット線群と、全てのビット
線に共通にプリチャージ電圧を供給する電圧発生回路手
段とを具備する半導体記憶装置において、前記ビット線
の電圧が低下したことを検知してビット線へのプリチャ
ージ電圧の供給を停止するスイッチ回路手段を前記ビッ
ト線群ごとに設けたことを特徴とする半導体記憶装置。 - 【請求項3】 前記スイッチ回路手段は、電圧発生回路
手段とビット線群の間に接続されたMOSトランジスタ
と、ビット線の電圧が所定のプリチャージ電圧よりも低
下したことを検知して前記MOSトランジスタをオフす
る検知回路とから構成されていることを特徴とする請求
項2記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7105413A JPH08297993A (ja) | 1995-04-28 | 1995-04-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7105413A JPH08297993A (ja) | 1995-04-28 | 1995-04-28 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08297993A true JPH08297993A (ja) | 1996-11-12 |
Family
ID=14406929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7105413A Pending JPH08297993A (ja) | 1995-04-28 | 1995-04-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08297993A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
KR100368970B1 (ko) * | 2000-10-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
JP2012099217A (ja) * | 2012-02-21 | 2012-05-24 | Renesas Electronics Corp | 半導体記憶装置 |
-
1995
- 1995-04-28 JP JP7105413A patent/JPH08297993A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
US6246627B1 (en) | 1997-01-31 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section and method thereof |
KR100368970B1 (ko) * | 2000-10-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
JP2012099217A (ja) * | 2012-02-21 | 2012-05-24 | Renesas Electronics Corp | 半導体記憶装置 |
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