JP2000090690A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000090690A JP2000090690A JP10261913A JP26191398A JP2000090690A JP 2000090690 A JP2000090690 A JP 2000090690A JP 10261913 A JP10261913 A JP 10261913A JP 26191398 A JP26191398 A JP 26191398A JP 2000090690 A JP2000090690 A JP 2000090690A
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- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- memory device
- semiconductor memory
- line pair
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Abstract
(57)【要約】
【課題】 シンクロナスＤＲＡＭのアクティブスタンバ
イ時におけるスタンバイ電流不良の発生を抑制する。 【解決手段】 正規のビット線対と、予備のビット線対
と、各ビット線に共通にプリチャージ電圧を供給するプ
リチャージ電圧発生回路と、各ビット線に接続される複
数のメモリセルと、前記各ビット線対に接続されセンス
アンプ活性化信号により各ビット線対の電位差をそれぞ
れ検知・増幅する複数のセンスアンプとを具備したもの
で、各ビット線対ＢＬ，＊ＢＬに接続されたセンスアン
プＳＡと各ビット線対ＢＬ，＊ＢＬ間にヒューズＦを設
けて、正規のビット線ＢＬ，＊ＢＬを予備のビット線Ｂ
Ｌ，＊ＢＬに置換する際に、正規のビット線ＢＬ，＊Ｂ
Ｌに対応する前記ヒューズＦを切断して、正規のビット
線ＢＬ，＊ＢＬとセンスアンプＳＡとを電気的に切り離
すことを特徴とするものである。
イ時におけるスタンバイ電流不良の発生を抑制する。 【解決手段】 正規のビット線対と、予備のビット線対
と、各ビット線に共通にプリチャージ電圧を供給するプ
リチャージ電圧発生回路と、各ビット線に接続される複
数のメモリセルと、前記各ビット線対に接続されセンス
アンプ活性化信号により各ビット線対の電位差をそれぞ
れ検知・増幅する複数のセンスアンプとを具備したもの
で、各ビット線対ＢＬ，＊ＢＬに接続されたセンスアン
プＳＡと各ビット線対ＢＬ，＊ＢＬ間にヒューズＦを設
けて、正規のビット線ＢＬ，＊ＢＬを予備のビット線Ｂ
Ｌ，＊ＢＬに置換する際に、正規のビット線ＢＬ，＊Ｂ
Ｌに対応する前記ヒューズＦを切断して、正規のビット
線ＢＬ，＊ＢＬとセンスアンプＳＡとを電気的に切り離
すことを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、更に言えば同期型ＤＲＡＭもしくはシンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）と呼ばれる半導体記憶装置にお
いて、そのビット線間が短絡する不良が発生した場合
に、予備のビット線対に置換すると共に、その短絡不良
が発生したビット線対とセンスアンプ間に設けたフュー
ズを切断することで、ワード線ＷＬを立ち上げたバンク
内でのアクティブスタンバイ電流不良の発生を抑制する
技術に関する。
関し、更に言えば同期型ＤＲＡＭもしくはシンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）と呼ばれる半導体記憶装置にお
いて、そのビット線間が短絡する不良が発生した場合
に、予備のビット線対に置換すると共に、その短絡不良
が発生したビット線対とセンスアンプ間に設けたフュー
ズを切断することで、ワード線ＷＬを立ち上げたバンク
内でのアクティブスタンバイ電流不良の発生を抑制する
技術に関する。
【０００２】
【従来の技術】近年、非同期ＤＲＡＭ（以下、便宜的に
従来型ＤＲＡＭと称す。）に代わる高速ＤＲＡＭとし
て、特開平９−１８０４３８号公報に開示されたような
シンクロナスＤＲＡＭが注目されている。
従来型ＤＲＡＭと称す。）に代わる高速ＤＲＡＭとし
て、特開平９−１８０４３８号公報に開示されたような
シンクロナスＤＲＡＭが注目されている。
【０００３】シンクロナスＤＲＡＭは、外部クロックに
同期した入出力回路構成、コマンド形式のアクセス、バ
ースト転送による連続アクセス、２バンク構成等の特徴
を持つ。
同期した入出力回路構成、コマンド形式のアクセス、バ
ースト転送による連続アクセス、２バンク構成等の特徴
を持つ。
【０００４】このシンクロナスＤＲＡＭを利用すれば、
例えばＣＰＵとシンクロナスＤＲＡＭのクロックの共通
化によりアクセス時のロスを低減でき、またバースト転
送を利用することでＣＰＵを待ち時間無しで動作させる
ことができる。
例えばＣＰＵとシンクロナスＤＲＡＭのクロックの共通
化によりアクセス時のロスを低減でき、またバースト転
送を利用することでＣＰＵを待ち時間無しで動作させる
ことができる。
【０００５】図２はシンクロナスＤＲＡＭの回路構成を
示す図であり、回路構成は従来型ＤＲＡＭの回路構成と
同様である。
示す図であり、回路構成は従来型ＤＲＡＭの回路構成と
同様である。
【０００６】即ち、一対のビット線ＢＬ，＊ＢＬには、
周知の通り１個のＭＯＳトランジスタとキャパシタから
成るメモリセルＭＣ１，ＭＣ２等（他は不図示）が接続
されており、ＭＯＳトランジスタのゲートにはワード線
ＷＬ１，ＷＬ２等（他は不図示）が接続されている。
周知の通り１個のＭＯＳトランジスタとキャパシタから
成るメモリセルＭＣ１，ＭＣ２等（他は不図示）が接続
されており、ＭＯＳトランジスタのゲートにはワード線
ＷＬ１，ＷＬ２等（他は不図示）が接続されている。
【０００７】また、ビット線ＢＬ，＊ＢＬ間には、セン
スアンプＳＡが接続されており、該センスアンプＳＡ
は、例えばメモリセルＭＣ１からビット線ＢＬ，＊ＢＬ
に読み出されたデータを増幅して、カラム選択線Ｙｓに
よって選択された転送用ＭＯＳトランジスタＱｔ，＊Ｑ
ｔを介して図示しないデータ線ＤＱに出力する。
スアンプＳＡが接続されており、該センスアンプＳＡ
は、例えばメモリセルＭＣ１からビット線ＢＬ，＊ＢＬ
に読み出されたデータを増幅して、カラム選択線Ｙｓに
よって選択された転送用ＭＯＳトランジスタＱｔ，＊Ｑ
ｔを介して図示しないデータ線ＤＱに出力する。
【０００８】一方、ビット線ＢＬ，＊ＢＬの一端にはプ
リチャージ用ＭＯＳトランジスタＱｐ，＊Ｑｐを介して
他の全てのビット線（不図示）に共通にプリチャージ電
圧ＶBLPが供給されている。
リチャージ用ＭＯＳトランジスタＱｐ，＊Ｑｐを介して
他の全てのビット線（不図示）に共通にプリチャージ電
圧ＶBLPが供給されている。
【０００９】前記プリチャージ用ＭＯＳトランジスタＱ
ｐ，＊Ｑｐは、プリチャージ信号φBLPによって制御さ
れており、プリチャージ期間になると、φBLPはハイレ
ベルとなり、ビット線ＢＬ，＊ＢＬに電源電圧が供給さ
れる。
ｐ，＊Ｑｐは、プリチャージ信号φBLPによって制御さ
れており、プリチャージ期間になると、φBLPはハイレ
ベルとなり、ビット線ＢＬ，＊ＢＬに電源電圧が供給さ
れる。
【００１０】また、前記メモリセルＭＣ１，ＭＣ２等の
各キャパシタのセルプレート電極には、セルプレート電
極線３を介してセルプレート電圧発生回路４が接続され
ている。該セルプレート電圧発生回路４は、他の全ての
セルプレート電極線（不図示）に共通にセルプレート電
圧ＶCPを供給している。
各キャパシタのセルプレート電極には、セルプレート電
極線３を介してセルプレート電圧発生回路４が接続され
ている。該セルプレート電圧発生回路４は、他の全ての
セルプレート電極線（不図示）に共通にセルプレート電
圧ＶCPを供給している。
【００１１】以下、図３を参照しながらシンクロナスＤ
ＲＡＭの基本動作を従来型ＤＲＡＭ（ファーストページ
モード）と比較して説明する。
ＲＡＭの基本動作を従来型ＤＲＡＭ（ファーストページ
モード）と比較して説明する。
【００１２】シンクロナスＤＲＡＭのアクティブコマン
ド（ＡＣＴ）は、従来型ＤＲＡＭの／ＲＡＳ立ち下がり
に相当するコマンドで、ロウアドレスを取り込み、ワー
ド線を選択し、メモリセルのデータをセンスアンプで増
幅する。
ド（ＡＣＴ）は、従来型ＤＲＡＭの／ＲＡＳ立ち下がり
に相当するコマンドで、ロウアドレスを取り込み、ワー
ド線を選択し、メモリセルのデータをセンスアンプで増
幅する。
【００１３】リードコマンド（ＲＥＤ）は、従来の／Ｃ
ＡＳ立ち下がりに相当するコマンドで、カラムアドレス
（Ｂ１）のデータを読み出すためのものである。プリチ
ャージコマンド（ＰＲＥ）は、従来の／ＲＡＳ立ち上が
りに相当し、プリチャージを開始する。
ＡＳ立ち下がりに相当するコマンドで、カラムアドレス
（Ｂ１）のデータを読み出すためのものである。プリチ
ャージコマンド（ＰＲＥ）は、従来の／ＲＡＳ立ち上が
りに相当し、プリチャージを開始する。
【００１４】ところで、ある特定のメモリセル等に欠
陥、例えば前記ビット線ＢＬ，＊ＢＬ間が短絡する不良
がある場合には、不良のビット線を救済するために、不
良のビット線のカラム選択線Ｙｓの代わりに冗長ビット
線のカラム選択線ＲＹｓを選択することで、不良ビット
の置換を行っていた。
陥、例えば前記ビット線ＢＬ，＊ＢＬ間が短絡する不良
がある場合には、不良のビット線を救済するために、不
良のビット線のカラム選択線Ｙｓの代わりに冗長ビット
線のカラム選択線ＲＹｓを選択することで、不良ビット
の置換を行っていた。
【００１５】
【発明が解決しようとする課題】しかしながら、冗長ビ
ット線への置換を行っても、シンクロナスＤＲＡＭでは
ワード線ＷＬのみを立ち上げておくタイミング（図３に
示すＴ２のタイミング：書き込み、読み出しをしていな
い）において、スタンバイ電流（アクティブスタンバイ
電流とも言う。）があり、この時に前述したようなビッ
ト線ＢＬ，＊ＢＬ間に短絡不良があるとセンスアンプＳ
Ａを介して貫通電流が生じ、結果としてスタンバイ電流
不良を引き起こすといった問題があった。
ット線への置換を行っても、シンクロナスＤＲＡＭでは
ワード線ＷＬのみを立ち上げておくタイミング（図３に
示すＴ２のタイミング：書き込み、読み出しをしていな
い）において、スタンバイ電流（アクティブスタンバイ
電流とも言う。）があり、この時に前述したようなビッ
ト線ＢＬ，＊ＢＬ間に短絡不良があるとセンスアンプＳ
Ａを介して貫通電流が生じ、結果としてスタンバイ電流
不良を引き起こすといった問題があった。
【００１６】従って、本発明ではシンクロナスＤＲＡＭ
のアクティブスタンバイ時におけるスタンバイ電流不良
の発生を抑制する半導体記憶装置を提供することを目的
とする。
のアクティブスタンバイ時におけるスタンバイ電流不良
の発生を抑制する半導体記憶装置を提供することを目的
とする。
【００１７】
【課題を解決するための手段】そこで、本発明の半導体
記憶装置は、正規のビット線対ＢＬ，＊ＢＬと、予備の
ビット線対ＢＬ，＊ＢＬと、各ビット線ＢＬ，＊ＢＬに
共通にプリチャージ電圧を供給するプリチャージ電圧発
生回路２と、各ビット線ＢＬ，＊ＢＬに接続される複数
のメモリセルＭＣと、前記各ビット線対ＢＬ，＊ＢＬに
接続されセンスアンプ活性化信号により各ビット線対Ｂ
Ｌ，＊ＢＬの電位差をそれぞれ検知・増幅する複数のセ
ンスアンプＳＡとを具備したもので、前記各ビット線対
ＢＬ，＊ＢＬに接続されたセンスアンプＳＡと各ビット
線対ＢＬ，＊ＢＬ間にヒューズＦを設けて、正規のビッ
ト線ＢＬ，＊ＢＬを予備のビット線ＢＬ，＊ＢＬに置換
する際に、正規のビット線ＢＬ，＊ＢＬに対応する前記
ヒューズＦを切断して、正規のビット線ＢＬ，＊ＢＬと
センスアンプＳＡとを電気的に切り離すことを特徴とす
るものである。
記憶装置は、正規のビット線対ＢＬ，＊ＢＬと、予備の
ビット線対ＢＬ，＊ＢＬと、各ビット線ＢＬ，＊ＢＬに
共通にプリチャージ電圧を供給するプリチャージ電圧発
生回路２と、各ビット線ＢＬ，＊ＢＬに接続される複数
のメモリセルＭＣと、前記各ビット線対ＢＬ，＊ＢＬに
接続されセンスアンプ活性化信号により各ビット線対Ｂ
Ｌ，＊ＢＬの電位差をそれぞれ検知・増幅する複数のセ
ンスアンプＳＡとを具備したもので、前記各ビット線対
ＢＬ，＊ＢＬに接続されたセンスアンプＳＡと各ビット
線対ＢＬ，＊ＢＬ間にヒューズＦを設けて、正規のビッ
ト線ＢＬ，＊ＢＬを予備のビット線ＢＬ，＊ＢＬに置換
する際に、正規のビット線ＢＬ，＊ＢＬに対応する前記
ヒューズＦを切断して、正規のビット線ＢＬ，＊ＢＬと
センスアンプＳＡとを電気的に切り離すことを特徴とす
るものである。
【００１８】そして、特に、本発明が同期型ＤＲＡＭも
しくはシンクロナスＤＲＡＭと呼ばれる半導体記憶装置
に適用されることを特徴とするものである。
しくはシンクロナスＤＲＡＭと呼ばれる半導体記憶装置
に適用されることを特徴とするものである。
【００１９】
【発明の実施の形態】以下、本発明の半導体記憶装置に
係る一実施形態について図面を参照しながら説明する。
係る一実施形態について図面を参照しながら説明する。
【００２０】図１は本発明の半導体記憶装置の一実施形
態を説明するための図であり、図２に示す従来の回路構
成と同一構成部には同一の符号が付してある。尚、冗長
回路部に関しては便宜的に省略してあるが、図２と同構
成である。
態を説明するための図であり、図２に示す従来の回路構
成と同一構成部には同一の符号が付してある。尚、冗長
回路部に関しては便宜的に省略してあるが、図２と同構
成である。
【００２１】本実施形態の特徴とする点は、複数のメモ
リセルＭＣ１，ＭＣ２等が接続されている各ビット線対
ＢＬ，＊ＢＬに接続されたセンスアンプＳＡと各ビット
線対ＢＬ，＊ＢＬ間にヒューズＦを設けたことである。
このヒューズＦは、ポリシリコン抵抗体で形成すること
ができる。これにより、冗長回路をプログラミングする
ためのポリシリコンヒューズと同一工程で形成でき、レ
ーザービームにより同時に切断することができる。
リセルＭＣ１，ＭＣ２等が接続されている各ビット線対
ＢＬ，＊ＢＬに接続されたセンスアンプＳＡと各ビット
線対ＢＬ，＊ＢＬ間にヒューズＦを設けたことである。
このヒューズＦは、ポリシリコン抵抗体で形成すること
ができる。これにより、冗長回路をプログラミングする
ためのポリシリコンヒューズと同一工程で形成でき、レ
ーザービームにより同時に切断することができる。
【００２２】いま、ある特定のメモリセル等に欠陥、例
えばビット線ＢＬ，＊ＢＬ間が短絡する不良がある場合
には、不良のビット線を救済するために、不良のビット
線のカラム選択線Ｙｓの代わりに冗長ビット線のカラム
選択線ＲＹｓを選択することで、不良のビットの置換を
行う。このとき、この不良ビット線対に対応するヒュー
ズＦを切断する。
えばビット線ＢＬ，＊ＢＬ間が短絡する不良がある場合
には、不良のビット線を救済するために、不良のビット
線のカラム選択線Ｙｓの代わりに冗長ビット線のカラム
選択線ＲＹｓを選択することで、不良のビットの置換を
行う。このとき、この不良ビット線対に対応するヒュー
ズＦを切断する。
【００２３】これにより、ビット線間が短絡した不良ビ
ット線対は、センスアンプＳＡから切り離されているの
で、従来のように、このビット線間にセンスアンプＳＡ
を介して貫通電流が生じることがなくなり、スタンバイ
電流不良の発生を抑制できる。
ット線対は、センスアンプＳＡから切り離されているの
で、従来のように、このビット線間にセンスアンプＳＡ
を介して貫通電流が生じることがなくなり、スタンバイ
電流不良の発生を抑制できる。
【００２４】このように本発明では、特に、シンクロナ
スＤＲＡＭにおけるワード線ＷＬを立ち上げたバンクに
対するスタンバイ電流不良の発生を抑制することで、低
消費電力化が図れる。
スＤＲＡＭにおけるワード線ＷＬを立ち上げたバンクに
対するスタンバイ電流不良の発生を抑制することで、低
消費電力化が図れる。
【００２５】また、ヒューズＦとしてポリシリコン抵抗
体でを採用することで、冗長回路をプログラミングする
ためのポリシリコンヒューズと同一工程で形成でき、レ
ーザービームにより同時に切断することができる。
体でを採用することで、冗長回路をプログラミングする
ためのポリシリコンヒューズと同一工程で形成でき、レ
ーザービームにより同時に切断することができる。
【００２６】
【発明の効果】本発明によれば、ビット線間が短絡した
不良ビット線対は、センスアンプＳＡから切り離すこと
で、シンクロナスＤＲＡＭのアクティブスタンバイ時に
おけるスタンバイ電流不良の発生を抑制することがで
き、消費電力の低減が図れる。
不良ビット線対は、センスアンプＳＡから切り離すこと
で、シンクロナスＤＲＡＭのアクティブスタンバイ時に
おけるスタンバイ電流不良の発生を抑制することがで
き、消費電力の低減が図れる。
【図１】本発明の一実施形態の半導体記憶装置を示す回
路図である。
路図である。
【図２】従来の半導体記憶装置を示す回路図である。
【図３】従来の半導体記憶装置の動作説明のための図で
ある。
ある。
Claims (2)
- 【請求項１】 正規のビット線対と、予備のビット線対
と、各ビット線に共通にプリチャージ電圧を供給するプ
リチャージ電圧発生回路と、各ビット線に接続される複
数のメモリセルと、前記各ビット線対に接続されセンス
アンプ活性化信号により各ビット線対の電位差をそれぞ
れ検知・増幅する複数のセンスアンプとを具備した半導
体記憶装置において、 前記各ビット線対に接続されたセンスアンプと各ビット
線対間にヒューズを設けて、正規のビット線を予備のビ
ット線に置換する際に、正規のビット線に対応する前記
ヒューズを切断して、正規のビット線とセンスアンプと
を電気的に切り離すことを特徴とする半導体記憶装置。 - 【請求項２】 前記半導体記憶装置が、同期型ＤＲＡＭ
もしくはシンクロナスＤＲＡＭと呼ばれるものであるこ
とを特徴とする請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261913A JP2000090690A (ja) | 1998-09-16 | 1998-09-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261913A JP2000090690A (ja) | 1998-09-16 | 1998-09-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000090690A true JP2000090690A (ja) | 2000-03-31 |
Family
ID=17368486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261913A Pending JP2000090690A (ja) | 1998-09-16 | 1998-09-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000090690A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8681839B2 (en) | 2010-10-27 | 2014-03-25 | International Business Machines Corporation | Calibration of multiple parallel data communications lines for high skew conditions |
| US8767531B2 (en) | 2010-10-27 | 2014-07-01 | International Business Machines Corporation | Dynamic fault detection and repair in a data communications mechanism |
| US8898504B2 (en) | 2011-12-14 | 2014-11-25 | International Business Machines Corporation | Parallel data communications mechanism having reduced power continuously calibrated lines |
| US9411750B2 (en) | 2012-07-30 | 2016-08-09 | International Business Machines Corporation | Efficient calibration of a low power parallel data communications channel |
| US9474034B1 (en) | 2015-11-30 | 2016-10-18 | International Business Machines Corporation | Power reduction in a parallel data communications interface using clock resynchronization |
-
1998
- 1998-09-16 JP JP10261913A patent/JP2000090690A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8681839B2 (en) | 2010-10-27 | 2014-03-25 | International Business Machines Corporation | Calibration of multiple parallel data communications lines for high skew conditions |
| US8767531B2 (en) | 2010-10-27 | 2014-07-01 | International Business Machines Corporation | Dynamic fault detection and repair in a data communications mechanism |
| US8898504B2 (en) | 2011-12-14 | 2014-11-25 | International Business Machines Corporation | Parallel data communications mechanism having reduced power continuously calibrated lines |
| US9411750B2 (en) | 2012-07-30 | 2016-08-09 | International Business Machines Corporation | Efficient calibration of a low power parallel data communications channel |
| US9684629B2 (en) | 2012-07-30 | 2017-06-20 | International Business Machines Corporation | Efficient calibration of a low power parallel data communications channel |
| US9474034B1 (en) | 2015-11-30 | 2016-10-18 | International Business Machines Corporation | Power reduction in a parallel data communications interface using clock resynchronization |
| US9715270B2 (en) | 2015-11-30 | 2017-07-25 | International Business Machines Corporation | Power reduction in a parallel data communications interface using clock resynchronization |
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