JPS6314400A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電気的にデータの書込みが可能なプログラマ
ブルＲＯＭなどの不揮発性半導体メモリに係り、特に一
度しかデータの書込みを行なわないような用途に使用さ
れるものの電気的試験が容易に行なえるような機能を付
加した不運発性半導体メモリに関する。

（従来の技術） 現在、最もよく用いられている不揮発性半導体メモリ（
プログラマブルＲＯＭ：以下、ＰＲＯＭと称する）とし
ては、電気的にデータを書込みかつ紫外線照射によりデ
ータの消去を行なういわゆるＬＪＶ−ＥＰＲＯＭがある
。ところで、一般にこのようなｕＶ−ＥＰＲＯＭに対し
てデータを何度も書き込んだり消去したりすることは極
めて少なく、大部分は一度しかデータの書込みを行なわ
ないことが知られている。しかし、よく知られているよ
うにＵＶ−ＥＦＲＯＭではメモリセルに紫外線を照射す
る必要から、紫外線を透過するガラス窓を備えたパッケ
ージにメモリチップが封入されている。しかし、このよ
うなパッケージは高価である。このため、一度しかデー
タの書込みを行なわず、データ消去の必要がないものに
ついては、紫外線照射用の窓が備えられていない安価な
プラスチック製のパッケージに封入するようにしている
。このようなＬＪＶ−ＥＰＲＯＭは特にワンタイムＦＲ
ＯＭと称されている。従って、このワンタイムＦＲＯＭ
ではデータの書込み行なった後にデータ消去を行なうこ
とはできない。

ところで、一般に半導体メモリでは、メモリチップをパ
ッケージ内に封入した後に、所定のデータが書込まれた
状態でデータ読み出し速度、消費電流など、種々の電気
的特性が所定の規定値を満足しているかがテストされる
。そして、規定値を満足していないものがあれば取り除
かれ、満足しているもののみがデータ消去が行われた後
、製品として出荷される。しかし、プラスチックパッケ
ージに封入されているワンタイムＦＲＯＭでは一度デー
タを書き込むとデータ消去が行なえないので、上記のよ
うなテストを行なうことはできない。

すなわち、使用者が任意のデータを書き込むため、何の
データも書込まれていないものを製品として出荷する必
要がある。

そこで、従来では上記のようなテストを行なうため、メ
モリチップをパッケージに封入する前に、すなわちウェ
ハの段階でデータ書込みを行ない、しかる後にデータ読
み出しを行なって読み出し速度をチェックし、データ消
去後に所定の読み出し速度を満足しているものをパッケ
ージに封入するようにしている。ところが、この方法で
はウェハ段階でテストを行なうために、パッケージに封
入する前と後とではわずかに読み出し速度に差が生じる
。従って、読み出し速度が規定値を越えるものを確実に
除去するため、上記のウェハ段階のテストでは読み出し
速度の設定値を速めに設定し、これよりも遅いものを除
去するようにしている。

このため、製品の歩留りが悪くなり、製造価格が高価と
なる欠点がある。また、メモリチップをパッケージに封
入する際にもメモリチップにダメージが与えられ、ある
確率で封入後のメモリに不良品が発生することが知られ
ている。このようなメモリに対して使用者がデータのプ
ログラム（書込み）を行なった場合、データの読み出し
速度が異常に遅くなったり、誤ったデータが読み出され
る恐れが生じる。従って、ワンタイムＰＲＭでもパッケ
ージに封入された後にテストを行なうことは必要不可欠
である。

（発明が解決しようとする問題点） このように、一度しかデータの書込みを行なわず、デー
タ消去を行なわない従来の不揮発性半導体メモリは歩留
りが悪く、製造価格が高価になるという欠点があり、か
つパッケージに封入された後では電気的特性のテストを
行なうことができないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は一度しかデータの書込みを行なわず、
データ消去を行なわないものにおいて、製造価格を安価
にすることができ、かつパッケージに封入された後でも
電気的特性のテストを行なうことができる不揮発性半導
体メモリを提供することにある。

［発明の構成コ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、不揮発性トランジ
スタからなるメモリセルが接続された複数の行線と、所
定の外部端子に供給される高電圧を検出する高電圧検出
手段と、外部アドレスが供給され、上記高電圧検出手段
で高電圧が検出された際には内部アドレスの値を外部ア
ドレスとは無関係な所定値に設定するとともに、この高
電圧が低下した侵は外部アドレスに基づいて内部アドレ
スを発生するアドレスバッファと、上記内部アドレスに
応じて上記行線を選択駆動し、内部アドレスの値が所定
値に設定され゛た際には上記全ての行線を非選択状態に
設定する行デコーダと、上記メモリセルからの読み出し
データが伝達される列線と、上記列線に接続される負荷
手段と、上記列線の電位に基づき上記メモリセルに記憶
されているデータを検出するデータ検出手段とから構成
されている。

（作用） 一般にこの種のメモリにおいて、データのプログラムが
行われていない段階ではメモリセルは消去状態にされて
おり、このメモリセルは閾値電圧が低い“１”レベルの
データの記憶状態に相当している。そこでこの発明の不
揮発性半導体メモリでは、所定の外部端子に高電圧を供
給し、この高電圧が高電圧検出手段で検出されたときに
は外部アドレスにかかわらず内部アドレスの値を所定値
に設定することによって行デコーダにより全ての行線を
非選択状態にし、このとき、負荷手段により列線を高電
位に設定し、外部端子の高電圧が低下した後は外部アド
レスに応じた内部アドレスをアドレスバッファで発生さ
せ、行デコーダによりこの内部アドレス対応する行線を
選択的に駆動するようにしている。これにより、実質的
に“Ｏ”レベルのデータを記憶しているメモリセルを選
択してデータを読み出した後に、“１″レベルのデータ
を記憶しているメモリセルを選択してデータを読み出す
場合と同様の動作が行われ、メモリセルのデータの読み
出し速度の測定が行なえるようにしている。

すなわち、この発明は次のような原理に基づいている。

この種のメモリではデータの書込みが行われたメモリセ
ルの閾値電圧は製造直後の値よりも十分高くなっている
。このため、データの書込みが行われたメモリセルが駆
動されてもこのメモリセルはオンしない。このため、こ
のメモリセルが接続されている列線の電位は負荷手段に
より高電位に設定される。次に、この状態から上記メモ
リセルと同じ列線に接続され、データの書込みが行われ
ていない、すなわち消去状態のメモリセルが駆動された
場合、このメモリセルの閾値電圧は低い値になっている
ため、予め高電位に設定されている列線の電位は低電位
に放電される。ここで各メモリセルの駆動は行線の信号
により行われているので、この場合のデータ読み出し速
度は、消去状態のメモリセルを駆動するための行線の信
号が立ち上がり、このメモリセルがオンするまでの時間
で決定される。他方、消去状態のメモリセルから書込み
状態のメモリセルを選択する場合には、消去状態のメモ
リセルを選択している行線の信号は立ち下がり、書込み
状態のメモリセルを選択するだめの行線の信号は立上が
る。ところが、書込み状態のメモリセルは行線が“１″
レベルにされてもオンしない。このため、この場合の読
み出し速度は、消去状態のメモリセルを選択している行
線の信号が立ち下がり、このメモリセルがオフするまで
の時間で決定される。このように、この種メモリのデー
タ読み出し速度は消去状態のメモリセルで決定されるこ
とになる。このため、予め全てのメモリセルが消去状態
にされていても、消去状態のメモリセルからデータを読
み出す前に全ての行線を非選択状態に設定してデータ読
み出しと同様の動作を行なうことにより、消去状態のメ
モリセルのデータの読み出し速度を測定することができ
るのである。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る不揮発性半導体メモリをデータ
の消去が行なえないワンタイムＰＲＯＭに実施した場合
の全体の構成を示す回路図である。

図において１１１　、１１２・・・１１％４はそれぞれ
行線である。これら各行線１１にはそれぞれ、不運発性
トランジスタからなる複数のメモリセル１２の各制御ゲ
ートが並列に接続されている。上記各メモリセル１２の
ドレインは複数の列［１３１、１３２、・・・１３．の
うち対応するものに接続されている。さらに、上記各メ
モリセル１２の各ソースは低電位の電ｓｉｔ圧、例えば
アースに接続されている。ここで上記各メモリセル１２
はそれぞれデータの書込みが行われておらず消去状態に
されており、それぞれの閾値電圧ｖｔｈは低い値になっ
ている。また、上記各列線１３は各列線選択用トランジ
スタ１４それぞれを介してノード１５に共通に接続され
ている。さらに、このノード１５はトランジスタ１６を
介してノード１７に接続されているとともにトランジス
タ１８を介してＶｃｃに接続されている。上記トランジ
スタ１６゜１８の両ゲートには、高電位の電源電圧Ｖｃ
ｃとアースとの間に２個のトランジスタ１９．２０を直
列に接続して構成されるバイアス電圧発生回路２１で発
生されるＶｃｃよりも低い、所定の直流バイアス電圧７
日が供給されている。上記ノード１７は上記各メモリセ
ル１２から読み出された記憶データに応じた電位が与え
られるデータ検出ノードであり、このノード１７とＶｃ
ｃとの間には負荷用のＰチャネルトランジスタ２２が接
続されている。また、ノード２３は基準電位発生回路２
４から出力され、上記メモリセル１２から読み出された
記憶データを検出するための基準電位が与えられる基準
電位ノードである。さらに、上記両ノード１７．２３相
互間にはその電位差を増幅して上記メモリセル１２のデ
ータを検出するセンスアンプ２５が接続されている。そ
して、このセンスアンプ２５で検出されたデータは出力
バッフ７２６を介して外部に読み出しデータ［）ｏｕｔ
として出力される。

上記各行線１１は行デコーダ２７のデコード出力により
選択的に駆動されるようになっており、かつ上記各列線
選択用トランジスタ１４は列デコーダ２８のデコード出
力により選択的に駆動されるようになっている。

上記行デコーダ２７及び列デコーダ２８には、外部アド
レス信号から内部アドレス信号を発生するアドレスバッ
ファ２９の出力が供給されている。また、３０は外部端
子、例えば外部アドレス信号が供給される一つの端子に
供給される高電圧を検出する高電圧検出回路である。こ
の高電圧検出回路３０は高電圧を検出すると“０″レベ
ルの検出信号Ｔを発生し、この信号Ｔは上記アドレスバ
ッファ２９に供給される。なお、この第１図の回路にお
いて、特に型を明記していないトランジスタは全てＮチ
ャネルでエンハンスメント型のものである。

第２図は上記実施例回路における高電圧検出回路３０の
詳細な構成を示す回路図である。図において、端子３１
は外部アドレス信号の所定ビット信号が供給される外部
端子である。この端子３１とアースとの間には複数個の
エンハンスメント型のＮチャネルＭＯ８トランジスタ（
以下、ＮチャネルＭｏＳトランジスタをＮトランジスタ
と称する）３２と、１個のデプレッション型のＮトラン
ジスタ３３が直列接続されている。このうち、各トラン
ジスタ３２のゲートはそれぞれのドレイン側に接続され
ており、トランジスタ３３のゲートはアースに接続され
ている。また、ＶＣＣにもっと遠い位置に配置されてい
る一つのトランジスタ３２とトランジスタ３３との直列
接続ノード３４の信号はＣＭＯＳインバータ３５に供給
される。このインバータ３５の出力信号はＣＭＯＳイン
バータ３６に供給され、さらにこのインバータ３６の出
力信号はＣＭＯＳインバータ３７に供給される。

端子３１にＯＶ（アース電圧）と＋５■の間の振幅を持
つ外部アドレス信号が供給されたときにはノード３４の
電位がＣＭＯＳインバータ３５の回路閾値電圧以下、例
えば＋１ｖに、また端子３１に電源電圧よりも高い例え
ば＋８■の高電圧が供給されたときにはノード３４の電
位がインバータ３５の回路閾値電圧以上、例えば＋２■
になるように、トランジスタ３２の閾値電圧、個数など
が設定されている。従って、端子３１に＋５ｖもしくは
アース電圧が供給される場合には、インバータ３５の出
力信号が“１″レベルにされ、これによりインバータ３
７の出力信号Ｔが“１″レベルにされる。また、端子３
１に＋８■の高電圧が供給される場合には、インバータ
３５の出力信号が“０”レベルにされ、インバータ３７
の出力信号Ｔが“０”レベルにされる。

第３図は上記実施例のメモリにおいて、外部アドレス信
号から内部アドレス信号を発生する前記アドレスバッフ
ァ２９の、外部アドレス信号１ビット分に関係する部分
のみの構成を示す回路図である。端子４１は１ビツトの
外部アドレス信号Ａｊが供給される外部端子である。こ
の端子４１に供給されるアドレス信号ＡｊはＣＭＯＳイ
ンバータ４２に供給される。また、Ｖｃｃとアースとの
間には１個のＰチャネルトランジスタ（以下、Ｐトラン
ジスタと称する）４３と２個のＮトランジスタ４４．４
５とが直列接続されている。このうち、トランジスタ４
３．４４の両ゲートには上記インバータ４２の出力信号
が供給され、トランジスタ４５のゲートには上記高電圧
検出回路３０で発生される信号Ｔが供給される。上記ト
ランジスタ４３．４４の直列接続ノード４６とＶｃｃと
の間にはＰトランジスタ４７が接続され、このトランジ
スタ４７のゲートにも上記信号Ｔが供給されている。ざ
らに、ノード４６の信号はＣＭＯＳインバータ４８に供
給されている。また、ＶＣＣとアースとの間には１１！
のＰトランジスタ４９と２個のＮトランジスタｓｏ、　
ｓｉとが直列接続されている。このうち、トランジスタ
４９と５０の両ゲートには上記ノード４６の信号が供給
され、トランジスタ５１のゲートには上記信号Ｔが供給
される。

上記トランジスタ４９．５０の直列接続ノード５２とＶ
ｃｃとの間にはＰトランジスタ５３が接続され、このト
ランジスタ５３のゲートにも上記信号Ｔが供給されてい
る。さらに、上記ノード５２の信号はＣＭＯＳインバー
タ５４に供給されている。そして、上記インバータ５４
の出力信号が内部アドレス信号Ａｊ＊として、上記イン
バータ４８の出力信号が内部アドレス信号Ａｊ＊として
、それぞれ前記行デコーダ２７に供給されている。

第４図は上記実施例のメモリにおいて、行デコーダ２７
内に設けられ、一つの行線１１１を駆動する行線駆動回
路６０の具体的構成を示す回路図である。

この行線駆動回路６０は次のように構成されている。

すなわち、ＶＣＣとノード６１との間にはＰトランジス
タ６２が接続されている。このトランジスタ６２のゲー
トはアースに接続されている。従うて、このトランジス
タ６２は常時、オン状態にされている。

また、上記ノード６１とアースとの間には外部アドレス
信号のピット数に対応した数のデコード用のＮトランジ
スタ６３が直列接続されている。この行線駆動回路６０
の場合、これらデコード用のＮトランジスタ６３の各ゲ
ートには、前記アドレスバッファ２９で発生される内部
アドレス信＠Ａ１＊ないしＡｋ＊それぞれが供給される
。上記ノード６１の信号はＣＭＯＳインバータ６４に供
給されている。さらにこのインバータ６４と行線１１１
との間には、ゲートに書き込み制御信号Ｗが供給されて
いるデプレッション型のＮトランジスタ６５が接続され
ている。また、データの書き込み時に高電圧Ｖｐｐが供
給される端子６６と上記行線１１１どの間にはエンハン
スメント型のＮトランジスタ６７とデプレッション型の
Ｎトランジスタ６８とが直列接続されている。そして、
トランジスタ６７のゲートには棗き込み制御信号Ｗが供
給され、トランジスタ６８のゲートは行線１１１に接続
されている。ここで、上記トランジスタ６５．６７及び
６８は、行線１１１に接続されているメモリセル１２に
対してデータの書込みを行なう書込み回路６９を構成し
ている。そして、行線１１１を除く他の全ての行線１１
を駆動する他の行線駆動回路もこれと同様に構成にされ
ており、この行線駆動回路と異なっている点はデコード
用のＮトランジスタ６３のゲートに供給される内部アド
レス信号の組合せが異なっていることだけである。

次に上記のように構成された回路の動作を説明する。ま
ず始めに、各メモリセル１２に対してデータのプログラ
ムを行なう前にデータの読み出し速度の測定を行なう動
作について説明する。このとき、全てのメモリセル１２
は消去状態、すなわち、同値電圧ｖｔｈが低い状態にさ
れている。まず、第２図に示される高電圧検出回路３０
の端子３１の電圧Ｖ３１が＋８■の高電圧にされる。こ
のとき、高電圧検出回路３０内のノード３４の電位がイ
ンバータ３５の回路閾値電圧以上の電位である＋２Ｖに
なる。

これにより、インバータ３５の出力信号が“・０″レベ
ル、インバータ３６の出力信号が゛１″レベルになり、
ざらにインバータ３７の出力信号、すなわち制御信号Ｔ
が“０″レベルになる。

上記のように信号Ｔが“０″レベルにされているとき、
第３図で示される１ビット分のアドレスバッファでは、
ノード４６とＶｃｃとの間に接続されているＰトランジ
スタ４７がオン状態になり、かつノード４６とアースと
の間に挿入されているＮトランジスタ４５がオフ状態に
なる。このため、このノード４６は外部アドレス信号Ａ
ｊにかかわらずＰトランジスタ４７を介して“１″レベ
ルにされる。

このノード４６が“１”レベルにされることにより、イ
ンバータ４８の出力、すなわち、内部アドレス信号Ａｊ
＊は“０”レベルにされる。他方、上記信号Ｔが゛０″
レベルにされているとき、ノード５２とＶｃｃとの間に
接続されているＰトランジスタ５３がオン状態になり、
このノード５２とアースとの間に挿入されているＮトラ
ンジスタ５１がオフ状態になる。このため、このノード
５２もＰトランジスタ５３を介して“１″レベルにされ
、さらにこのノード５２の信号が供給されるインバータ
５４の出力、すなわち、内部アドレス信号Ａ」＊も“０
”レベルにされる。すなわち、第５図のタイミングチャ
ートに示すように、端子３１が＋８ｖの高電圧にされ、
これが高電圧検出回路３０で検出されているとき、アド
レスバッファ２９の出力Ａｊ＊、ＡＪ＊は外部アドレス
信号Ａｊとは無関係に全て“０”レベルに設定される。

このとき、第４図に示される行線駆動回路６０では、デ
コード用のＮトランジスタ６３が全てオフし、ノードの
信号はＰトランジスタ６２により“１”レベルに設定さ
れる。これにより、インバータ６４の出力信号は“Ｏ″
レベルなる。ここで、書込み回路６９では書込み制御信
＠Ｗが“０°ルベルにされ、トランジスタ６７はオフ、
トランジスタ６５はオンしているので、インバータ６４
の出力信号により行線１１１も“０”レベルとなる。す
なわち、この行線１１１は非選択状態となる。また、図
示しない上記行線駆動回路６０以外の行線駆動回路でも
、デコード用のＮトランジスタ６３が全てオフ状態にな
るため、第１図の全ての行線１１が非選択状態となる。

このとき、各行線１１に接続されている全てのメモリセ
ル１２は駆動されない。このとき、ノード１５の電位Ｖ
１５が例えば１．２■となるようにバイアス電圧ＶＢ、
負荷用のトランジスタ１８の導通抵抗などが設定されて
いる。そして、このノード１５の電位Ｖ１５が１．２■
にされているとき、Ｎトランジスタ１６のゲートとノー
ド１５との間の電位差はトランジスタ１６の閾値電圧以
下となり、このトランジスタ１６はオフする。これによ
り、ノード１７はトランジスタ２２により高電位、例え
ば４■程度に充電される。ここで、基準電位発生回路２
４からは所定の基準電位がノード２３に出力されている
ので、センスアンプ２５は両ノード１７．２３の電位差
を増幅してデータを検出する。この場合、ノード１７の
電位が高いため、センスアンプ２５は“０”レベルのデ
ータを検出し、これが出力バッフ７２６を介して［）ｏ
ｕｔとして出力される。このときの読み出しデータ□ｏ
ｕｔは、実質的にデータの書込みが行われたメモリセル
の記憶データに相当している。

次に、端子３１の電圧Ｖ３１が＋８■がら低下し、この
端子３１に通常の外部アドレス信号が供給される。そし
て、例えばこの端子３１には第５図に示されるように゛
ｇｉｌルベル（Ｖｃ　ｃ　）の外部アドレス信号が供給
されたとする。このとき、高電圧検出回路３０内のノー
ド３４の電位がインバータ３５の回路閾値電圧以下の電
位である＋１■になる。これにより、インバータ３５の
出力信号が″１″レベル、インバータ３６の出力信号が
“０″レベルになり、さらにインバータ３７の出力信号
、すなわち制御信号Ｔが“１″レベルになる。

上記のように信＠王が“１ｎレベルにされているとき、
第３図で示される１ビット分のアドレスバッファでは、
Ｐトランジスタ４７がオフ、Ｎトランジスタ４５がオン
、Ｐトランジスタ５３がオフ、Ｎトランジスタ５１がオ
ン状態になる。このため、ノード４６の信号は外部アド
レス信号Ａｊに応じて設定され、また、ノード５２の信
号も上記ノード４６の信号に応じて設定される。ここで
、いま上記外部アドレス信号ＡＪが＃　Ｉ　Ｎレベルに
設定されているならば、第５図に示されるように内部ア
ドレス信号Ａｊ＊も“１”レベルにされ、他方、内部ア
ドレス信号Ａｊ＊は“０”レベルにされる。従って、第
１図のアドレスバッファ２９は外部アドレス信号に応じ
て内部アドレス信号を発生することになる。

一方、各行線駆動回路が第４図に示されるように構成さ
れている行デコーダ２７では、そのときの内部アドレス
信号に基づいてデコード用のＮトランジスタ６３が全て
オンする行線駆動回路に接続された行！！１１のみに“
１”レベルの信号が出力される。すなわち、デコード用
のＮトランジスタ６３が全てオンする行線駆動回路６０
では、ノード６１が“０″レベルに放電され、これによ
りインバータ６４の出力信号が“１″レベルとなる。こ
のとき、書込み回路６９では書込み制御信号Ｗが“０″
レベルにされ、トランジスタ６７はオフ、トランジスタ
６５はオンしているので、インバータ６４の出力信号に
よりその行線１１が“１”レベルに充電される。

ここで、例えば行線１１１が選択されたとすると、この
行線１１１の電位Ｖ１１は第５図に示されるように順次
上昇する。そして、この選択された行線１１１の電位が
十分に上昇すると、そこに接続されているメモリセル１
２が駆動される。他方、アドレスバッファ２９で発生さ
れた内部アドレス信号に基づき、列デコーダ２８のデコ
ード出力に応じていずれか一つの列線選択用のトランジ
スタ１４がオンし、このトランジスタ１４に接続されて
いる一つの列線１３が選択される。このため、選択され
た行線１１と列線１３との交点に配置されている一つの
メモリセル１２が選択される。ところで、各メモリセル
１２はデータの書込みが行われていず、ＩＩＩ［電圧ｖ
ｔｈが低くされているので、この選択されたメモリセル
１２がオンし、ノード１５は放電されることになる。

このとき、ノード１５の電位Ｖ１５は以前の１．２ｖか
ら１■に低下する。ノード１５の電位Ｖ１５が１■にさ
れているとき、Ｎトランジスタ１６のゲートとノード１
５との間の電位差はトランジスタ１６の閾値電圧以上と
なり、このトランジスタ１６はオンする。

これにより、ノード１７の電位が以前の４■から低下す
る。この場合、ノード１７の電位がノード２３の基準電
位よりも低くなり、センスアンプ２５は“１”レベルの
データを検出し、これが出力バッファ２６を介して□ｏ
ｕｔとして出力される。すなわち、この場合には、デー
タの書込みが行われていす、消去状態のメモリセルの記
憶データが読み出される。

すなわち、上記実施例のメモリでは、端子３１の電圧Ｖ
３１を高電圧に設定して全ての行＄１１１１を非選択状
態に設定して実質的に書込み状態のメモリセルの記憶デ
ータを読み出した後、次に高電圧の代りに外部アドレス
信号を端子３１に供給することによりそのアドレスに対
応した一つの行線を選択的に駆動して消去状態のメモリ
セル１２の記憶データを読み出すようにしている。ここ
で、各メモリセル１２のデータ読み出し速度は、第５因
の時刻１０において端子３１の電位Ｖ３１が通常の＋５
ＶもしくはＯｖに低下し、外部アドレス信号に対応した
行線１１が駆動されてから、列線１３に消去状態のメモ
リセルの記憶データが読み出され、これがセンスアンプ
２５で検出され、時刻ｔ１に出力バッフ７２６から出力
されるまでの時間ｔ　ａｃｃ　゛１″に相当している。

また、第５図の時刻ｔ２において、端子３１の電圧Ｖ３
１を高電圧＋８■に変化させると、内部アドレス信号Ａ
ｊ＊は″Ｏｎレベルとなり、全ての行線１１が“０”レ
ベルの非選択状態となる。

このため、列１ｉ１１３が充電され、電位Ｖ１５は１．
ＯＶから１．２Ｖに上昇し、この変化がセンスアンプ２
５で検出され、時刻ｔ３に出力バッフ７２６から“０”
レベルが出力される。この時刻ｔ２から時刻ｔ３までに
要する時間は書込まれたメモリセルのデータを読出すの
に必要な時間ｔ　ａｃｃ　“０”に相当している。高電
圧検出回路３０の外部端子３１とアドレスバッファ２９
の外部端子４１を共通にし、集積回路化した際の回路３
０とアドレスバッファ２９との配置を近くにすることに
より、端子３１の電位Ｖ３１が変化し、制御信号Ｔが変
化するまでの時間は数ナノ秒以下となる。さらに、ＣＭ
ＯＳインバータ３５．３６．３７のディメンジョンを大
きくすることによって、信号Ｔが変化するまでの時間を
小さくすることができる。通常の読出しに要する時間、
すなわちアドレス信号が変化してから出力信号が変化す
るまでの時間は通常２００ナノ秒程度であり、これに比
べて高電圧検出回路３０において信号Ｔが変化するまで
の時間は微少である。

そこで、上記両時間ｔ　ａｃｃ　“１”及びｔ　ａｃａ
“０”を測定すれば、メモリセル１２におけるデータ読
み出し速度を測定することができる。そして、このよう
な測定を外部アドレス信号を変化させることにより全て
の行線１１の全てのメモリセル１２について行なう。

なお、上記したようにこの実施例のメモリでは、メモリ
セル１２の記憶データの読み出し速度は、行線１１が駆
動され、出力バッファ２６からデータ［）Ｏｕｔが出力
されるまでの時間で規定している。

このようなメモリを集積回路化する場合、一般に行線１
１は多結晶シリコンで構成されるためにその配線抵抗は
比較的大きく、かつ寄生客員も大きい。

他方、列線選択用トランジスタ１４のゲート配線、すな
わち列デコーダ２８のデコード出力線は抵抗が小さなア
ルミニュームで構成される。このため、データ読み出し
時間に占める行線１１の切替わりに必要な時間は、列線
選択用トランジスタ１４に必要な時間よりも大きい。こ
のため、メモリセル１２からのデータ読み出し速度の測
定は行線１１の切替わりからの時間で規定してもよいの
である。

このように上記実施例のメモリでは、メモリセルに対し
てデータの書込みを行なわなくても、メモリセルからの
データ読み出し速度を測定することができる。このため
、ワンタイムＦＲＯＭでは、パッケージ内にメモリチッ
プを封入した後に読み出し速度を測定することができる
ので、無駄な余裕をとることなく規定の速度で不良品の
選別を行なうことができる。この結果、製品の歩留り向
上が図れ、製造価格を安価にすることができる。しかも
、パッケージ内にメモリチップを封入した後に読み出し
速度を測定することができるので、パッケージに封入す
る際にメモリチップにダメージが発生したものを取り除
くことができる。

なお、データプログラム後の通常のデータ読み出し時に
は、外部アドレス信号に基づいて行線１１と列線１３が
選択され、この行線１１と列線１３の交点に配置されて
いる一つのメモリセル１２の記憶データに基づいてノー
ド１５．１７の電位が設定され、ノード１７の電位とノ
ード２３の基準電位とに応じてセンスアンプ２５でデー
タの検出が行われる。

第６図はこの発明の他の実施例の構成を示すブロック図
である。この実施例のメモリでは、高電圧検出回路３０
は高電圧を検出すると１”レベルの検出信号Ｔを発生す
るように構成されており、この信号Ｔは前記アドレスバ
ッファ２９の代りに行デコーダ２７に供給されている。

第７図はこの実施例のメモリにおける高電圧検出回路３
０の具体的な構成を示す回路図である。この場合の高電
圧検出回路３０が前記第２図のものと異なっている点は
、前記ノード３４に対して偶数個のｃｖｏｓインバータ
７１が縦続接続されていることである。このため、この
第７図の回路では、端子３１に＋８Ｖの高電位が供給さ
れると、検出信号Ｔｕ”１″レベルとなる。

第８図はこの実施例のメモリにおける一つの行線駆動回
路６０の具体的な構成を示す回路図である。

この場合の行線駆動回路６０が前記第４図のものと異な
っている点は、前記インバータ６４のＰトランジスタ側
とＶｃｃとの間に新たにＰトランジスタ７２が接続され
、かつインバータ６４の出力ノードとアースとの間に新
たにＮトランジスタ７３が接続されたことにある。そし
て、トランジスタ７２．７３のゲートには上記第７図に
示される高電圧検出回路３０の検出信号Ｔが供給される
。

なお、この実施例のメモリでは、前記第３図のアドレス
バッファ内のトランジスタ４５．４７．５１゜５３が全
て取り除かれており、アドレスバッファ２９は外部アド
レス信号が供給されると常にこれに応じた内部アドレス
信号を必ず発生するように構成されている。

この実施例のメモリでは、高電圧検出回路３０の端子３
１に高電圧が供給され、信号Ｔが“１″レベルになると
、第８図の行線駆動回路６０内のトランジスタ７２がオ
フ、トランジスタ７３がオンするので、行線１１は非選
択状態にされる。次に、端子３１に通常の外部アドレス
信号が供給されると、上記トランジスタ７２がオン、ト
ランジスタ７３がオフし、第８図の行線駆動回路６０は
内部アドレス信号に応じたデコード動作を行なう。従っ
て、この実施例のメモリでも端子３１に高電圧を供給す
ることによってメモリセルのデーク読み出し時間を測定
することができる。

［発明の効果］ 以上説明したようにこの発明によれば、一度しかデータ
の書込みを行なわず、データ消去を行なわないものにお
いても、製造価格を安価にすることができ、かつパッケ
ージに封入された後でも電気的特性の測定を行なうこと
ができる不揮発性半導体メモリを提供することができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示す回路図
、第２図ないし第４図はそれぞれ上記実施例のメモリの
一部分の詳細な構成を示す回路図、第５図は上記実施例
のタイミングチャート、第６図はこの発明の他の実施例
のブロック図、第７図及び第８図はそれぞれ上記第６図
の実施例の具体的な回路を示す回路図である。　　　　
−１１・・・行線、１２・・・メモリセル、１３・・・
列線、１４・・・列線選択用トランジスタ、２４・・・
基準電位発生回路、２５・・・センスアンプ、２７・・
・行デコーダ、２８・・・列デコーダ、２９・・・アド
レスバッファ、３０・・・高電圧検出回路、６０・・・
行線駆動回路。 出願人代理人　弁理士　詐江武彦 第２図 第６図 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 １　不揮発性トランジスタからなるメモリセルが接続さ
   れた複数の行線と、所定の外部端子に供給される高電圧
   を検出する高電圧検出手段と、外部アドレスが供給され
   、上記高電圧検出手段で高電圧が検出された際には内部
   アドレスの値を外部アドレスとは無関係な所定値に設定
   するとともに、この高電圧が低下した後は外部アドレス
   に基づいて内部アドレスを発生するアドレスバッファと
   、上記内部アドレスに応じて上記行線を選択駆動し、内
   部アドレスの値が所定値に設定された際には上記全ての
   行線を非選択状態に設定する行デコーダと、上記メモリ
   セルからの読み出しデータが伝達される列線と、上記列
   線に接続される負荷手段と、上記列線の電位に基づき上
   記メモリセルに記憶されているデータを検出するデータ
   検出手段とを具備したことを特徴とする不揮発性半導体
   メモリ。 ２　不揮発性トランジスタからなるメモリセルが接続さ
   れた複数の行線と、所定の外部端子に供給される高電圧
   を検出する高電圧検出手段と、外部アドレスから内部ア
   ドレスを発生するアドレスバッファと、上記内部アドレ
   スが供給され、上記高電圧検出手段で高電圧が検出され
   た際には内部アドレスとは無関係に上記全ての行線を非
   選択状態に設定するとともに、この高電圧が低下した後
   は内部アドレスに応じた行線を選択駆動する行デコーダ
   と、上記メモリセルからの読み出しデータが伝達される
   列線と、上記列線に接続される負荷手段と、上記列線の
   電位に基づき上記メモリセルに記憶されているデータを
   検出するデータ検出手段とを具備したことを特徴とする
   不揮発性半導体メモリ。 ３　前記行デコーダは、前記高電圧検出手段で高電圧が
   検出された際には外部アドレスとは無関係に前記全ての
   行線を非選択状態に設定し、上記高電圧が低下した後は
   外部アドレス応じた行線を選択するように構成されてい
   る特許請求の範囲第１項に記載の不揮発性半導体メモリ
   。 ４　前記行デコーダは、前記高電圧検出手段で高電圧が
   検出された際には外部アドレスとは無関係に前記全ての
   行線を非選択状態に設定し、上記高電圧が低下した後は
   外部アドレス応じた行線を選択するように構成されてい
   る特許請求の範囲第２項に記載の不揮発性半導体メモリ
   。 ５　前記高電圧検出手段は外部アドレスが供給される外
   部端子の電圧を検出するように構成されている特許請求
   の範囲第１項に記載の不揮発性半導体メモリ。 ６　前記高電圧検出手段は外部アドレスが供給される外
   部端子の電圧を検出するように構成されている特許請求
   の範囲第２項に記載の不揮発性半導体メモリ。