JP2919198B2 - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
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- JP2919198B2 JP2919198B2 JP26941592A JP26941592A JP2919198B2 JP 2919198 B2 JP2919198 B2 JP 2919198B2 JP 26941592 A JP26941592 A JP 26941592A JP 26941592 A JP26941592 A JP 26941592A JP 2919198 B2 JP2919198 B2 JP 2919198B2
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Description
【０００１】
【産業上の利用分野】本発明は、読み出し専用半導体記
憶装置に関し、特に記憶データを書き換えることのでき
る読み出し専用半導体記憶装置に関する。
憶装置に関し、特に記憶データを書き換えることのでき
る読み出し専用半導体記憶装置に関する。
【０００２】
【従来の技術】図３は、従来の紫外線消去型読み出し専
用半導体記憶装置の回路図である。同図に示されるよう
に、ｎチャネル型のメモリセルトランジスタＭ3mn （但
し、ｍ＝１，２，…，Ｍ、ｎ＝１，２，…Ｎ）はＭ行Ｎ
列に配置され、各メモリセル・トランジスタのゲート電
極はワード線Ｗ31、Ｗ32、…、Ｗ3Mに、ドレインはディ
ジット線Ｄ31、Ｄ32、…、Ｄ3Nに接続され、またソース
は接地されている。
用半導体記憶装置の回路図である。同図に示されるよう
に、ｎチャネル型のメモリセルトランジスタＭ3mn （但
し、ｍ＝１，２，…，Ｍ、ｎ＝１，２，…Ｎ）はＭ行Ｎ
列に配置され、各メモリセル・トランジスタのゲート電
極はワード線Ｗ31、Ｗ32、…、Ｗ3Mに、ドレインはディ
ジット線Ｄ31、Ｄ32、…、Ｄ3Nに接続され、またソース
は接地されている。
【０００３】アドレス入力端子３０１から入力されたア
ドレス信号はアドレス・デコーダ３０２によってデコー
ドされ、ワード線Ｗ3mはアドレス・デコーダ３０２の出
力によって選択される。メモリセルＭ3mn を流れる電流
は、ディジット線Ｄ3nを介してセンスアンプ回路部３０
３によって感知され、この感知信号は出力制御部３０
４、データ出力端子３０５を介して外部に取り出され
る。
ドレス信号はアドレス・デコーダ３０２によってデコー
ドされ、ワード線Ｗ3mはアドレス・デコーダ３０２の出
力によって選択される。メモリセルＭ3mn を流れる電流
は、ディジット線Ｄ3nを介してセンスアンプ回路部３０
３によって感知され、この感知信号は出力制御部３０
４、データ出力端子３０５を介して外部に取り出され
る。
【０００４】メモリセルに対する消去は、紫外線を照射
してフローティングゲート内に注入された電子を基板や
ゲート電極に散失させることによって行う。また、デー
タの書き込みは、書き込みを行うべきメモリセル・トラ
ンジスタのドレインおよびゲート電極に高電圧を印加
し、チャネルで発生したホットエレクトロンをフローテ
ィングゲートに注入することによって行う。従って、書
き込み状態では消去状態に比較してトランジスタのしき
い値ＶT は上昇している。読み出しは、書き込みによっ
て高められたしきい値電圧以下の電圧をゲート電極に印
加して選択されたメモリセル・トランジスタに電流が流
れるか否かを検出することによって行う。
してフローティングゲート内に注入された電子を基板や
ゲート電極に散失させることによって行う。また、デー
タの書き込みは、書き込みを行うべきメモリセル・トラ
ンジスタのドレインおよびゲート電極に高電圧を印加
し、チャネルで発生したホットエレクトロンをフローテ
ィングゲートに注入することによって行う。従って、書
き込み状態では消去状態に比較してトランジスタのしき
い値ＶT は上昇している。読み出しは、書き込みによっ
て高められたしきい値電圧以下の電圧をゲート電極に印
加して選択されたメモリセル・トランジスタに電流が流
れるか否かを検出することによって行う。
【０００５】従来、この種半導体記憶装置におけるメモ
リセルの消去・書き込み状態の確認は、読み出しモード
においてアドレス信号により指定された番地のメモリセ
ルＭ3mn を選択し、そのメモリセルのディジット線Ｄ3n
上の電流変化をセンスアンプ回路３０３にて増幅し、出
力制御部３０４よりデータ出力端子３０５にＨレベル
（電源レベル）またはＬレベル（グランドレベル）の２
値の信号として出力させることによって行う。そして、
消去の程度や書き込みの深さ等については、電源電圧を
変化させ予定されたレベルの信号を出力させることので
きる電源電圧範囲を電圧マージンとして検出してこれに
よって間接的に評価していた。
リセルの消去・書き込み状態の確認は、読み出しモード
においてアドレス信号により指定された番地のメモリセ
ルＭ3mn を選択し、そのメモリセルのディジット線Ｄ3n
上の電流変化をセンスアンプ回路３０３にて増幅し、出
力制御部３０４よりデータ出力端子３０５にＨレベル
（電源レベル）またはＬレベル（グランドレベル）の２
値の信号として出力させることによって行う。そして、
消去の程度や書き込みの深さ等については、電源電圧を
変化させ予定されたレベルの信号を出力させることので
きる電源電圧範囲を電圧マージンとして検出してこれに
よって間接的に評価していた。
【０００６】
【発明が解決しようとする課題】上述の従来例では、メ
モリセルのしきい値を直接読みとることができなかった
ので、消去状態、書き込み状態の評価は、電圧マージン
という代用特性で判断せざるを得ず、正確な評価が困難
であった。データを消去するための紫外線の照射時間や
書き込み時間等はメモリセルの寸法、製造プロセスによ
って変化するため、特に新規に設計されたメモリセルで
は、データの消去特性や書き込み特性を正確に把握する
必要があるが、従来例ではそれが不可能であった。ま
た、従来例では、正しい出力値が得られるか否かを、電
源電圧を繰り返し振って電圧マージンを求めるものであ
るため、評価工数が多くなり評価に多くの時間がかかる
という問題点があった。
モリセルのしきい値を直接読みとることができなかった
ので、消去状態、書き込み状態の評価は、電圧マージン
という代用特性で判断せざるを得ず、正確な評価が困難
であった。データを消去するための紫外線の照射時間や
書き込み時間等はメモリセルの寸法、製造プロセスによ
って変化するため、特に新規に設計されたメモリセルで
は、データの消去特性や書き込み特性を正確に把握する
必要があるが、従来例ではそれが不可能であった。ま
た、従来例では、正しい出力値が得られるか否かを、電
源電圧を繰り返し振って電圧マージンを求めるものであ
るため、評価工数が多くなり評価に多くの時間がかかる
という問題点があった。
【０００７】
【課題を解決するための手段】本発明の読み出し専用半
導体記憶装置は、複数個のメモリセル・トランジスタを
有するものにおいて、前記メモリセル・トランジスタの
中から評価用に選択された評価用兼用メモリセル・トラ
ンジスタまたは前記メモリセル・トランジスタとは別に
設けられた、前記メモリセル・トランジスタと同等の構
造を有する評価用トランジスタが、選択された、 （１） 該トランジスタに対し書き込みを行うことので
きる通常モード、または （２） 該トランジスタのしきい値を測定することので
きる評価モード、のいずれかのモードで動作させること
ができるように構成されており、かつ、 評価モード動作
時においては、該トランジスタのゲート電極には制御さ
れたゲート電圧が直接印加されるように構成され、か
つ、そのドレインは抵抗を介してＶ CC 電源に接続される
とともに外部端子に接続されるように構成されている。
導体記憶装置は、複数個のメモリセル・トランジスタを
有するものにおいて、前記メモリセル・トランジスタの
中から評価用に選択された評価用兼用メモリセル・トラ
ンジスタまたは前記メモリセル・トランジスタとは別に
設けられた、前記メモリセル・トランジスタと同等の構
造を有する評価用トランジスタが、選択された、 （１） 該トランジスタに対し書き込みを行うことので
きる通常モード、または （２） 該トランジスタのしきい値を測定することので
きる評価モード、のいずれかのモードで動作させること
ができるように構成されており、かつ、 評価モード動作
時においては、該トランジスタのゲート電極には制御さ
れたゲート電圧が直接印加されるように構成され、か
つ、そのドレインは抵抗を介してＶ CC 電源に接続される
とともに外部端子に接続されるように構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す回路図である。同図において、Ｍ1mn は、メモリセ
ルト・ランジスタの中から特性評価を行いうるように選
択された評価用兼用メモリセル・トランジスタである。
このメモリセル・トランジスタＭ1mn のゲート電極は、
トランスファゲートＴ13を介して入力端子ＩＮ1 に、ま
たトランスファゲートＴ14を介してワード線Ｗ1mに接続
され、またドレインは、トランスファゲートＴ11、抵抗
Ｒ1 を介してＶCC電源に接続されるとともに、トランス
ファゲートＴ12を介して出力端子Ｏ1 に、またトランス
ファゲートＴ15を介してディジット線Ｄ1nに接続されて
いる。このトランジスタのソースは接地されている。ト
ランスファゲートＴ11、Ｔ12、Ｔ13は制御信号入力端子
ＣＮＴから入力される制御信号によって制御され、トラ
ンスファゲートＴ14、Ｔ15はこの制御信号のインバータ
ＩＶ1 による反転信号によって制御される。
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す回路図である。同図において、Ｍ1mn は、メモリセ
ルト・ランジスタの中から特性評価を行いうるように選
択された評価用兼用メモリセル・トランジスタである。
このメモリセル・トランジスタＭ1mn のゲート電極は、
トランスファゲートＴ13を介して入力端子ＩＮ1 に、ま
たトランスファゲートＴ14を介してワード線Ｗ1mに接続
され、またドレインは、トランスファゲートＴ11、抵抗
Ｒ1 を介してＶCC電源に接続されるとともに、トランス
ファゲートＴ12を介して出力端子Ｏ1 に、またトランス
ファゲートＴ15を介してディジット線Ｄ1nに接続されて
いる。このトランジスタのソースは接地されている。ト
ランスファゲートＴ11、Ｔ12、Ｔ13は制御信号入力端子
ＣＮＴから入力される制御信号によって制御され、トラ
ンスファゲートＴ14、Ｔ15はこの制御信号のインバータ
ＩＶ1 による反転信号によって制御される。
【０００９】次に、本実施例回路の動作について説明す
る。制御信号としてＬレベルの信号を制御信号入力端子
ＣＮＴに入力すると、トランスファゲートＴ11〜Ｔ13は
オフし、トランスファゲートＴ14、Ｔ15はオンする。従
って、そのとき図１の（ａ）の回路は、図１の（ｂ）に
示すように従来のメモリセルに対する回路と同等のもの
となる（以下、制御信号がＬレベルであるときの状態を
通常モードと呼ぶことにする）。
る。制御信号としてＬレベルの信号を制御信号入力端子
ＣＮＴに入力すると、トランスファゲートＴ11〜Ｔ13は
オフし、トランスファゲートＴ14、Ｔ15はオンする。従
って、そのとき図１の（ａ）の回路は、図１の（ｂ）に
示すように従来のメモリセルに対する回路と同等のもの
となる（以下、制御信号がＬレベルであるときの状態を
通常モードと呼ぶことにする）。
【００１０】制御信号がＨレベルとなるとトランスファ
ゲートＴ11〜Ｔ13がオンし、トランスファゲートＴ14、
Ｔ15がオフする。従って、このときの状態は、図１の
（ｃ）に示すように、メモリセルトランジスタＭ1mn の
ドレインは抵抗Ｒ1 によりプルアップされ、同時にゲー
ト電極およびドレインがアクセス可能状態となる（以
下、制御信号がＨレベルであるときの状態を評価モード
と呼ぶことにする）。
ゲートＴ11〜Ｔ13がオンし、トランスファゲートＴ14、
Ｔ15がオフする。従って、このときの状態は、図１の
（ｃ）に示すように、メモリセルトランジスタＭ1mn の
ドレインは抵抗Ｒ1 によりプルアップされ、同時にゲー
ト電極およびドレインがアクセス可能状態となる（以
下、制御信号がＨレベルであるときの状態を評価モード
と呼ぶことにする）。
【００１１】いま、メモリセル・トランジスタＭ1mn が
データの消去された状態にあるものとする。このトラン
ジスタに書き込みを行うときは、入力端子ＣＮＴにＬレ
ベルの制御信号を印加して通常モードを選択し、ワード
線Ｗ1mとディジット線Ｄ1nに高電圧を印加して書き込み
を行う。次に、評価モードを選択し、入力端子ＩＮ1の
入力電圧を予定しきい値付近で変化させながら、出力端
子Ｏ1 の電圧を監視してしきい値の測定を行う。
データの消去された状態にあるものとする。このトラン
ジスタに書き込みを行うときは、入力端子ＣＮＴにＬレ
ベルの制御信号を印加して通常モードを選択し、ワード
線Ｗ1mとディジット線Ｄ1nに高電圧を印加して書き込み
を行う。次に、評価モードを選択し、入力端子ＩＮ1の
入力電圧を予定しきい値付近で変化させながら、出力端
子Ｏ1 の電圧を監視してしきい値の測定を行う。
【００１２】消去状態についての評価を行うには、紫外
線を所定時間照射した後、制御信号入力端子ＣＮＴにＨ
レベルの信号を入力して評価モードを選択し、入力端子
ＩＮ1 への電圧を変化させてしきい値の測定を行う。
線を所定時間照射した後、制御信号入力端子ＣＮＴにＨ
レベルの信号を入力して評価モードを選択し、入力端子
ＩＮ1 への電圧を変化させてしきい値の測定を行う。
【００１３】以上のように、メモリセル・アレイの中の
いくつかのメモリセル・トランジスタを評価用トランジ
スタとして構成しておけば、通常モードでは通常の半導
体記憶装置として動作させることができるが、評価モー
ドを選択したときには、評価用兼用のトランジスタのし
きい値ＶT を直接測定することが可能となる。そしてこ
のしきい値を用いて他のメモリセル・トランジスタの消
去状態や書き込み状態を推定することができる。また、
実務的にはしきい値そのものを知る必要はなく、消去時
のしきい値が一定の基準値以下であることや書き込み時
のしきい値が一定の基準値以上であることが判明すれば
十分な場合が多い。そのような場合、本実施例によれば
しきい値が基準値をクリアしているか否かを直ちに知る
ことができることから迅速な評価が可能となる。
いくつかのメモリセル・トランジスタを評価用トランジ
スタとして構成しておけば、通常モードでは通常の半導
体記憶装置として動作させることができるが、評価モー
ドを選択したときには、評価用兼用のトランジスタのし
きい値ＶT を直接測定することが可能となる。そしてこ
のしきい値を用いて他のメモリセル・トランジスタの消
去状態や書き込み状態を推定することができる。また、
実務的にはしきい値そのものを知る必要はなく、消去時
のしきい値が一定の基準値以下であることや書き込み時
のしきい値が一定の基準値以上であることが判明すれば
十分な場合が多い。そのような場合、本実施例によれば
しきい値が基準値をクリアしているか否かを直ちに知る
ことができることから迅速な評価が可能となる。
【００１４】図２は、本発明の第２の実施例を示す回路
図である。同図において、２０１はアドレス入力端子、
２０２はアドレス・デコーダ、２０３はセンスアンプ回
路、２０４は出力制御部、２０５はデータ出力端子、２
０６はメモリセル・トランジスタがマトリックス状に配
置されているメモリセル・アレイ、Ｄ21、…、Ｄ2Nはデ
ィジット線、Ｗ21、…、Ｗ2Mはワード線、Ｍ21、Ｍ22、
…、Ｍ2Nは、メモリセル・アレイ２０６内のメモリセル
・トランジスタとは別に設けられた、これらのトランジ
スタと同一サイズの評価用トランジスタ、Ｒ210 、Ｒ
211 、…、Ｒ21N；Ｒ221 、…、Ｒ22N は抵抗、ＣＮＴ
は制御信号入力端子、ＩＮ2 は入力端子、ＩＶ2 はイン
バータ、Ｔ211 、…、Ｔ21N ；Ｔ221 、…、Ｔ22N ；Ｔ
231 、…、Ｔ23N ；Ｔ241 、…、Ｔ24N はトランスファ
ゲート、Ｏ21、…、Ｏ2Nは出力端子である。
図である。同図において、２０１はアドレス入力端子、
２０２はアドレス・デコーダ、２０３はセンスアンプ回
路、２０４は出力制御部、２０５はデータ出力端子、２
０６はメモリセル・トランジスタがマトリックス状に配
置されているメモリセル・アレイ、Ｄ21、…、Ｄ2Nはデ
ィジット線、Ｗ21、…、Ｗ2Mはワード線、Ｍ21、Ｍ22、
…、Ｍ2Nは、メモリセル・アレイ２０６内のメモリセル
・トランジスタとは別に設けられた、これらのトランジ
スタと同一サイズの評価用トランジスタ、Ｒ210 、Ｒ
211 、…、Ｒ21N；Ｒ221 、…、Ｒ22N は抵抗、ＣＮＴ
は制御信号入力端子、ＩＮ2 は入力端子、ＩＶ2 はイン
バータ、Ｔ211 、…、Ｔ21N ；Ｔ221 、…、Ｔ22N ；Ｔ
231 、…、Ｔ23N ；Ｔ241 、…、Ｔ24N はトランスファ
ゲート、Ｏ21、…、Ｏ2Nは出力端子である。
【００１５】次に、本実施例回路の動作について説明す
る。制御信号入力端子ＣＮＴに入力される制御信号がＬ
レベルであるとき、即ち通常モードで駆動されるとき、
トランスファゲートＴ21n （ｎ＝１、２、…、Ｎ、以下
同じ）、Ｔ24n はオフし、Ｔ22n 、Ｔ23n はオンする。
従って、評価用トランジスタＭ2nのゲート電極は入力端
子ＩＮ2 に、またドレインはディジット線Ｄ2nに接続さ
れる。ここで、入力端子ＩＮ2 にＬレベルの電圧を印加
しておけばトランジスタＭ2nはハイインピーダンス状態
となり、評価用トランジスタＭ2nは、他の回路から切り
離される。従って、この状態ではメモリセル・アレイ２
０６のメモリセル・トランジスタに対して正常に書き込
み、読み出しを実施することができる。
る。制御信号入力端子ＣＮＴに入力される制御信号がＬ
レベルであるとき、即ち通常モードで駆動されるとき、
トランスファゲートＴ21n （ｎ＝１、２、…、Ｎ、以下
同じ）、Ｔ24n はオフし、Ｔ22n 、Ｔ23n はオンする。
従って、評価用トランジスタＭ2nのゲート電極は入力端
子ＩＮ2 に、またドレインはディジット線Ｄ2nに接続さ
れる。ここで、入力端子ＩＮ2 にＬレベルの電圧を印加
しておけばトランジスタＭ2nはハイインピーダンス状態
となり、評価用トランジスタＭ2nは、他の回路から切り
離される。従って、この状態ではメモリセル・アレイ２
０６のメモリセル・トランジスタに対して正常に書き込
み、読み出しを実施することができる。
【００１６】制御信号入力端子ＣＮＴに入力される制御
信号がＨレベルとなると、即ち評価モードが選択される
と、トランスファゲートＴ21n 、Ｔ24n がオンし、トラ
ンスファゲートＴ22n 、Ｔ23n がオフする。従って、評
価用トランジスタＭ2nのゲート電極は、抵抗Ｒ210 、
…、Ｒ21N からなる抵抗分圧回路に接続され、またその
ドレインはプルアップ回路と出力端子Ｏ2nに接続され
る。ここで、抵抗Ｒ210 、Ｒ211 、…、Ｒ21N の抵抗値
が全て等しいものとすると、トランジスタＭ2nのゲート
電極には、 ＶG ＝（Ｎ＋１−ｎ）・ＶCC／（Ｎ＋１） の電圧が印加される。従って、トランジスタＭ21、
Ｍ22、…、Ｍ2Nは、途中迄導通するようになり、出力端
子Ｏ21、Ｏ22、…、Ｏ2Nの電圧は途中からＨレベルに変
化する。この出力電圧がＬレベルからＨレベルに変化す
るところのゲート電圧がトランジスタのしきい値ＶT で
ある。従って、本実施例ではゲート電圧を振ることなく
直ちにしきい値電圧を知ることができる。
信号がＨレベルとなると、即ち評価モードが選択される
と、トランスファゲートＴ21n 、Ｔ24n がオンし、トラ
ンスファゲートＴ22n 、Ｔ23n がオフする。従って、評
価用トランジスタＭ2nのゲート電極は、抵抗Ｒ210 、
…、Ｒ21N からなる抵抗分圧回路に接続され、またその
ドレインはプルアップ回路と出力端子Ｏ2nに接続され
る。ここで、抵抗Ｒ210 、Ｒ211 、…、Ｒ21N の抵抗値
が全て等しいものとすると、トランジスタＭ2nのゲート
電極には、 ＶG ＝（Ｎ＋１−ｎ）・ＶCC／（Ｎ＋１） の電圧が印加される。従って、トランジスタＭ21、
Ｍ22、…、Ｍ2Nは、途中迄導通するようになり、出力端
子Ｏ21、Ｏ22、…、Ｏ2Nの電圧は途中からＨレベルに変
化する。この出力電圧がＬレベルからＨレベルに変化す
るところのゲート電圧がトランジスタのしきい値ＶT で
ある。従って、本実施例ではゲート電圧を振ることなく
直ちにしきい値電圧を知ることができる。
【００１７】次に、本実施例における評価手段について
説明する。書き込み特性を評価する場合、予め評価用ト
ランジスタＭ2nのデータを消去しておく。まず、通常モ
ードを選択し、入力端子ＩＮ2 および各ディジット線Ｄ
21、…、Ｄ2Nに高電圧を印加して書き込みを行う。続い
て、評価モードを選択してしきい値の測定を行う。
説明する。書き込み特性を評価する場合、予め評価用ト
ランジスタＭ2nのデータを消去しておく。まず、通常モ
ードを選択し、入力端子ＩＮ2 および各ディジット線Ｄ
21、…、Ｄ2Nに高電圧を印加して書き込みを行う。続い
て、評価モードを選択してしきい値の測定を行う。
【００１８】消去特性の評価を行う際には、トランジス
タＭ2nに書き込みがなされていない場合には通常モード
を選択してこれらのトランジスタに書き込みを行ってお
く。然る後、紫外線を所定時間照射して消去を行う。続
いて、評価モードを選択してトランジスタＭ2nのしきい
値を測定する。
タＭ2nに書き込みがなされていない場合には通常モード
を選択してこれらのトランジスタに書き込みを行ってお
く。然る後、紫外線を所定時間照射して消去を行う。続
いて、評価モードを選択してトランジスタＭ2nのしきい
値を測定する。
【００１９】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、各種
の改変が可能である。例えば、図１の実施例においてト
ランスファゲートＴ12、Ｔ13を省略することができる。
また、図２の実施例において、評価用トランジスタＭ2n
に代え、メモリセル・アレイ２０６内のトランジスタを
評価兼用トランジスタとして用いることができる。その
場合、メモリセル・アレイ内のメモリセル・トランジス
タが１行分削除され、その行のワード線Ｗ2nが入力端子
ＩＮ2 に接続される。なお、本発明は紫外線消去型の記
憶装置に関してのみでなく、放射線を用いてあるいは電
気的手段により消去を行う読み出し専用半導体記憶装置
に関しても同様に適用しうるものである。
本発明はこれら実施例に限定されるものではなく、各種
の改変が可能である。例えば、図１の実施例においてト
ランスファゲートＴ12、Ｔ13を省略することができる。
また、図２の実施例において、評価用トランジスタＭ2n
に代え、メモリセル・アレイ２０６内のトランジスタを
評価兼用トランジスタとして用いることができる。その
場合、メモリセル・アレイ内のメモリセル・トランジス
タが１行分削除され、その行のワード線Ｗ2nが入力端子
ＩＮ2 に接続される。なお、本発明は紫外線消去型の記
憶装置に関してのみでなく、放射線を用いてあるいは電
気的手段により消去を行う読み出し専用半導体記憶装置
に関しても同様に適用しうるものである。
【００２０】
【発明の効果】以上説明したように、本発明は、メモリ
セル・トランジスタまたはメモリセル・トランジスタと
同等の構造を有するトランジスタを通常モードと評価モ
ードで動作させうるようにし、評価モード時において直
接しきい値を測定しうるようにしたものであるので、本
発明によれば、トランジスタ特性の評価を予定の出力レ
ベルが得られる電源電圧範囲という間接的数値を用いて
行う必要がなくなり正確な特性評価を速やかに求めるこ
とが可能となる。このように迅速で正確な特性評価手段
をもつことは、新製品を開発する際にとりわけ有用であ
る。
セル・トランジスタまたはメモリセル・トランジスタと
同等の構造を有するトランジスタを通常モードと評価モ
ードで動作させうるようにし、評価モード時において直
接しきい値を測定しうるようにしたものであるので、本
発明によれば、トランジスタ特性の評価を予定の出力レ
ベルが得られる電源電圧範囲という間接的数値を用いて
行う必要がなくなり正確な特性評価を速やかに求めるこ
とが可能となる。このように迅速で正確な特性評価手段
をもつことは、新製品を開発する際にとりわけ有用であ
る。
【図１】本発明の第１の実施例を示す回路図とその通常
モード時と評価モード時における等価回路図。
モード時と評価モード時における等価回路図。
【図２】本発明の第２の実施例を示す回路図。
【図３】従来例の回路図。
２０１、３０１ アドレス入力端子 ２０２、３０２ アドレス・デコータ ２０３、３０３ センスアンプ回路 ２０４、３０４ 出力制御部 ２０５、３０５ データ出力端子 ２０６ メモリセル・アレイ ＣＮＴ 制御信号入力端子 Ｄ1n、Ｄ21、…、Ｄ2N、Ｄ31、…、Ｄ3N ディジット線 ＩＮ1 、ＩＮ2 入力端子 ＩＶ1 、ＩＶ2 インバータ Ｍ1mn 評価用兼用メモリセル・トランジスタ Ｍ311 、…、Ｍ3MN メモリセル・トランジスタ Ｍ21、…、Ｍ2N 評価用トランジスタ Ｏ1 、Ｏ21、…、Ｏ2N 出力端子 Ｒ1 、Ｒ210 、…、Ｒ21N 、Ｒ221 、…、Ｒ22N 抵抗 Ｔ11、…、Ｔ15、Ｔ211 、…、Ｔ21N 、Ｔ221 、…、Ｔ
22N 、Ｔ231 、…、Ｔ23N 、Ｔ241 、…、Ｔ24N トラ
ンスファゲート Ｗ1m、Ｗ21、…、Ｗ2M 、Ｗ31、…、Ｗ3M ワード線
22N 、Ｔ231 、…、Ｔ23N 、Ｔ241 、…、Ｔ24N トラ
ンスファゲート Ｗ1m、Ｗ21、…、Ｗ2M 、Ｗ31、…、Ｗ3M ワード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 16/06 H01L 27/115
Claims (1)
- 【請求項１】 データの消去および書き込みによりしき
い値電圧を変化させることのできるメモリセル・トラン
ジスタを複数個有する読み出し専用半導体記憶装置にお
いて、前記メモリセル・トランジスタの中から評価用に
選択された評価用兼用メモリセル・トランジスタまたは
前記メモリセル・トランジスタとは別に設けられた、前
記メモリセル・トランジスタと同等の構造を有する評価
用トランジスタが、選択された、 （１） 該トランジスタに対し書き込みを行うことので
きる通常モード、または、 （２） 該トランジスタのしきい値を直接測定すること
のできる評価モード、のいずれかのモードで動作させる
ことができるように構成されており、かつ、評価モード
動作時においては、該トランジスタのゲート電極に制御
されたゲート電圧が印加され、かつ、そのドレインが抵
抗を介してＶ CC 電源に接続されるとともに外部端子に接
続されることを特徴とする読み出し専用半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26941592A JP2919198B2 (ja) | 1992-09-11 | 1992-09-11 | 読み出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26941592A JP2919198B2 (ja) | 1992-09-11 | 1992-09-11 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696600A JPH0696600A (ja) | 1994-04-08 |
| JP2919198B2 true JP2919198B2 (ja) | 1999-07-12 |
Family
ID=17472104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26941592A Expired - Fee Related JP2919198B2 (ja) | 1992-09-11 | 1992-09-11 | 読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919198B2 (ja) |
-
1992
- 1992-09-11 JP JP26941592A patent/JP2919198B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0696600A (ja) | 1994-04-08 |
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