KR20030043918A - 가상 접지 메모리 어레이의 이중 셀 소프트 프로그래밍 - Google Patents

가상 접지 메모리 어레이의 이중 셀 소프트 프로그래밍 Download PDF

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Abstract

가상 접지 플래시 메모리 어레이에서 소프트 프로그래밍 전류를 제어하는 기술이 개시된다. 이 기술은 어레이에 공급되는 모든 전류가 선택된 셀의 소프트 프로그래밍 쪽으로 전체적으로 이용되도록 어레이 비트라인을 바이어스시키는 것에 기초를 두고 있다. 본 기술에 따르면, 소프트 프로그래밍 전류와 개별 셀 쌍의 프로그래밍 속도를 제어할 수 있다. 그러면, 실제 셀 프로그래밍 중에 전류와 프로그래밍 속도의 제어성을 향상시키면서 소프트 프로그래밍의 장점이 실현될 수 있다. 이것은 메모리셀을 프로그래밍하는 수단인 소스측 주입을 이용하는 실시예와 이중 플로팅 게이트에 기초한 제2 실시예와 관련하여 기술된다.

Description

가상 접지 메모리 어레이의 이중 셀 소프트 프로그래밍{DUAL-CELL SOFT PROGRAMMING FOR VIRTUAL-GROUND MEMORY ARRAYS}
비휘발성 메모리(NVM) 셀은 소스-드레인 전류 도통을 가능하게 하는데 필요한 제어 게이트 전압을 변경함으로써 정보를 저장한다. 이것은 셀의 임계 전압(Vt)으로 알려져 있다. 프로그래밍은 이러한 도통 임계 전압을 상승시키는데 이용되는 동작이고, 소거는 셀의 임계 전압을 낮추는데 이용되는 동작이다. 가상 접지 구조는 NVM 셀을 조립하여 어레이를 만드는데 이용되는 몇가지 방식 중 하나이다. 가상 접지 어레이는 인접한 셀들이 비트라인을 공유할 수 있도록 하기 때문에 면적 효율이 비교적 높다.
도 1a에는 가상 접지 어레이(100)가 개략적으로 도시되어 있으며, 도 1b에는 개개 셀(120)의 여러 부품이 도시되어 있다. 여기서, 수직 비트라인은 NVM 셀 소스 및 드레인 단자(123, 124)에 연결되고, 수평 워드라인은 제어 게이트(121)의 단자에 연결된다. 어레이 내의 특정 셀의 프로그램 상태는 적당한 비트라인 및 워드라인 바이어스 전압을 인가함으로써 판독을 위해 분리된다. 도 1에서 셀 α2(102)는 비트라인 BLα2(112)와 워드라인 WL1(131)이 로우로 설정되어 있는 동안에 워드라인 WL0(130)과 비트라인 BLα1(111)이 하이로 바이어스될 때에 판독된다. 또는, 셀 α1이 BLα2(112) 대신에 비트라인 BLα0(110)이 로우로 설정될 때에 판독된다. 이러한 가상 접지 어레이라고 하는 명칭은 전용의 소스 비트라인을 구비하는 대신에 개개의 셀을 선택하는데 있어 접지 바이어스를 이용하는 데서 비롯된다. 가상 접지 구조에 대해 상세한 것은 J. Pasternak 등의 "4Mb Alternate Metal, Virtual Ground FLASH Memory,"(1998 NVSM Workshop, Monterey, California (USA))에 개시되어 있으며, 이것은 본 명세서 인용으로 포함되며, 이하에 포함된 다른 인용 문헌에도 포함된다.
가상 접지 동작에 대해 고려해야 할 중요한 점은 선택된 셀에 미치는 인접 셀들의 영향이다. 인접 셀들은 액세스되고 있는 셀로부터 멀어지는 쪽으로 전류를 흘릴 수가 있는데, 이것은 판독 및 프로그램 동작 모두의 정확성과 효율에 나쁜 영향을 미치게 되므로 원하지 않는 상황이다. 이러한 인접 효과는, 도 2에 도시된 바와 같이, 통상적으로 인접 비트라인들을 셀에 액세스하는 비트라인들과 동일한 레벨로 바이어스시킴으로써 줄일 수가 있다. 여기서, 전류(201)는 BLα1(211)에 접속된 드레인과 워드라인 WL0(230)에 접속된 제어 게이트를 모두 로우로 설정함으로써 예컨대 판독 또는 프로그래밍 중에 셀(α2)내로 흐르게 되는데, 이 때에는 비트라인 BLα2(212)에 접속된 소스와 그리고 다른 워드라인들은 로우 상태로 있다. 인접 셀들(α1, α3)이 하이 드레인 인접 비트라인 BLα0(210)와 로우 소스 인접 비트라인 BLα3(213)으로 적당히 바이어스되지 않으면, 드레인 인접 누설(202)이나 소스 인접 누설(203)로 인해 인접 셀들(α1, α3) 내에도 전류가 유도될 수 있다.
정의에 의해서, 플래시 셀 소거는 셀의 적어도 전체 섹터(통상은 워드라인임)의 소거를 필요로 한다. 여러 셀 간의 소거 속도 차이로 인해 셀들은 종종 소거 상태를 확실하게 나타내는데 필요한 최저 임계 전압 이상에서 소거될 수 있다. 결과적으로, 이러한 과소거 셀에 대해 인접 효과는 상당히 커진다. 소프트(soft) 프로그램밍은 실제 데이터 프로그래밍 전에 과소거 셀의 임계 전압을 부드럽게 상승시키는데 이용되는 기술이다.
과소거 셀을 처리하는 종래의 기술들은 과소거 셀이 소거, 즉 "접지" 상태로 될 때까지 과소거 셀들을 개별적으로 프로그래밍하는 것을 포함하고 있다. 이러한 기술들 일부에 대해 더 자세한 것은 스캔디스크 코포레이션에 양도된 미국특허 제5,172,338호 및 제5,272,669호에 개시되어 있으며, 이들 특허는 본 명세서에 인용으로 포함된다.
소스측 주입은 NVM 셀을 프로그래밍하는데 이용될 수 있는 많은 기구들 중 하나이다. 도 3a는 소스측 주입에 의한 프로그래밍을 위한 어떤 구조의 장치 단면도를 도시한 것이며, 도 3b에는 그 개략적 등가 회로도가 도시되어 있다. 이들 도면에 도시된 셀(300)은 소스(303), 드레인(305), 및 이들 사이에 형성된 채널 영역을 갖고 있으며, 채널 영역 위에는 제어 게이트(309), 플로팅 게이트(307), 및 측벽(311)이 있다. 이러한 구조는 일반적으로 장치의 소스측 근처의 저도전성 채널 영역(311)과 고도전성 플로팅 채널 영역(313)을 필요로 한다. 이 장치에서, 채널을 따른 측방(lateral) 필드는 측벽과 플로팅 게이트 채널 영역의 조합을 통해서 플로팅 게이트 채널의 소스측에서 증강된다(enhanced). 측벽 장치(301)는 프로그래밍에 필요한 비교적 높은 제어 게이트 전압의 인가를 통해 바이어스된다. 소스측 주입에 대해 자세한 것은 예컨대 A. T. Wu, T. Y. Chan, P. K. Ko, 및 C. Hu 등의 "A Novel High-Speed, 5-Volt Programming EPROM Structure with Source-Side Injection"(1986 IEDM Technical Digest, pp. 584-587)에 개시되어 있으며, 이것은 본 명세서에 인용으로 포함된다.
총 소프트 프로그램 전류를 제한하고 소프트 프로그램 속도를 제어하기 위해서는, 소스측 주입을 이용하는 경우에 소스측으로부터 셀의 프로그래밍 전류가 제어될 수 있다. 가상 접지 어레이를 위한 이같은 방법에서의 까다라운 문제는 과소거 셀로 인한 소스 인접 효과이다. 도 4는 인접 셀(α3)이 과소거된 상황에서 도 3a의 것과 같은 셀의 가상 접지 어레이에서 소스 제한 회로를 이용하여 셀(α2)에 인가된 프로그램 전류를 보여주는 것이다. 셀(α2)를 프로그래밍하기 위해서 전류는 비트라인 BLα1(411)에 및 워드라인 WL0(420)을 하이로 설정함으로써 설정된다.워드라인 WL1(421)과 같은 다른 워드라인들은 로우로 설정된다. 그 다음, 프로그램 전류(401)는 소스 비트라인 BLα2(412) 상의 전류 제한기(431)에 의해 제어된다. 비트라인 BLα2(412)은 전류 제한기(431) 아래에 접지하도록 접속되지만, 노드(A)에서의 전압 레벨은 셀(α2)의 특성에 따라 비영(non-zero) 값도 있으며, 매우 동적이다(dynamic). 소스 인접 비트라인 BLα3(413)은 접지에 있고 워드라인 WL0(430)은 하이이므로, 전류 제한기(431)를 통해서만 흐르는 프로그래밍 전류 대신에 비제어(uncontrolled) 소스 인접 누설 전류(403)가 셀(α3)을 통해 흐르며, 소스 인접 비트라인 BLα3(413)을 통해 흘러 나간다.
셀(α3)을 통하는 이러한 비제어 전류는 많은 문제를 유발한다. 첫 번째 문제는 전력 소모이다. 이런 종류의 α3누설은 비제어 전류 흐름이다. 일반적으로 수많은 셀이 병렬로 프로그래밍되므로, 이것은 전력 소모를 크게 증가시키게 되며 저전력 응용에서는 특별한 문제가 된다. 두 번째 문제는 셀(α3)에 흐르는 전류(403) 량은 제어될 수 없기 때문에 프로그래밍될 그 셀 내의 전류(401)는 정확하게 제어될 수 없다. α2를 통해 전류가 많이 흐를수록 셀은 더 빠르게 프로그램밍될 것이다. 따라서, 전류를 정확하게 제어할 수 없음에 의해 프로그램밍되는 셀의 프로그래밍 속도가 크게 변동된다. 또한, 셀(α2)이 과소거되면 이 셀은 더 많은 전류를 흘리게 될 것이고, 이것은 프로그래밍 속도 문제를 더욱 악화시키게 된다.
따라서, 가상 접지 어레이에 있어서 스프트 프로그래밍 전류의 제어를 증진시키기 위해 상기 문제에 대한 해결책이 필요하게 된다.
본 발명은 일반적으로 비휘발성 메모리에 관한 것으로, 특히 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM)에서 과소거(over-erased) 메모리를 처리하는 방법에 관한 것이다.
도 1a는 비휘발성 메모리의 가상 접지 어레이 구조를 도시한 도면.
도 1b는 도 1a의 셀의 각부를 도시한 도면.
도 2는 가상 접지 어레이에서의 인접 효과를 설명하는 도면.
도 3a는 장치 단면도에서 소스측 주입을 위한 구조와 바이어스를 보여주는 도면.
도 3b는 도 3a의 장치에 대한 개략적인 등가 회로도.
도 4는 가상 접지 어레이에서의 소스 제한 전류에 의한 프로그램 전류를 보여주는 도면.
도 5는 가상 접지 어레이를 위한 이중 셀 소프트 프로그램 바이어스를 보여주는 도면.
도 6은 도 5의 프로세스의 일 실시예에 대한 플로우차트.
도 7a 및 7b는 각각 복수의 플로팅 게이트를 가진 메모리 셀 구조의 일 실시예의 상면도 및 단면도.
도 8a는 도 7a 및 7b의 메모리셀과 같은 메모리셀의 개략도.
도 8b는 도 7a 및 7b의 메모리셀과 같은 메모리셀 어레이의 일 실시예를 도시한 회로도.
도 9a 및 9b는 복수의 플로팅 게이트 셀 어레이에서의 이중 셀 프로그래밍을 보여주는 도면.
도 10a 및 10b는 도 9a 및 9b의 소프트 프로그래밍에 이용될 수 있는 알고리즘을 보여주는 도면.
본 발명은 가상 접지 어레이 메모리 구조에서 프로그래밍 전류를 제어하는 것에 관한 것이다. 본 발명은 소프트 프로그래밍 중에 어떠한 소스 인접이 발생되지 않게끔 어레이를 바이어스시키는 회로로 구성된다. 이 바이어스 구성의 특징은 두 개의 셀이 동시에 소프트 프로그래밍된다는 것이다. 이러한 이중 셀 동작은 인접 셀들이 유사한 전기적 특성을 갖고 있어 유사한 속도로 프로그래밍될 것이라는 사실에 기초한다.
일 예시적인 실시예에서, 비휘발성 메모리셀 어레이의 셀은 소스측 주입 기구에 의해 프로그래밍된다. 워드라인을 따른 인접 셀들은 공통 소스라인을 공유하며, 이 셀들 중 한 셀이 원하는 임계값을 갖는 것으로 검증될 때까지 동시에 프로그래밍된다. 소스라인들 사이의 비트라인수는 1개 정도로 적을 수가 있으며, 프로그래밍을 위해서는 실제로는 드레인이 필요하다. 소프트 프로그래밍 속도를 제어하는 부가적인 수단은 인가된 워드라인 전압의 선택을 통해 구현된다.
다른 예시적인 실시예는 복수의 플로팅 게이트를 가진 메모리셀을 이용한다. 이 실시예에서, 한 셀 내의 플로팅 게이트 트랜지스터들은 서로 독립적으로 소프트 프로그래밍되나, 인접 셀 내의 플로팅 게이트과는 한 쌍의 일부로서 형성된다.
어느 실시예에서든 간에 각각 독립된 블록으로 되어 되어 있는 하나 이상의 그와 같은 쌍은 동시에 소프트 프로그래밍될 수 있다. 이 프로세스는 이들 쌍들 중 첫 번째 것이나 이들 쌍들 모두가 더 이상 과소거된 쌍의 요소(member)를 갖지 않을 때까지 지속될 수 있다.
본 발명의 추가적인 양상, 특성, 및 잇점들은 첨부 도면을 참조한 이하의 특정 실시예들에 대한 상세한 설명에 포함된다.
본 발명의 여러 가지 양상에 대해서 메모리 어레이로 구성된 비휘발성 메모리셀에 대한 하나 이상의 실시예를 참조하여 설명한다. 처음에는 도 3a 및 3b에 도시된 셀 구조에 기초하여 설명한다. 그 다음에 이중 플로팅 게이트를 가진 메모리셀 어레이를 가지고 설명한다.
본 발명은 가상 접지 어레이 메모리 구조에서 프로그래밍 전류를 제어하는 것에 관한 것이다. 본 발명은 소프트 프로그래밍 중에 어떠한 소스 인접이 발생되지 않게끔 어레이를 바이어스시키는 회로로 구성된다. 이 바이어스 구성의 특징은 두 개의 셀이 동시에 소프트 프로그래밍된다는 것이다. 이러한 이중 셀 동작은 인접 셀들이 매우 유사한 전기적 특성을 갖고 있어 유사한 속도로 프로그래밍될 것이라는 사실에 기초한다. 이것은 도 4와 유사한 도 5에 도시되어 있으며, 이 도면에는 더 큰 어레이 내에 두 그룹의 어레이 셀(α, β)가 도시되어 있다.
도 5는 다시 한 쌍의 워드라인, 즉 선택된 워드라인 WL0(520)와 비선택 워드라인 WL1(520)을 보여주고 있다. 어레이 내에서 셀들은 보통은 셀의 동시 판독 및 프로그래밍 방법에 따라서 많은 열 그룹으로 분류되며, 이것은 열 디코더 및 감지 증폭기용으로 이용되는 구조에 의해 반영된다. 도 5에서 α셀과 β셀은 두 개의 그러한 그룹으로서, (어떤 주어진 선택된 워드라인을 따라서) 독립적으로 동시에 판독 및 프로그래밍될 수 있다.
상기 배경기술 부분에서 설명된 소스 인접 누설을 피하고 소프트 프로그래밍에 의한 과소거를 처리하기 위해서, 비휘발성 메모리셀은 쌍으로 소프트 프로그래밍된다. 그에 따라서 비트라인을 바이어스시킴으로써, 공통 소스를 공유하는 한 쌍의 인접 셀은 동시에 프로그래밍된다. 도 5에서, 셀(α2와 α3)은 프로그래밍을 위해서 공통 소스라인 BLα2(512)를 공유하며, 이 셀들을 통한 전류는 전류 제한기(531)를 통해 접지로 흘러나간다. 셀의 각 드레인라인 BLα1(511) 및 BLα3(513)은 510과 514와 같은 드레인 인접 비트라인 중 어느 것과 함께 모두 하이로 설정된다. 이것은 비제어 소스 인접 전류 문제 및 그에 따라 발생하는 문제를 해소한다. 각 전류(501, 503)의 조합은 전류 제한기(531)에 의해 제어되며, 이들 전류는 일반적으로 그 값이 대략 동일할 것이나, 더 많이 과소거된 셀에서의 전류는 후술하는 바와 같이 약간 더 높을 것이다. 유사하게, 셀(β1, β2)은 공통 소스라인(BLβ2)을 공유하며 동일한 방식으로 한 쌍으로 프로그래밍된다. 소스라인들 사이의 비트라인의 수는 한 개 정도로 적을 수 있으며, 프로그래밍을 위해서는 실제로 드레인이 필요하다. 소프트 프로그램밍 속도를 제어하는 부가적인 수단은 제어 게이트에 인가된 워드라인 전압의 선택을 통해 구현된다.
정상적인 프로그래밍 동작에서는 드레인은 보통 4 내지 7볼트의 범위, 통상은 5볼트로 설정되고, 소스는 전류 제한기(531) 아래로 접지되도록 설정된다. 트랜지스터의 소스의 실제 전압은 어레이에 걸쳐서 변화하는 셀 특성에 따라 달라진다. 하나의 열에서 모든 셀은 동일한 방식으로 바이어스될 것이다. 그 다음, 선택된 셀의 워드라인에는 데이터가 셀에 저장되는 경우에는 보통은 5-10볼트 범위의 프로그래밍 전압이 펄스 형태로 인가된다. 측벽은 제어 게이트에 용량성 결합되며, 프로그래밍 전압에 의해 주입될 채널을 통해 플로팅 게이트 내로 전자가 흐르게 된다.
소프트 프로그래밍을 위해서는 0-2볼트 범위의 저전압이 제어 게이트에 인가된다. 이것은 과소거된 셀의 임계치를 점차적으로 접지 상태 쪽으로 이동시키는 작용을 한다. 소프트 프로그래밍 프로세스에서 제어 게이트에 저전압을 인가하는 동기들 중 하나는 이러한 접지 상태를 오버슈트시키는 것을 피하는 것인데, 그 이유는 실제 정보를 셀 내로 프로그래밍해 넣기 위한 개시점을 더욱 균일하게 설정하고 이 개시점이 뜻하지 않게 접지 상태 이상으로 되지 않게 하는 것이 목적이기 때문이다.
여러 가지 전압을 설정하는 회로들은 회로 어레이에서 주변 소자들을 구성하는 디코더 및 회로 구동기의 일부분이 될 것이다. 이들 회로들에 대해서는 미국특허 제5,172,338호 및 제5,272,669호(이들 특허는 본 명세서에 인용으로 포함됨)와, 복수의 플로팅 게이트의 구체화와 관련하여 이하에 인용으로 포함된 다른 특허와 특허출원에 개시되어 있다.
도 5의 구성은 여러 가지로 이용될 수 있는데, 그 중 하나가 도 6의 프로세스로 나타나 있다. 단계(601)에서는 하나 또는 그 이상의 섹터가 소거된다. 그 다음, 이들 셀은 단계(603)에서 검증되고, 단계(605)에서는 셀 모두가 과소거된 셀 쌍이 존재하는지 여부를 판단한다. 존재하지 않으면, 프로세스는 단계(613)에서 종료하고, 존재한다면, 셀은 쌍으로 소프트 프로그램밍된다.
본 실시예에서, 어떤 한 쌍에서의 셀은 셀들 중 첫 번째 셀이 검증될 때까지 소프트 프로그래밍된다. 따라서, 하나의 셀이 다른 하나의 셀에 의해 결정된 레벨로 프로그래밍될 것이다. 프로세스 편차는 개별 셀 정도의 거리에서는 비교적 작으므로, 인접 셀들은 일반적으로 매우 유사한 전기적 특성을 가질 것이며, 그 결과 유사한 속도로 프로그래밍될 것이다. 그러므로, 그 쌍의 제1 셀이 검증될 때에 소프트 프로그래밍을 중지시킴으로써 일반적으로 제2 셀도 그 원하는 레벨에 아주 가까이 있어야 한다.
도 6을 참조로 설명하면, 소프트 프로그래밍은 단계(607-611)에서 행해진다. 단계(607)에서는 셀 쌍에 소프트 프로그래밍 펄스가 인가된다. 단계(609)에서는 그 쌍에서의 각 셀이 원하는 상태에 있고 더 이상 과소거되지 않는 지에 대한 검증이 수행된다. 원하는 상태에 있지 않고 과소거되었다면, 흐름은 단계(611)에서 단계(607)로 되돌아가서 셀들 중 하나가 검증될 EO까지 그 쌍을 계속해서 소프트 프로그래밍한다. 일반적으로 최대 사이클 수도 그 쌍의 셀 모두가 나쁜 경우를 포괄하도록 설정된다. 그 쌍이 원하는 상태에 있고 과소거되지 않았다면, 프로세스는 단계(611)에서 단계(605)로 되돌아간다. 소프트 프로그래밍할 쌍들이 더 있다면 이들 중 한 쌍이 선택되어 이전 쌍과 마찬가지로 소프트 프로그램밍된다. 모든 쌍에 대해 소프트 프로그래밍이 완료되면 프로세스는 단계(613)에서 종료한다.
지금까지의 설명은 도 3의 셀을 이용한 실시예에 기초하였으나, 이 설명은 다른 구조를 가진 셀로 구성된 어레이에도 일반적으로 적용될 수 있다. 다른 예시적인 실시예는 복수의 플로팅 게이트 구조를 가진 셀을 이용한다. 이러한 구조를 가진 비휘발성 메모리셀은 미국특허 제5,712,180호 및 제6,103,573호, 미국특허 출원 제09/505,555호(출원일: 2000년 2월 17일), 및 Jack H. Yuanrhk과 Jacob Haskell의 미국특허 출원(출원일: 2000년 9월 22일, 발명의 명칭: "Non-Volatile Memory Cell Array Having Discontinuous Drain and Source Diffusions Contacted by Continuous Bit Line Conductors and Methods of Forming")에 개시되어 있으며, 이들은 모두 스캔디스크 코포레이션에 양도되어 있으며, 본 명세서에 인용으로 포함된다. 이들 셀은 물리적 플로팅 게이트 저장 트랜지스터 당 4가지 이상의 논리 비트를 저장할 수 있다. 이 설명의 많은 것은 셀의 구조가 아니라 어레이 구조에 기초하므로, 플로팅 게이트없이 비휘발성 메모리셀을 이용하는 다른 실시예들도 이용될 수 있다. 예컨대, Eitan의 미국특허 제5,768,192호와 Sato 등의 미국특허 제4,630,086호에 개시된 것과 같은 NROM이나 MNOS도 이용될 수 있으며, 이들도 본 명세서에 인용으로 포함된다.
도 7a 및 7b는 각각 복수의 플로팅 게이트를 가진 메모리셀 구조의 일 실시예의 상면도 및 단면도로서, 상기 인용으로 포함된 미국특허 제5,712,180호로부터 채택된 것이다. 도 7b의 단면도에 도시된 바와 같이, 셀의 채널은 비트라인 BL1(711)과 BL2(712)의 두 개의 소스/드레인 영역 상이에 형성된다. 이 채널은 3개의 영역, 즉 좌측 플로팅 게이트 FGL12(781) 및 좌측 제어 게이트 CGL2(771) 아래의 좌측 플로팅 게이트 채널(761); 우측 플로팅 게이트 FGR12(783) 및 우측 제어 게이트 CGR2(773) 아래의 우측 플로팅 게이트 채널(763); 및 이들 사이에서 선택 트랜지스터 T12(772) 아래의 전달 채널(762)로 세분된다.
도 7a에 도시된 바와 같이, 이 구조에서는 SG1(720)과 같은 워드라인은 BL1(711) 및 BL2(712)와 같은 비트라인에 교차하는 어레이를 구성한다. 그러면, 이들 라인의 교차에 의해서 이 어레이 내의 메모리셀 위치가 정해지는데, 예컨대 선택 트랜지스터 T12(772)를 가진 도 7b의 셀은 BL1(711)과 BL2(712) 사이에 워드라인 SG1(720)을 따라 놓인다. 그러나, 제어 게이트는 도 1-5의 어레이에서와 같은 더욱 일반적인 구조에서처럼 행을 따르는 대신에 비트라인에 평행한 열을 따라 연결된다. 따라서, 제어 게이트라인 CGL2(771)에 전압을 인가함으로써, 이 전압은 트랜지스터 T12(772)를 포함하는 셀의 게이트에만 인가되는 것이 아니라 비트라인들 BL1(711)과 BL2(712) 사이의 열에서의 모든 셀의 좌측 제어 게이트에도 인가된다.
도 8b는 도 7a와 7b의 것과 같은 메모리셀 어레이의 일 실시예를 도시한 회로도이고, 도 8a는 그 등가 회로도이다. 셀의 플로팅 게이트(781, 783)는 독립적으로 프로그래밍되고 판독될 수 있다. 예컨대, 도 8a에서의 우측 플로팅 게이트(783)를 프로그래밍하기 위해서는 12 볼트의 과구동 전압이 좌측 제어 게이트(771)에 인가된다. 실제 값은 중요하지 않지만, 플로팅 게이트에 저장된 데이터 상태에 상관없이 좌측 플로팅 게이트 트랜지스터(TFGL)를 완전히 턴 온시킬 정도로 충분하도록 택해진다. 좌측 플로팅 게이트 트랜지스터(TFGL)를 실제로 회로로부터 제거한 상태에서, 우측 플로팅 게이트 트랜지스터(TFGR)는 도 3의 트랜지스터가 소스측 주입 방법을 통해 프로그래밍되는 것 만큼 프로그래밍될 수 있다.
정상적인 프로그래밍 동작에서 드레인은 약 5볼트, 더 일반적으로 4-7볼트로 다시 설정되고, 소스는 접지에 설정 및/또는 전류 제한장치를 통해 접지에 연결된다. 열에서의 모든 셀은 동일한 상태에 있을 것이다. 선택된 행에 있어서는 1.5-3볼트의 전압이 선택 게이트에 인가되어서 선택 트랜지스터를 턴 온시킨다. 이것은 채널을 통해 전류를 유도하고, 전자는 소스측에서 들어온다. 비선택 행들에서는 선택 게이트라인이나 워드라인은 접지에 유지되고, 선텍 트랜지스터들은 턴 오프로 유지된다. 그 다음, 5-10볼트의 프로그래밍 전압이 우측 제어 게이트에 인가된다. 이 전압은 선택 트랜지스터와 우측 플로팅 게이트 트랜지스터 사이의 채널 영역에 높은 전계를 유도하는데, 이것은 도 3a에서의 장치에서 측벽과 플로팅 게이트 사이의 영역들 사이의 채널에서도 일어난다. 그러나 그 경우에, 측벽은 제어 게이트와 용량성으로만 결합되어 있지만, 지금은 선택 게이트라인에 의해 독립적으로 제어될 수 있다. 어느 경우든지, 결과는 소스로부터 들어오는 전자는 프로그래밍 전압에 응답하여 (우측) 플로팅 게이트 내로 주입된다는 것이다. 좌측 플로팅 게이트를 프로그래밍하는데는 좌측 및 우측 제어 게이트의 역할이 소스와 드레인처럼 반대로 된다.
셀은 좌측 및 우측 플로팅 게이트 모두가 그들 각자의 C31L및 C31R의 결합을 통해 또는 채널 소거와 같은 기타 다른 방법을 통해 소거되도록 선택 게이트에 소거 전압을 인가함으로써 소거될 수 있다. 소거와 기타 동작에 대해 자세한 것은 미국특허 제5,712,180호에 개시되어 있으며, 이 특허는 위에서 인용으로 포함되었다.
도 8b는 이들 셀의 두 개의 행과 4개의 열로 구성된 어레이의 일부를 도시한 것이다. 셀들이 그들의 선택 게이트를 통해 소거됨에 따라, SG1(720)과 같은 공통 선택 게이트라인 상의 모든 셀의 플로팅 게이트는 모두 동시에 소거될 것이며 동일한 플래시 섹터에 속할 것이다. 이것은 도 1과 같은 단일의 플로팅 게이트 셀 어레이에서 통상적으로 보여지는 것과 유사한 구성이다. 771과 773과 같은 제어 게이트라인이 비트라인에 평행한 열로 주행함에 따라, 그리고 이들 제어 게이트라인 모두의 소스 및 드레인이 동일한 레벨로 설정되어 있기 때문에, 전체 게이트라인에 프로그래밍 전압이 인가되므로 어떤 열에서의 우측이나 좌측 플로팅 게이트 모두가 프로그래밍될 수 있다. 열에서의 어느 셀이 프로그래밍되는가 하는 것은 선택 게이트라인의 바이어스 방법에 따라 결정된다. 따라서, 어떤 열에서의 우측이나 좌측 플로팅 게이트 모두가 이용되어 적당한 워드라인을 선택함으로써 도 5의 α와β 영역과 같은 서로 다른 영역 각각에서 동시에 프로그래밍될 수 있다. 이것은 통상의 프로그래밍과 소프트 프로그래밍 모두에 대해서 적용되는 것이며, 양자 간의 차이는 소프트 프로그래밍의 경우는 저전압이 이용된다는 것이다. 정보를 프로그래밍하는데 이용되는 5-10볼트 대신에 8볼트 이하의 전압, 일반적으로는 0-2볼트 범위의 전압이 이용된다.
도 9a와 9b는 이중 플로팅 게이트 메모리셀의 가상 접지 어레이에서의 이중 셀 소프트 프로그래밍을 보여준다. 도 9a에서, 플로팅 게이트 트랜지스터(α0와 α3)는 선택라인 0(920)을 따른 제1 셀 그룹에서 소프트 프로그래밍되고 있다. 유사한 방식으로, 이것은 동시에 플로팅 게이트(β0와 β3)와 같은 다른 셀 그룹에서 행해질 수 있다. 비트라인(912)은 소스로서 택해져 전류 제한기(931) 아래의 접지로 설정된다. 그러면, 드레인은 비트라인(911,913)이며, 914와 같은 드레인 인접부와 함께 하이로 설정된다. 셀 각각의 소스측 상의 제어 게이트라인(942, 943)은 과구동 전압, 여기서는 12볼트로 설정된다. 이에 의해서 플로팅 게이트 트랜지스터(α0, α3)는 도 5의 셀(α2,α3)과 유사한 상황에 놓이게 된다. 선택라인 0(920)을 선택함으로써, 전류(901, 903)가 셀 내로 흐르고, 트랜지스터(α0, α3)는 선택된 소프트 프로그래밍 전압을 프로그램 제어라인(941, 944)을 따라 인가함으로써 동시에 프로그래밍된다. 도 5와 달리, 셀(α0, α3)의 제어 게이트가 연결되는 곳에서, 라인(941, 944)에서의 레벨은 여기서는 비록 동일한 값이 갖고 있지만 더 일반적인 실시예에서는 독립적으로 설정될 수 있다.
전술한 실시예의 경우처럼, 대부분의 경우에 셀 쌍에서의 플로팅 게이트 트랜지스터 중 제1 트랜지스터가 검증될 때까지 소프트 프로그래밍을 계속하는 것이 바람직하다. 이들 셀들은 여전히 인접 셀 내에 있지만, 플로팅 게이트 트랜지스터들 자체는 중간에 개재된 선택 트랜지스터와, 소스에 바로 인접한 셀에서의 다른 플로팅 게이트 트랜지스터에 기인하지 않는다. 이들 트랜지스터는 프로세스 편차가 작게 되도록 여전히 충분히 가까이 있을 것이며, 따라서 전기적 특성과 프로그래밍 속도가 유사하게 나타난다. 선택라인을 따른 소거 전압 편차도 한 개 셀 정도의 거리에서는 작을 것이므로, 소프트 프로그래밍 쌍에서의 플로팅 게이트 트랜지스터 모두도 소거 프로세스의 종료 시에 그리고 소프트 프로그래밍이 시작하기 전에 일반적으로 매우 유사한 임계값을 가질 것이다.
한 쌍이 소프트 프로그래밍을 끝내고 나면, 그 그룹 내의 다른 쌍이 소프트 프로그래밍될 수 있다. 이전에 소스이었던 비트라인에 인접한 비트라인이 소스 그 자체가 되면, 이들 두 개의 비트라인에 의해 한정된 셀에서의 다른 플로팅 게이트 트랜지스터가 소프트 프로그래밍될 수 있다. 이것은 도 9a와 9b를 참조하면 더 분명해질 수 있다. 도 9a에서, 비트라인(912)은 소스로서 작용한다. 비트라인들(912, 913) 사이의 셀에서 우측 플로팅 게이트 트랜지스터(α3)는 플로팅 게이트 트랜지스터(α0)와 소프트 프로그래밍 쌍을 구성하므로 프로그래밍된다. 이 셀에서 좌측 플로팅 게이트 트랜지스터(α2)는 이 프로세스 동안에 과구동 상태에있으며 프로그래밍되지 않는다. 그러나, α2는 α5와 한 쌍을 이루며, 도 9b에 도시된 바와 같이 비트라인(913)이 소스로 택해지고 비트라인(912, 914)이 드레인일 때에 소프트 프로그래밍된다. 그 그룹 내의 각 비트라인을 소스로 택함으로써, 그 그룹 내의 모든 셀에서의 플로팅 게이트 모두는 쌍의 일부로서 소프트 프로그래밍될 수 있다. 어레의 각 끝에서의 그룹의 끝에 있는 셀은 별도로 처리된다.
이 프로세스는 α0에서 α2로 점프함에 따라, 이 플로팅 게이트가 α들 중 다른 것과 쌍을 이루지 못하므로, α1을 소프트 프로그래밍하지 못하게 된다. 유사하게, α그룹(α(n-1))에서의 마지막 셀 상의 좌측 플로팅 게이트는 쌍을 이루지 않을 것이다. 또한 이들 쌍을 이루지 않는 플로팅 게이트를 소프트 프로그래밍하고자 하는 경우에는 이들은 개별적으로 소프트 프로그래밍될 수 있다. 대안으로서, 이들 플로팅 게이트는 이들의 그룹 밖의 다른 플로팅 게이트와 쌍을 이룰 수도 있다. 예컨대, α(n-1))은 β1과 쌍을 일고, β(n-1)은 γ1과 쌍을 이루는 식으로 될 수 있다. 이렇게 해도 마지막 그룹에서의 마지막 셀의 좌측 플로팅 게이트는 물론 α1은 여전히 쌍을 이루지 못한 상태로 남게 된다. 그러나, 메모리셀 어레이는 일반적으로 리소그래피 효과를 보상하기 위해 도입된 더미 열(dummy column)로 구성된다. 예컨대, 도 9a에서는 도시된 데이터 저장 열의 좌측에 그와 같은 열이 몇 개 따로 도시되어 있다. 이들 더미 열은 데이터를 저장하는데 사용되는 것은 아니지만, α1은 소프트 프로그래밍을 위해 인접한 더미 열에 있는 플로팅 게이트와 쌍을 이룰 수가있다.
하나 이상의 셀 쌍은 동시에 프로그래밍될 수 있다. 예컨대, 제어 게이트 라인이 열에까지 달하게 되면, 열에 있는 모든 플로팅 게이트 트랜지스터는 동시에 프로그래밍될 수 있다. 대안으로서, 그룹은 다르지만 같은 행을 따른 쌍들이 동시에 프로그래밍될 수 있다.
이와 같은 제2 방식에서는 도 9a에서의 α0-α3쌍이 소프트 프로그래밍되고 있는 동안에 β1-β3쌍, γ1-γ3쌍, 및 도면에는 나타나 있지 않은 다른 것들도 소프트 프로그래밍될 수 있다. 만일 몇 개의 그룹이 소프트 프로그래밍되고 있다면, 이들 플로팅 게이트는 이들 그룹에서의 모든 쌍이 검증될 때까지 또는 이들 그룹에서의 제1 쌍이 검증될 때까지 소프트 프로그래밍될 수 있다. 후자의 경우는 쌍 검증 수행 방식과 유사하며, 열에 있는 다른 게이트들의 프로그래밍은 원하는 상태에 도달하는 제1 쌍의 검증에 의해 결정된다. 다른 그룹으로부터의 셀들은 인접 셀보다 더 많이 변할 것이지만, 이들은 여전히 유사한 전기적 특성을 가질 것이며, 따라서 유사한 속도로 프로그래밍하여야 한다. 대신에 그 다른 그룹들 내의 모든 쌍이 독립적으로 검증된다면, 더욱 조밀한 분포가 실현될 것이나, 시간이 더 많이 들게 된다.
이들 두 가지 방식은 도 10a와 10b의 플로우차트에 주어져 있다. 도 10a의 프로세스는 제1 셀 쌍이 소프트 프로그래밍될 때에 중지된다. 다시, 도 6에서와 같이 각 플로팅 게이트가 그 목표에 도달할 때에 쌍이 소프트 프로그래밍된다. 도10b는 셀 쌍들의 로컬 프로그램 금지(local program inhibit)를 이용하며, 모든 쌍이 소프트 프로그래밍될 때까지 계속된다. 이들 흐름 모두는 셀의 많은 행이 소거된 후에 시작된다. 그 다음, 이들 행은 소프트 프로그래밍을 위해 선택된다. 초기 검증에 의해 결정된, 과소거된 셀을 가진 행들 만이 포함되거나, 소거된 모든 행이 포함될 수 있으며, 이는 그와 같은 각 행이 적어도 개시 소프트 프로그래밍 펄스를 수신하는 결과로 나타나게 된다.
도 10a와 10b는, 단계(1001)에서, 선택된 워드라인을 따른 셀의 각 그룹에서의 제어 게이트라인의 개시 열에서 시작한다. 도 9a에서, 이것은 α그룹 내의 제어라인(941)과 다른 그룹 내의 대응라인들과 같은 각 그룹 내에서 좌측으로 멀리 떨어진 라인이며, Y=0으로 지정된다. 그러면, 이 열은 α그룹 내의 제어라인(944)과 같이 제어 게이트라인 3개 이상과 한 쌍을 구성하게 되어, 한 쌍은 항상 짝수 열과 홀수 열에서 플로팅 게이트 트랜지스터로 구성된다. 따라서, 짝수 열 모두가 선택되면, 홀수 열도 이러한 쌍형성을 통해 소프트 프로그래밍된다.
단계(1003)에서, 어레이의 Y-디코더 내의 바이어싱 회로에 의해 열 쌍에 프로그래밍 전압이 설정된다. 단계(1005)에서, 선택된 열 쌍 내의 모든 트랜지스터는 소프트 프로그래밍 펄스를 수신하고, 이어서 단계(1007)에서 제어 게이트라인을 검증 전압으로 설정한다. 검증 작업은 단계(1009)에서 행해진다.
검증 프로세스는 도 10a와 도 10b간에 서로 다르다. 도 10a에서는 기준은 쌍들 중에서 검증되어 소프트 프로그래밍된 것이 있는가 하는 것이다. 만일 없다면 이것은 none_done == 1에 해당하고 프로세스는 다시 단계(1003)로 되돌아 간다.만일 검증된 쌍이 있다면, 이것은 none_done == 0에 해당하고 프로세스는 단계(1011)로 진행한다. 전에처럼, 어떤 쌍은 그 쌍 내의 각 플로팅 게이트가 더 이상 과소거되지 않을 때에 검증한다.
도 10b에서는 기준으로서 none_done 대신에 all_done이 이용된다. 즉여깃서는 단계(1009)는 모든 셀 쌍이 검증되었는지 여부를 판단한다. 검증된 쌍이 전혀 없다면, all_done == 0에 해당하고 프로세스는 단계(1010)를 통해 단계(1003)로 되돌아 간다. 단계(1010)에서는 플로팅 게이트 각각이 또는 모두가 검증되는 셀 쌍이 그들의 제어 게이트 및/또는 비트라인을 로우로 취함에 의해 로크 아웃되어 더 이상의 프로그래밍을 금지시킨다. 대신에 모든 쌍이 검증되었다면, all_done == 1에 해당하고 프로세스는 단계(1011)로 진행한다. 도 10b의 프로세스는 더 조밀한 Vth분포를 산출하나 시간이 더 많이 든다. 셀이 어레이에 걸쳐서 더욱 유사한 특성을 갖도록 장치의 제조 프로세스가 원숙하게 되면, 도 10b의 프로세스가 바람직할 수 있다. 예컨대, 개발 및 초기 생산 단계에서는 도 10a 프로세스를 이용하고, 그 후에 도 10b 프로세스로 교체하는 것이 좋다.
양 방법에서, 단계(1011)는 그룹에서 제어 어드레스를 2씩 증분시킨다. 이것은 도 9a의 상황에서 도 9b의 상황으로 바뀌는 것에 해당하는데, 선택된 제어라인 쌍은 (941,944)에서 (943, 946)으로 바뀌고, 소스는 비트라인(912)에서 비트라인(913)으로 바뀌며, 이것은 β, γ, 그리고 다른 그룹들에 대해서도 마찬가지이다. 단계(1013)에서는 열 어드레스가 여전히 어떤 그룹 내의 열 수 내에 있는지를검사한다. 만일 긍정이면, 프로세스는 단계(1003)로 복귀하고, 부정이면, 모든 열이 소프트 프로그래밍되었던 것이고 모든 프로세스들이 종료된다.
지금까지 특정의 예시적인 실시예들에 관하여 본 발명의 여러 가지 양상을 설명했지만, 본 발명은 첨부된 청구범위의 전체 범위에 대해 보호되어야 마땅함은 이해될 것이다.

Claims (30)

  1. 가상 접지 어레이를 형성하는 복수의 메모리셀을 구비하며, 상기 가상 접지 어레이는 상기 복수의 메모리셀의 하나 또는 그 이상의 행으로 구성되고, 상기 복수의 메모리셀 각각은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역들은 상기 행들에 수직한 비트라인들에 연결되어 있는 비휘발성 메모리 내의 소거 메모리셀을 처리하는 방법에 있어서,
    상기 복수의 메모리셀로부터 적어도 두가지 데이터 상태 중 한 상태이외의 상태로 소거된 메모리셀의 존재를 감지하는 단계; 및
    상기 적어도 두가지 데이터 상태 중 한 상태이외의 상태로 소거된 메모리셀의 존재를 감지하는 단계에 이어서, 상기 적어도 두가지 데이터 상태 중 한 상태이외의 상태로 소거된 상기 메모리셀과, 상기 적어도 두가지 데이터 상태 중 한 상태이외의 상태로 소거된 상기 메모리셀과 비트라인을 공유하는 메모리셀로 이루어진 한 쌍의 메모리셀에 - 상기 한 쌍의 메모리셀 내의 메모리셀 모두는 상기 비트라인에 연결된 각자의 제2 소스/드레인 영역을 갖고 있음 - 대해 소프트 프로그래밍 동작을 동시에 수행하는 단계를 포함하는 소거 메모리셀 처리 방법.
  2. 제1항에 있어서, 상기 쌍의 셀 모두가 적어도 두가지 데이터 상태 중 한 상태 이외의 상태로 소거되는 경우에만 상기 쌍이 소프트 프로그래밍되는 소거 메모리셀 처리 방법.
  3. 제2항에 있어서, 상기 소프트 프로그래밍 동작에 이어서, 상기 메모리셀 쌍이 적어도 두가지 데이터 상태 중 한 상태이외의 상태로 소거된 상태를 유지하고 있는지 여부를 감지하는 단계를 더 포함하는 소거 메모리셀 처리 방법.
  4. 제3항에 있어서, 상기 감지에 응답하여, 상기 메모리셀 쌍이 적어도 두가지 데이터 상태 중 한 상태이외의 상태로 소거된 상태를 유지하고 있는 한, 상기 소프트 프로그래밍 동작과 상기 감지를 교대로 반복하는 단계를 더 포함하는 소거 메모리셀 처리 방법.
  5. 제4항에 있어서, 상기 소프트 프로그래밍 동작은 표준 프로그래밍 전압 이하의 소프트 프로그래밍 전압을 제1 제어 게이트에 인가하는 것을 포함하는 소거 메모리셀 처리 방법.
  6. 제5항에 있어서, 상기 소프트 프로그래밍은 상기 메모리셀 쌍의 상기 제1 소스/드레인 영역에 대해 4볼트에서 7볼트 범위의 전압을 이용하여 수행되는 소거 메모리셀 처리 방법.
  7. 제1항에 있어서, 상기 메모리셀은 소스측 주입 전기적 소거가능 및 프로그래밍가능 판독 전용 메모리(EEPROM) 셀이고, 상기 제2 소스/드레인 영역은 소스인 소거 메모리셀 처리 방법.
  8. 제7항에 있어서, 상기 소프트 프로그래밍 동작은 소스측 주입에 의한 것인 소거 메모리셀 처리 방법.
  9. 제1항에 있어서, 상기 메모리셀은 전기적 소거가능 및 프로그래밍가능 판독 전용 메모리(EEPROM) 셀이고, 상기 메모리셀 각각은, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 상기 영역들에 각각 인접하여 놓인 제1 및 제2 부분을 갖는 채널 영역, 상기 채널 영역의 상기 제1 부분 위의 제1 플로팅 게이트, 상기 제1 플로팅 게이트 위의 부분을 갖는 제1 제어 게이트, 상기 채널 영역의 상기 제2 부분 위의 제2 플로팅 게이트, 및 상기 제2 플로팅 게이트 위의 부분을 갖는 제2 제어 게이트를 더 포함하고, 상기 메모리셀 각각은, 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 놓인 제3 채널 영역, 및 상기 채널 영역의 상기 제3 부분 위의 부분을 갖는 선택 게이트를 더 포함하는 소거 메모리셀 처리 방법.
  10. 제9항에 있어서, 상기 동시 소프트 프로그래밍 동작은 상기 메모리셀 쌍의 각 메모리셀의 상기 제1 플로팅 게이트에 대해 수행되는 소거 메모리셀 처리 방법.
  11. 제10항에 있어서, 상기 동시 소프트 프로그래밍 동작은 상기 채널 영역의 상기 제2 부분을 통해 전류가 자유로이 흐를 수 있게 하는데 충분한 전압을 상기 메모리셀 쌍의 각 메모리셀의 상기 제2 제어 게이트에 인가하고, 그에 따라서 상기 소프트 프로그래밍이 상기 메모리셀 쌍의 각 메모리셀의 상기 제1 플로팅 게이트에 대해서만 수행되는 소거 메모리셀 처리 방법.
  12. 제11항에 있어서, 상기 소프트 프로그래밍 동작은 표준 프로그래밍 전압 이하의 소프트 프로그래밍 전압을 제1 제어 게이트에 인가하는 것을 포함하는 소거 메모리셀 처리 방법.
  13. 제12항에 있어서, 상기 소프트 프로그래밍은 상기 메모리셀 쌍의 상기 제1 소스/드레인 영역에 대해 4볼트에서 7볼트 범위의 전압을 이용하여 수행되는 소거 메모리셀 처리 방법.
  14. 제11항에 있어서, 상기 소프트 프로그래밍은 상기 메모리셀 쌍의 상기 제1 소스/드레인 영역에 대해 4볼트에서 7볼트 범위의 전압을 이용하여 수행되고, 상기 채널 영역의 상기 제2 부분을 통해 전류가 자유로이 흐르는데 충분한 상기 제2 제어 게이트에 대한 상기 전압은 8볼트에서 12볼트 범위의 전압인 소거 메모리셀 처리 방법.
  15. 제9항에 있어서, 상기 동시 소프트 프로그래밍 동작은 1.5볼트에서 3볼트 범위의 전압을 상기 메모리셀 쌍의 각 메모리셀의 상기 선택 게이트에 인가하는 것을이용하여 수행되는 소거 메모리셀 처리 방법.
  16. 메모리셀 각각은 소스 영역과 드레인 영역을 각각 포함하며, 상기 메모리셀들은 공유 비트에 접속된 소스들을 갖고 상기 메모리셀들의 하나 또는 그 이상의 행으로 구성된 어레이를 형성하는 쌀들로 배열되어 있으며, 비트라인들이 상기 행에 수직하게 주행하는, 비휘발성 메모리 내의 복수의 메모리셀을 처리하는 방법에 있어서,
    상기 복수의 메모리셀로부터 하나 또는 그 이상의 과소거된 메모리셀의 존재를 감지하는 단계; 및
    상기 하나 또는 그 이상의 과소거된 메모리셀의 존재를 감지하는 단계에 이어서, 상기 하나 또는 그 이상의 과소거된 메모리셀들 중 적어도 하나와 상기 적어도 하나의 과소거된 메모리셀 각각과 한 쌍을 이루는 각 메모리셀에 대해 소프트 프로그래밍 동작을 동시에 수행하는 단계를 포함하는 메모리셀 처리 방법.
  17. 제16항에 있어서, 상기 감지 단계 이전에 상기 복수의 메모리셀을 소거하는 단계를 더 포함하는 메모리셀 처리 방법.
  18. 제17항에 있어서, 한 쌍의 셀내의 셀 모두가 과소거된 경우에만 상기 한 쌍의 셀에 대해 소프트 프로그래밍 동작이 수행되는 메모리셀 처리 방법.
  19. 제18항에 있어서, 상기 소프트 프로그래밍 동작 이전에, 소프트 프로그래밍된 메모리셀들이 과소거 상태를 유지하는지 여부를 감지하는 메모리셀 처리 방법.
  20. 제19항에 있어서, 상기 소프트 프로그래밍과 상기 감지를 반복하고, 소프트 프로그래밍된 제1 셀이 더 이상 과소거되지 않을 때에 중단하는 단계를 더 포함하는 메모리셀 처리 방법.
  21. 제19항에 있어서, 상기 소프트 프로그래밍과 상기 감지를 반복하고, 과소거된 셀 쌍의 제1 셀이 더 이상 과소거되지 않을 때에 상기 과소거된 셀 쌍 각각에 대해 중단하는 단계를 더 포함하는 메모리셀 처리 방법.
  22. 복수의 열과 하나 또는 그 이상의 행으로 구성된 가상 접지 어레이를 형성하는 복수의 메모리셀을 구비하며, 상기 열들은 독립적인 복수의 기록가능 그룹으로 배열된 비휘발성 메모리를 처리하는 방법에 있어서,
    한 행에서의 하나 또는 그 이상의 기록 그룹 각각으로부터 제1 인접 과소거 셀 쌍을 감지하는 단계; 및
    상기 감지된 제1 인접 과소거 셀 쌍(들)에 대해 소프트 프로그래밍 동작을 동시에 수행하는 단계를 포함하는 비휘발성 메모리 처리 방법.
  23. 제22항에 있어서, 상기 감지 이전에 상기 행을 소거하는 단계를 더 포함하는비휘발성 메모리 처리 방법.
  24. 제22항에 있어서, 상기 소프트 프로그래밍 동작에 이어서, 소프트 프로그래밍된 메모리셀들이 과소거 상태를 유지하고 있는지 여부를 감지하는 단계; 및
    상기 소프트 프로그래밍을 반복하고, 소프트 프로그래밍된 상기 셀들 중 적어도 하나가 더 이상 과소거되지 않을 때까지 계속해서 감지하는 단계를 더 포함하는 비휘발성 메모리 처리 방법.
  25. 제24항에 있어서, 상기 반복에 이어서, 한 행에서의 하나 또는 그 이상의 기록 그룹 각각으로부터 제2 인접 과소거 셀 쌍을 감지하는 단계; 및
    상기 감지된 제2 인접 과소거 셀 쌍(들)에 대해 소프트 프로그래밍 동작을 동시에 수행하는 단계를 더 포함하는 비휘발성 메모리 처리 방법.
  26. 제22항에 있어서, 상기 소프트 프로그래밍 동작에 이어서, 상기 제1 인접 쌍(들) 각각에서 소프트 프로그래밍된 메모리셀들이 과소거 상태를 유지하고 있는지 여부를 감지하는 단계; 및
    상기 소프트 프로그래밍을 반복하고, 모든 셀이 과소거 상태를 유지하는 상기 제1 인접 쌍(들)에서 상기 쌍의 제1 셀 내의 셀이 더 이상 과소거되지 않을 때까지 계속해서 감지하는 단계를 더 포함하는 비휘발성 메모리 처리 방법.
  27. 제26항에 있어서, 상기 반복에 이어서, 한 행에서의 하나 또는 그 이상의 기록 그룹 각각으로부터 제2 인접 과소거 셀 쌍을 감지하는 단계; 및
    상기 감지된 제2 인접 과소거 셀 쌍(들)에 대해 소프트 프로그래밍 동작을 동시에 수행하는 단계를 더 포함하는 비휘발성 메모리 처리 방법.
  28. 비휘발성 메모리셀 어레이를 프로그래밍하는 방법에 있어서,
    복수의 상기 메모리셀을 소거하는 단계;
    복수의 상기 소거된 셀들을 프로그래밍하기 위해 선택하는 단계;
    상기 선택된 메모리셀들을 동시에 프로그래밍하는 단계; 및
    상기 선택된 메모리셀들 전부는 아니지만 적어도 하나가 원하는 상태로 프로그래밍된 것으로 검증된 경우에 상기 선택된 메모리셀 전부의 프로그래밍을 중지하는 단계를 포함하는 비휘발성 메모리셀 어레이 프로그래밍 방법.
  29. 제28항에 있어서, 상기 선택된 메모리셀은 셀 쌍들이며, 쌍 내의 셀들 각각은 공통 비트라인을 공유하는 비휘발성 메모리셀 어레이 프로그래밍 방법.
  30. 제29항에 있어서, 상기 프로그래밍 중지 단계는 상기 쌍의 제1 셀이 원하는 상태로 프로그래밍된 것으로 검증된 경우에 각 쌍에 대해 독립적으로 행해지는 비휘발성 메모리셀 어레이 프로그래밍 방법.
KR1020037001135A 2001-05-25 2002-05-17 가상 접지 메모리 어레이의 이중 셀 소프트 프로그래밍 KR100897590B1 (ko)

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TW (1) TW559816B (ko)
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497548B1 (ko) * 2009-02-02 2015-03-03 삼성전자주식회사 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법
KR20190002711A (ko) * 2016-05-18 2019-01-08 실리콘 스토리지 테크놀로지 인크 개선된 플래시 메모리 셀 및 연관된 디코더들

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US20030141537A1 (en) * 2001-12-28 2003-07-31 Xiaoju Wu System for multiple input floating gate structures
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
TWI259952B (en) * 2002-01-31 2006-08-11 Macronix Int Co Ltd Data erase method of flash memory
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6795349B2 (en) * 2002-02-28 2004-09-21 Sandisk Corporation Method and system for efficiently reading and programming of dual cell memory elements
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
ITTO20030115A1 (it) * 2003-02-17 2004-08-18 St Microelectronics Srl Metodo di soft-programmazione per un dispositivo di
US6768673B1 (en) * 2003-04-24 2004-07-27 Advanced Micro Devices, Inc. Method of programming and reading a dual cell memory device
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7085170B2 (en) * 2003-08-07 2006-08-01 Micron Technology, Ind. Method for erasing an NROM cell
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
WO2005094178A2 (en) * 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7009887B1 (en) * 2004-06-03 2006-03-07 Fasl Llc Method of determining voltage compensation for flash memory devices
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
US7307884B2 (en) * 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
US7106625B2 (en) * 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US20060007732A1 (en) * 2004-07-06 2006-01-12 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for operating same
US7120059B2 (en) * 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
US7209386B2 (en) * 2004-07-06 2007-04-24 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for gate-by-gate erase for same
US7387932B2 (en) * 2004-07-06 2008-06-17 Macronix International Co., Ltd. Method for manufacturing a multiple-gate charge trapping non-volatile memory
US6987696B1 (en) * 2004-07-06 2006-01-17 Advanced Micro Devices, Inc. Method of improving erase voltage distribution for a flash memory array having dummy wordlines
US7042766B1 (en) 2004-07-22 2006-05-09 Spansion, Llc Method of programming a flash memory device using multilevel charge storage
US7042767B2 (en) * 2004-08-02 2006-05-09 Spansion, Llc Flash memory unit and method of programming a flash memory device
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US7230851B2 (en) * 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
EP1684308A1 (en) * 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Methods for preventing fixed pattern programming
TWI254458B (en) * 2005-03-04 2006-05-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7158420B2 (en) 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7355903B2 (en) * 2005-07-15 2008-04-08 Macronix International Co., Ltd. Semiconductor device including memory cells and current limiter
EP1746645A3 (en) * 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US20070030736A1 (en) * 2005-08-03 2007-02-08 Fabiano Fontana Variable source resistor for flash memory
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US7218563B1 (en) * 2005-11-18 2007-05-15 Macronix International Co., Ltd. Method and apparatus for reading data from nonvolatile memory
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US20070255889A1 (en) * 2006-03-22 2007-11-01 Yoav Yogev Non-volatile memory device and method of operating the device
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
FR2901626A1 (fr) * 2006-05-29 2007-11-30 St Microelectronics Sa Memoire eeprom ayant une resistance contre le claquage de transistors amelioree
US7605579B2 (en) * 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
KR100879387B1 (ko) * 2006-09-22 2009-01-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7944749B2 (en) 2006-12-21 2011-05-17 Sandisk Corporation Method of low voltage programming of non-volatile memory cells
US7623389B2 (en) 2006-12-21 2009-11-24 Sandisk Corporation System for low voltage programming of non-volatile memory cells
JP5166442B2 (ja) * 2006-12-21 2013-03-21 サンディスク テクノロジィース インコーポレイテッド 不揮発性メモリセルの低電圧プログラミングの方法およびシステム
US7385851B1 (en) * 2006-12-22 2008-06-10 Spansion Llc Repetitive erase verify technique for flash memory devices
US7616500B2 (en) * 2007-02-20 2009-11-10 Sandisk Corporation Non-volatile storage apparatus with multiple pass write sequence
US20080239599A1 (en) * 2007-04-01 2008-10-02 Yehuda Yizraeli Clamping Voltage Events Such As ESD
US7668018B2 (en) * 2007-04-03 2010-02-23 Freescale Semiconductor, Inc. Electronic device including a nonvolatile memory array and methods of using the same
US20080285368A1 (en) * 2007-05-17 2008-11-20 Macronix International Co., Ltd. Method for nrom array word line retry erasing and threshold voltage recovering
US7737488B2 (en) * 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US7707371B1 (en) 2007-09-10 2010-04-27 Cisco Technology, Inc. Storage area network (SAN) switch multi-pass erase of data on target devices
JP5754761B2 (ja) * 2008-07-22 2015-07-29 ラピスセミコンダクタ株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法
DE102008041891A1 (de) * 2008-09-09 2010-03-18 Qimonda Ag Integrierte Halbleiterschaltung mit einer Bitleitung zum Ansteuern zweiter Reihen aktiver Gebiete und Herstellungsverfahren für eine derartige integrierte Halbleiterschaltung
CN101807433B (zh) * 2010-03-10 2012-10-24 上海宏力半导体制造有限公司 一种存储器的编程方法
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
CN102568558B (zh) * 2012-02-28 2017-12-08 上海华虹宏力半导体制造有限公司 存储器的操作方法
TWI678700B (zh) * 2019-03-07 2019-12-01 億而得微電子股份有限公司 低電流電子抹除式可複寫唯讀記憶體陣列的快速抹除方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955071A (ja) 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
EP0403822B1 (en) * 1989-06-19 1994-10-12 Texas Instruments Incorporated Circuit and method for conditioning erased eeproms prior to programming
JPH04222994A (ja) 1990-12-26 1992-08-12 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5272669A (en) 1991-02-20 1993-12-21 Sundisk Corporation Method and structure for programming floating gate memory cells
US5267194A (en) 1991-08-30 1993-11-30 Winbond Electronics Corporation Electrically erasable programmable read-only-memory cell with side-wall floating gate
US5712180A (en) 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US5619454A (en) 1993-11-15 1997-04-08 Micron Technology, Inc. Programming method for healing over-erased cells for a flash memory device
US5745410A (en) * 1995-11-17 1998-04-28 Macronix International Co., Ltd. Method and system for soft programming algorithm
US5673224A (en) * 1996-02-23 1997-09-30 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources with improved word line control circuitry
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
US5909392A (en) 1997-10-09 1999-06-01 Programmable Microelectronics Corporation PMOS memory array having OR gate architecture
US5930174A (en) 1997-12-11 1999-07-27 Amic Technology, Inc. Circuit and method for erasing flash memory array
US5963465A (en) 1997-12-12 1999-10-05 Saifun Semiconductors, Ltd. Symmetric segmented memory array architecture
US6005807A (en) 1998-09-16 1999-12-21 Winbond Electronics Corp. Method and apparatus for self-aligned memory cells and array using source side injection
US6134156A (en) 1999-02-04 2000-10-17 Saifun Semiconductors Ltd. Method for initiating a retrieval procedure in virtual ground arrays
US6128226A (en) 1999-02-04 2000-10-03 Saifun Semiconductors Ltd. Method and apparatus for operating with a close to ground signal
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497548B1 (ko) * 2009-02-02 2015-03-03 삼성전자주식회사 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법
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