JPS6016037B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6016037B2 JPS6016037B2 JP55001170A JP117080A JPS6016037B2 JP S6016037 B2 JPS6016037 B2 JP S6016037B2 JP 55001170 A JP55001170 A JP 55001170A JP 117080 A JP117080 A JP 117080A JP S6016037 B2 JPS6016037 B2 JP S6016037B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- transistor
- memory
- writing
- vpp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はチャネル注入型フローテイングゲート半導体メ
モリトランジスタで構成された電気的書込み可能な議出
し専用メモリ（ＥＰＲＯＭ）に関する。
モリトランジスタで構成された電気的書込み可能な議出
し専用メモリ（ＥＰＲＯＭ）に関する。
チャネル注入型フローティングゲート半導体メモリは紫
外線消去型ＥＰＲＯＭとして多く使用され、初期紫外線
によりフローテイングゲートの電荷を放電し、すべての
メモリトランジスタは、コントロールゲート数ボルトの
しき値にあり、例えば選択されたＸデコーダ出力は高レ
ベル、ほぼ議出し電源電圧Ｖｃｃ＝５ｖ近くが印加され
、選択されたメモリトランジスタはすべて導適状態であ
り、出力はすべて“０”（又は“１”）である。
外線消去型ＥＰＲＯＭとして多く使用され、初期紫外線
によりフローテイングゲートの電荷を放電し、すべての
メモリトランジスタは、コントロールゲート数ボルトの
しき値にあり、例えば選択されたＸデコーダ出力は高レ
ベル、ほぼ議出し電源電圧Ｖｃｃ＝５ｖ近くが印加され
、選択されたメモリトランジスタはすべて導適状態であ
り、出力はすべて“０”（又は“１”）である。
次のデータ書込みで選択されたＸデコーダ出力は書込み
電源電圧ＶＰＰ（約２５ｖ）になり、メモリトランジス
タのコントロールゲートに印加され、選択されたメモリ
トランジスタのドレインに１０〜２仇の電圧を加えて、
このメモリトランジスタに飽和電流またはそれに近い電
流を流してチャネル領域でホットエレクトロンを発生さ
せ、この電子をゲート絶縁膜のエネルギー障壁を越えて
、フローテイングゲートに注入される。この時メモリト
ランジスタのドレィンに印加する電圧は、書込みを行な
うためにはある範囲内になる。すなわち、こ電圧が低く
なると書込みが遅くなり、書込まれなくなる。逆に高く
なり過ぎてもパンチスルーをじて書込みができなくなる
。メモリトランジスタのドレィン電圧は、一般に書込み
データ信号により駆動されるトランジスタとデジットラ
ィン選用のＹセレクタ・トランジスタを通して、書込み
電源電圧ＶＰＰから供給される。このため、この２つの
トランジスタのインピーダンスと電源電圧ＶＰＰにメモ
リ・トランジスタのドレイン電圧が依存している。また
、メモリトランジスタの書込みに必要なドレィン電圧、
電流はこのメモリトランジスタのチャネル長に大きく依
存し、チャネル長が短かし、とドレィン電圧は低くてよ
く、長いと高い必要がある。
電源電圧ＶＰＰ（約２５ｖ）になり、メモリトランジス
タのコントロールゲートに印加され、選択されたメモリ
トランジスタのドレインに１０〜２仇の電圧を加えて、
このメモリトランジスタに飽和電流またはそれに近い電
流を流してチャネル領域でホットエレクトロンを発生さ
せ、この電子をゲート絶縁膜のエネルギー障壁を越えて
、フローテイングゲートに注入される。この時メモリト
ランジスタのドレィンに印加する電圧は、書込みを行な
うためにはある範囲内になる。すなわち、こ電圧が低く
なると書込みが遅くなり、書込まれなくなる。逆に高く
なり過ぎてもパンチスルーをじて書込みができなくなる
。メモリトランジスタのドレィン電圧は、一般に書込み
データ信号により駆動されるトランジスタとデジットラ
ィン選用のＹセレクタ・トランジスタを通して、書込み
電源電圧ＶＰＰから供給される。このため、この２つの
トランジスタのインピーダンスと電源電圧ＶＰＰにメモ
リ・トランジスタのドレイン電圧が依存している。また
、メモリトランジスタの書込みに必要なドレィン電圧、
電流はこのメモリトランジスタのチャネル長に大きく依
存し、チャネル長が短かし、とドレィン電圧は低くてよ
く、長いと高い必要がある。
このため、このチャネル長等の製造上のバラツキにより
、書込みドレィン電圧も製品によって異なってくる。
、書込みドレィン電圧も製品によって異なってくる。
このため、書込み電源電圧ＶＰＰの書込み領域も異なっ
てくる。本発明はこの点に注目して、書込み電圧規格と
製品の最も適した書込み電圧領域を合せる方式を提供す
ることにある。
てくる。本発明はこの点に注目して、書込み電圧規格と
製品の最も適した書込み電圧領域を合せる方式を提供す
ることにある。
次に本発明の実施例について説明する。
第１図に−実施例の回路図を示す。×デコーダの出力×
，がメモリトランジスタＴＭｉｊ，ＴＭｉｊ十，のコン
トロールゲートに入力し、デイジツトラインＤｉ，Ｄｉ
十，はＹデコーダ出力Ｙｊ，ＹＭにより駆動されている
選択トランジスタＴｙｊ，ＴｙＭにより一本のみ選択さ
れ、議出し時に動作するセンスアンプＳ，と書込みデー
タ信号によって駆動されるトランジスタＴ。ｗに接続さ
れる。トランジスタＴＤｗのドレィン側は書込みインピ
ーダンス制御用トランジスタＴｗ，とＴｗ２を並列にし
て書込み電源ＶＰＰに接続され、Ｔｗ，のゲート入力は
ＶＰＰとなっている。Ｔｗ２のゲート入力は書込み電源
ＶＰＰを電源としたデブレッション型負荷ＭＯＢトラン
ジスタＴｏ・とェンハンスメント型ＭＯＳトランジスタ
ＴＥ，により構成されるィンバータ出力が入力されてい
る。Ｔ８，トランジスタのゲート入力としてはポリシリ
ヒュースを熔断するか、しないかで高レベル又は低レベ
ルに設定できる回路Ａ出力が入力されている。これによ
りＴｗ２入力が低レベルの時は書込み抵抗はトランジス
タＴｗ，，Ｔｏｗ，Ｔｙｉの直列の抵抗になり、Ｔ搬入
力が高レベルＶＰＰの時Ｔ舵とＴｗ，の並列とＴｏｗ，
Ｔｙｊの直列抵抗の和になる。
，がメモリトランジスタＴＭｉｊ，ＴＭｉｊ十，のコン
トロールゲートに入力し、デイジツトラインＤｉ，Ｄｉ
十，はＹデコーダ出力Ｙｊ，ＹＭにより駆動されている
選択トランジスタＴｙｊ，ＴｙＭにより一本のみ選択さ
れ、議出し時に動作するセンスアンプＳ，と書込みデー
タ信号によって駆動されるトランジスタＴ。ｗに接続さ
れる。トランジスタＴＤｗのドレィン側は書込みインピ
ーダンス制御用トランジスタＴｗ，とＴｗ２を並列にし
て書込み電源ＶＰＰに接続され、Ｔｗ，のゲート入力は
ＶＰＰとなっている。Ｔｗ２のゲート入力は書込み電源
ＶＰＰを電源としたデブレッション型負荷ＭＯＢトラン
ジスタＴｏ・とェンハンスメント型ＭＯＳトランジスタ
ＴＥ，により構成されるィンバータ出力が入力されてい
る。Ｔ８，トランジスタのゲート入力としてはポリシリ
ヒュースを熔断するか、しないかで高レベル又は低レベ
ルに設定できる回路Ａ出力が入力されている。これによ
りＴｗ２入力が低レベルの時は書込み抵抗はトランジス
タＴｗ，，Ｔｏｗ，Ｔｙｉの直列の抵抗になり、Ｔ搬入
力が高レベルＶＰＰの時Ｔ舵とＴｗ，の並列とＴｏｗ，
Ｔｙｊの直列抵抗の和になる。
この時Ｔｗ２の抵抗を４・さく設計すれば、近似的にＴ
ｗ，の抵抗が加わるか、加わらないかになる。第２図に
メモリトランジスタの１一Ｖ特性、書込みＭｉと書込み
後Ｍｗ及び書込みインピーダンスによる１一Ｖ特性をＴ
雌が導通の場合Ｒ舵、非導通の場合Ｒｗ，の曲線として
示す。
ｗ，の抵抗が加わるか、加わらないかになる。第２図に
メモリトランジスタの１一Ｖ特性、書込みＭｉと書込み
後Ｍｗ及び書込みインピーダンスによる１一Ｖ特性をＴ
雌が導通の場合Ｒ舵、非導通の場合Ｒｗ，の曲線として
示す。
Ｍｉ曲線とＲｗ，，Ｒ雌曲線のそれぞれの交点Ｓｉ，，
Ｓｉ２における電圧Ｖｏｉ，，Ｖｏｉ２となる。
Ｓｉ２における電圧Ｖｏｉ，，Ｖｏｉ２となる。
従って、書込みインピーダンスのどちらがよい方を選択
すればよく、それだけ、個々の製品に対して、より適切
な書込みインピーダンスの設定が出きる。ポリシリヒュ
ーズを熔断していない状態ではＴＥ，、トランジスタの
ゲート入力Ｋは低レベルにあり、Ｔｗ２のゲート入力に
はＶＰＰ電圧が加わる。
すればよく、それだけ、個々の製品に対して、より適切
な書込みインピーダンスの設定が出きる。ポリシリヒュ
ーズを熔断していない状態ではＴＥ，、トランジスタの
ゲート入力Ｋは低レベルにあり、Ｔｗ２のゲート入力に
はＶＰＰ電圧が加わる。
すなわち書込みインピーダンスは低い方にあり、この書
込みインピーダンスでは電圧ＶＰＰが高い時うまく書込
めない場合、Ｋに高い電圧を印加してポリシリヒューズ
Ｆを熔断し、Ｋ端子を開放にするとディプレション型負
荷ＭＯＳトランジスタＴｏ２により電源電圧Ｖｃｃ（十
５ｖ）に引かれて、高レベルになり、Ｔ舵トランジスタ
は非導通になる。この様にして、最も最適な書込み抵抗
を選択する。第３図に書込み抵抗トランジスタの構成方
法を変えた場合の実施例を示す。
込みインピーダンスでは電圧ＶＰＰが高い時うまく書込
めない場合、Ｋに高い電圧を印加してポリシリヒューズ
Ｆを熔断し、Ｋ端子を開放にするとディプレション型負
荷ＭＯＳトランジスタＴｏ２により電源電圧Ｖｃｃ（十
５ｖ）に引かれて、高レベルになり、Ｔ舵トランジスタ
は非導通になる。この様にして、最も最適な書込み抵抗
を選択する。第３図に書込み抵抗トランジスタの構成方
法を変えた場合の実施例を示す。
第１図において、書込抵抗制御用のトランジスタＴ側Ｔ
雌の代りに第３図の例では書込みデータ制御用トランジ
スタＴｏｗと並列に入力レベル設定回路Ａと書込みデー
タによって決まる信号によって駆動されるトランジスタ
Ｔｗが配置されている。
雌の代りに第３図の例では書込みデータ制御用トランジ
スタＴｏｗと並列に入力レベル設定回路Ａと書込みデー
タによって決まる信号によって駆動されるトランジスタ
Ｔｗが配置されている。
セルに書込みを行なう場合、Ｔｏｗのゲートは高レベル
（ＶＰＰ〉が入力され、Ｔｗのゲートは入力レベル設定
回路Ａにより高レベル（ＶＰＰ）又は低レベルが入力さ
れる。Ｔｗが導通の時は書込インピーダンスは低く、第
２図におけるＲ収特性に相当し、非導通の時はＲｗ，特
性に相当する。以上書込み抵抗を２種類の値に設定した
合について、述べたが、３種類又はこれ以上にするとさ
らによりよい値に書込みインピーダンスを設定できる。
またレベル設定方式において、ポリシリヒューズ以外の
不輝発性メモリを使用しても可能である。
（ＶＰＰ〉が入力され、Ｔｗのゲートは入力レベル設定
回路Ａにより高レベル（ＶＰＰ）又は低レベルが入力さ
れる。Ｔｗが導通の時は書込インピーダンスは低く、第
２図におけるＲ収特性に相当し、非導通の時はＲｗ，特
性に相当する。以上書込み抵抗を２種類の値に設定した
合について、述べたが、３種類又はこれ以上にするとさ
らによりよい値に書込みインピーダンスを設定できる。
またレベル設定方式において、ポリシリヒューズ以外の
不輝発性メモリを使用しても可能である。
ただしメモリが紫外線消去式の場合は、紫外線で消えな
いものである必要がある。電気的消去方式の場合は特に
考慮する必要はない。・図面の簡単な説明 第１図は本発明の一実施例を示す図である。
いものである必要がある。電気的消去方式の場合は特に
考慮する必要はない。・図面の簡単な説明 第１図は本発明の一実施例を示す図である。
第２図は第１図におけるメモリセルの書込み前後の１−
Ｖ特性ＭｉとＭｗ、及びメモリトランジスタのドレィン
より見た書込み抵抗の２種類のＲ側 Ｒｗ２の１−Ｖ特
性を示す図である。第３図は第１図において、書込み抵
抗トランジスタを書込みデータ制御トランジスタと供用
して用いた場合の回路図である。×ｉ・・…・×デコー
ダ出力、Ｙｊ，Ｙｊ＋，……Ｙデコーダ出力、Ｄ１・・
・…書込みデータ信号、Ｄｊ，Ｄｊ十．・…・・デジッ
トラィン、入力レベル設定Ａ、センスアンプＳ，、チャ
ネル注入型フローテイングゲートメモリトランジスタＴ
肌，Ｔ肌十，（ｉ，ｊ：０，１，２，・・・・・・）、
ディジツトラィン選択トランジスタ、Ｔｙｊ，Ｔｙｊ＋
，、書込みデータ制御トランジスタＴｏｗ、書込み抵抗
制御トランジスタＴｗ，． Ｔ雌、デプレッション型負
荷ＭＯＳトランジスタＴ。
Ｖ特性ＭｉとＭｗ、及びメモリトランジスタのドレィン
より見た書込み抵抗の２種類のＲ側 Ｒｗ２の１−Ｖ特
性を示す図である。第３図は第１図において、書込み抵
抗トランジスタを書込みデータ制御トランジスタと供用
して用いた場合の回路図である。×ｉ・・…・×デコー
ダ出力、Ｙｊ，Ｙｊ＋，……Ｙデコーダ出力、Ｄ１・・
・…書込みデータ信号、Ｄｊ，Ｄｊ十．・…・・デジッ
トラィン、入力レベル設定Ａ、センスアンプＳ，、チャ
ネル注入型フローテイングゲートメモリトランジスタＴ
肌，Ｔ肌十，（ｉ，ｊ：０，１，２，・・・・・・）、
ディジツトラィン選択トランジスタ、Ｔｙｊ，Ｔｙｊ＋
，、書込みデータ制御トランジスタＴｏｗ、書込み抵抗
制御トランジスタＴｗ，． Ｔ雌、デプレッション型負
荷ＭＯＳトランジスタＴ。
，，Ｔ。２、ドライバー用トランジスタＴＥ・、ポリシ
リヒューズＦ、書込み電源電圧ＶＰＰ、電源電圧Ｖｃｃ
である。
リヒューズＦ、書込み電源電圧ＶＰＰ、電源電圧Ｖｃｃ
である。
菊ｌ図器２図
第３図
Claims (1)
- １ 絶縁ゲートトランジスタをメモリ素子としたメモリ
装置において、複数の書込み抵抗を備え、該複数の書込
み抵抗を選択できるようにしたことを特徴とするメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55001170A JPS6016037B2 (ja) | 1980-01-09 | 1980-01-09 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55001170A JPS6016037B2 (ja) | 1980-01-09 | 1980-01-09 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698789A JPS5698789A (en) | 1981-08-08 |
| JPS6016037B2 true JPS6016037B2 (ja) | 1985-04-23 |
Family
ID=11493953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55001170A Expired JPS6016037B2 (ja) | 1980-01-09 | 1980-01-09 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016037B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210482U (ja) * | 1988-06-28 | 1990-01-23 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165800U (ja) * | 1982-04-28 | 1983-11-04 | 日本電気株式会社 | Ｅｐｒｏｍ書込み回路 |
| GB9417264D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Memory device |
-
1980
- 1980-01-09 JP JP55001170A patent/JPS6016037B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210482U (ja) * | 1988-06-28 | 1990-01-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5698789A (en) | 1981-08-08 |
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