DE2318550A1 - Speicheranordnung - Google Patents
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Description
Aktenzeichen der Änmelderin:' PO 971 022
Die Erfindung betrifft eine Speicheranordnung mit Speicherzellen, die längs widerstandsbehafteten, zu den Schreib/Leseschaltungen
führenden Adreßleitungen angeordnet und mit diesen über Kopplungselenaente verbunden sind.
Bekannte monolithisch integrierte Speicheranordnungen sind in Form einer Matrix angeordnet und werden über senkrecht zueinander
verlaufende Adreßleitungen adressiert. Diese Adreßleitungen
werden meist als Wort- und Bitleitungen bezeichnet. Um die Herstellung derartiger Speicheranordnungen zu vereinfachen, ist
man"bestrebt, diese Leitungen in nur einer Metallisierungsebene zu verwirklichen. Dazu ist es erforderlich, daß eine der senkrecht
zueinander verlaufenden Leitungsgruppen, also entweder die Bit- oder die Wortleitungen, aus langgestreckten, parallel
zueinander verlaufenden Halbleiterzonen gebildet wird, während die jeweils andere, senkrecht dazu verlaufende Leitungsgruppe
aus metallischen Leitungen besteht.
Die Verwendung von beispielsweise eindiffundierten, als Leiter verwendeten Halbleiterzonen haben jedoch einen Nachteil. Obwohl
sie relativ hoch dotiert sind, weisen sie doch relativ hohe Widerstände pro Längeneinheit auf, so daß zwischen den einzelnen
Zellen und den über diese Leitungen daran anzuschließenden Lese/
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Schreibschaltungen unterschiedliche Widerstände auftreten. Es
tritt also durchaus der Fall auf, daß eine Speicherzelle, die am den Lese/Schreibschaltungen zugewandten Ende der Adreßleitung
angeordnet ist, einen Widerstand von etwa Null· Ohm vorfindet. Eine Speicherzelle, die dagegen am den Lese/Schreibschaltungen
abgewandten Ende der Adreßleitung angeordnet ist, kann einen Widerstand von mehreren Kiloohm vorfinden. Diese von der Zelle
aus gesehenen unterschiedlichen Widerstände der Adreßleitungen beeinflußen die Leistungsfähigkeit und Betriebssicherheit der
Speicherzellen nicht unwesentlich. Hohe Adreßleitungswiderstände reduzieren den von der Speicherzelle gelieferten Ausgangsstrom
und erhöhen die Zugriffszeit. Die Stabilität wird verbessert.
Niedrige Adreßleitungswiderstände erlauben höhere Ströme, aber reduzieren die Stabilität. Diese unterschiedlichen Widerstandsverhältnisse
erschweren das Ziel, lediglich eine Speicherzelle zu entwickeln, die beiden sich widersprechenden Tatsachen gerecht
wird.
Es isf die der Erfindung zugrunde liegende Aufgabe, diese
Probleme ohne zusätzlichen Aufwand zu umgehen.
Erfindungsgemäß besteht die Lösung dieser Aufgabe darin, daß zur Angleichung der Gesamtwiderstände zwischen den Speicherzellen und
den Schreib/Leseschaltungen die Kopplungselemente mit Widerständen ausgestattet werden, die mit zunehmender Entfernung von
den Schreib/Leseschaltungen stufenweise abnehmen.
Ein besonders vorteilhaftes Ausführungsbeispiel besteht darin,
daß bei einer aus monolithisch integrierten Speicherzellen aus Feldeffekt-Transistoren bestehenden Speicheranordnung die Kopplungselemente
Feldeffekt-Transistoren sind, deren unterschiedliche Widerstände durch Variation der Kanalabmessungen eingestellt
sind.
Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigen:
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Fig. 1 eine Reihe von Speicherzellen, die mit einem
Bitleitungspaar gekoppelt sind,
Fig. 2 eine Draufsicht einer monolithischen Struktur
einer dieser Speicherzellen und
Fig. 3 eine Schnittansicht entlang der Linie 3-3 der
Struktur gemäß Fig. 2.
Die in Fig. 1 dargestellten Speicherzellen 10, 12 und 14 sind für sämtliche Zellen repräsentativ, die entlang des Bitleitungspaares
16 und 18 angeordnet sind. Die Speicherzelle 10 sei eine der Speicherzellen, die am dichtesten bei den Lese/Schreibschaltungen
20 angeordnet ist, während die Speicherzelle 14 eine der Speicherzellen repräsentiert, die am weitesten von
diesen Schaltungen entfernt sind. Die Speicherzelle 12 entspricht solchen Speicherzellen, die zwischen den genannten beiden extremen
liegen. Der von den Speicherzellen aus gesehene Widerstand der Bitleitung variiert von einem Widerstand 0 für die Speicherzellen
in der Gruppe der Speicherzelle 10, die den Lese/Schreibschaltungen 20 am nächsten liegt, bis zu einem fühlhöheren Widerstand
für die Speicherzellen in der Gruppe der Speicherzelle 14, die am weitesten entfernt von den Schaltungen 20 angeordnet sind.
Die Spanne der Widerstandsunterschiede hängt vom auf die Längeneinheit der Leitungen 16 und 20 bezogenen Widerstand 22 ab. Bestehen
die Bitleitungen aus diffundierten Halbleiterzonen, so
ist man bestrebt, diese Zonen möglichst dünn auszubilden. Dünne Leitungen weisen aber einen hohen Widerstand pro Längeneinheit
auf, so daß zwischen den Ankopplungspunkten der Speicherzellen an den Leitungen 16 und 18 und den Lese/Schreibschaltungen 20
extrem unterschiedliche Leitungswiderstände auftreten.
Diese beträchtlichen Widerstandsunterschiede erschweren es ungemein,
eine Speicherzelle zu entwickeln, die an jeder Stelle entlang der Adreßleitungen, also der Bit- oder Wortleitungen einsetzbar
ist. Ein hoher Leitungswiderstand reduziert den Ausgangs--
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strom der Zelle und erhöht die Zugriffszeit zur Zelle. Der hohe Leitungswiderstand verbessert aber die Stabilität während einer
Leseoperation. Ein niedriger Leitungswiderstand ergibt höhere
Ströme, reduziert aber die Stabilität. Verwendet man also an allen Stellen die gleiche Speicherzelle, so werden die Speicherzellen
am entfernten Ende der Leitung langsam und stabil und die Speicherzellen nahe den Lese/Schreibschaltungen schnell aber unstabil
sein. Durch die Erfindung werden eben diese Probleme eliminiert, indem der Widerstand der als Koppelelemente verwendeten
Feldeffekt-Transistoren Q_ und Qfi von Speicherzelle zu
Speicherzelle so variiert wird, daß die aktiven, kreuzgekoppelten Elemente sämtlicher Speicherzellen 10, 12 und 14 in Richtung der
Schreib/Leseschaltung 20 den gleichen Widerstand sehen.
Die kreuzgekoppelten Feldeffekt-Transistoren Q und Q_ sind an
den geerdeten Anschluß einer Betriebsspannungsquelle V angeschlossen.
Die Drains der beiden Transistoren sind über getrennte, als Lastelemente dienende Feldeffekt-Transistoren Q_
und Q. mit dem positiven Anschluß H-V der Betriebsspannungsquelle
verbunden. Damit bilden die Transistoren Q- , Q„, Q_ und
Q. ein bistabiles Flip-Flop, bei dem die Transistoren Q und Q» die kreuzgekoppelten Elemente, und die Transistoren Q_ und Q.
die Lastelemente darstellen. In einer derartigen Speicherzelle wird Information in der Form einer binären 1 oder einer binären
0 gespeichert. Beispielsweise ist eine binäre 1 gespeichert,
wenn Transistor Q leitend und Transistor Q9 gesperrt ist. Eine
binäre 0 ergibt sich dann bei leitendem Transistor Q„ und ge- .
sperrtem Transistor Q .
Zum Zwecke des Auslesens oder Einschreibens von Information in die Speicherzelle ist sie über einen Feldeffekt-Transistor Qn.
mit der Bitleitung 16 und über einen Feldeffekt-Transistor Q^
mit der anderen Bitleitung 18 gekoppelt. Die Gates dieser beiden Transistoren sind miteinander verbunden und an die Wortleitung 24
der Speicherzelle gelegt, so daß die Potentiale an den Gates der beiden Flip-Flop-Transistoren Q1 und Q ausgelesen werden können,
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wenn an die Wortleitung 24 ein Leseimpuls angelegt wird, der die Transistoren Q1. und Qr in den leitenden Zustand schaltet. Wie
bereits ausgeführt, wirkt sich der Widerstand der Bitleitungen auf die Signale aus, die die Leseschaltung 20 von den Zellen
empfängt. Um diese.Auswirkungen zu kompensieren, geht man so
vor, daß die Kanallänge der Transistoren Q1. und Q entlang der
Leitungen 16 und 18 variiert wird. Die Kanallänge ist bei Zellen
10, die der Leseschaltung am nächsten liegen, am größten, und bei Zellen 14, die am weitesten entfernt von der Leseschaltung
liegen, am kürzesten. Bei' dieser Veränderung der Kanallängen bleibt die Kanalbreite natürlich gleich groß. Auf diese Weise
erreicht man, daß der Gesamtwiderstand zwischen Leseschaltung 20 und Speicherzelle, d.h. dem eigentlichen, aus den Transistoren
Q1/ Q2/ Q3 und Q. bestehenden Flip-Flop im wesentlichen für alle
Speicherzellen gleich groß wird.. Man kann also die Probleme verhindern, die ihre Ursache in den mit hohen Längswiderständen behafteten
Leitungen 16 und 18 haben.
Aus den Figuren 2 und 3 ergibt sich der monolithische Aufbau einer
einzelnen Speicherzelle 12 von der zuvor beschriebenen Art. Ein T-leitendes Halbleitersubstrat 26 weist eine Anzahl von N-dotierten
Halbleiterzonen auf. Langgestreckte, parallel zueinander verlaufende
Halbleiterzonen 16 und 18 bilden die entsprechend bezeichneten
Bitleitungen in Fig. 1. Zwischen diesen beiden Leitungen liegt eine Anzahl von Halbleiterzonen 28, 30, 32 und 34,
die als Source und Drain der Transistoren Q bis Q^. verwendet
werden. Metallisierungen 24, 36, 38, 40 und 42 überlagern diese Halbleiterzonen zum Teil. Die Metallisierungen bilden die Gates,
die Zwischenverbindungen, eine Adreßleitung und eine Stromversorgungsleitung der Speicherzellen.
Die punktiert gezeichneten Gebiete zwischen den Halbleiterzonen in den metallisierten Bereichen stellen die Gates der Transistoren
der Speicherzellen .dar und sind mit den Bezeichnungen Q. bis Qc versehen, so daß auf die jeweiligen Transistoren in der
Schaltung gemäß Fig. 1 bezug genommen ist. Die-Gates liegen über
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dünnen Bereichen 44 der Siliciumdioxydschicht 46. Die metallischen
Bereiche 24, 36, 38, 40 und 42 bilden durch die Siliciumdioxydschicht 46 hindurch die metallischen Kontakte zwischen der
Metallisierung und den Halbleiterzonen. Bei der dargestellten Speicherzelle bildet demnach die metallische Leitung 24 die Wortleitung
der Speicherzelle und die Gate-Metallisierung der Transistoren Q5 und Qg. Die Halbleiterzonen 16, 18, 28 und 30 entsprechen
Source und Drain der Transistoren Qc und Qr . Der Kanalwiderstand
der Transistoren Q und Q, wird erfindungsgemäß dadurch
variiert, daß die Entfernung L zwischen den langgestreckten Halb leiter zonen 16 und 18, die die Drains der Transistoren Q1- und
Qß bilden, und den als Source der Transistoren Q1- und Q, verwendeten Halbleiterzonen 28 und 30 variiert wird. Der Widerstand
wird vermindert, indem die Gebiete 28A und 30A dünner und damit
die Entfernung L zwischen diesen Gebieten und den Leitungen 16 und 18 größer gemacht wird. Entsprechend wird der Widerstand vergrößert,
indem die Gebiete 28a und 30a dünner und damit die Entfernung
L zwischen diesen Gebieten und den Leitungen 16 und 18 vergrößert wird. Wie die Entfernungen variiert werden,.hängt von
den Bedürfnissen des jeweiligen Speichersystems ab. In bestimmten Fällen kann es wünschenswert sein, daß jede, mit den
Bitleitungen 16 und 18 gekoppelte Speicherzelle als Kopplungselemente dienende Transistoren Q5 und Qg unterschiedlichen
Widerstandes benötigt. In anderen Fällen genügen Transistoren Qn. und Qr , die nur drei oder vier verschiedene Kanallängen aufweisen,
um die Erfordernisse des Speichersystems zu erfüllen.
Die Masseverbindung der Speicherzelle erfolgt an der Source 32, der Transistoren Q und Q- über die metallische Leitung 38 und
den Kontakt 44. Der Anschluß an die Betriebsspannungsquelle erfolgt an den Drains und Gates der Transistoren Q und Q. über
die metallische Leitung 36 und den Kontakt 54. Die Kreuzkopplung zwischen den Transistoren Q. und Q_ besteht aus den metallisierten
Bereichen 40 und 42 und den Kontakten 50 und 52, die jeweils die Drain des einen mit denv Gate des anderen Transistors verbinden.
Es sei bemerkt, daß die Transistoren Q und Q. relativ lange
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Kanalzonen aufweisen. Der Grund dafür liegt darin, daß diese als Lastelemente verwendeten Transistoren hohe Widerstände aufweisen
sollen, um lediglich eine Leckstrom-Kompensation·zu gewährleisten.
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Claims (3)
- PATENTANSPRÜCHE' 1J Speicheranordnung mit Speicherzellen, die längs widerstandsbehafteten, zu den Schreib/Leseschaltungen führenden Adreßleitungen angeordnet-und mit,diesen über Kopplungselemente verbunden sind,.dadurch gekennzeichnet, daß zur Angleichung der Gesamtwiderstände zwischen den Speicherzellen und den Schreib/Leseschaltungen die Kopplungselemente mit Widerständen ausgestattet sind, die mit zunehmender Entfernung von den Schreib/Leseschaltungen stufenweise abnehmen.
- 2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie aus monolithisch integrierten Speicherzellen aus Feldeffekt-Transistoren besteht.
- 3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Kopplungselemente Feldeffekt-Transistoren sind, deren unterschiedliche Widerstände durch Variation der Kanalabmessungen eingestellt sind.PO 971 022 ,309885/124Leerseite
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