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Die Erfindung betrifft die Speicher in integrierter Schaltungsform und bezieht sich
insbesondere auf die Leseschaltungen, die das Erfassen des Zustands der Zellen des
Speichers erlauben.
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Die Erfindung wird unter Bezugnahme auf die elektrisch programmierbaren, nichtflüchtigen
Speicher (EEPROM, EPROM, Flash EPROM) beschrieben werden, obwohl sie auf andere
flüchtige oder nichtflüchtige Speicherarten anwendbar ist.
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Die Speicher sind in Rastern von Zellen organisiert, wobei die Zellen einer einzelnen Spalte
mit einer Bitleitung und die Zellen einer einzelnen Zeile mit einer Wortleitung verbunden
sind. Die Bitleitung erlaubt, eine Information über den Zustand einer sich am
Kreuzungspunkt dieser Bitleitung und einer ausgewählten Wortleitung befindenden
Speicherzelle zu übertragen.
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Die Leseschaltungen sind mit Bitleitungen verbunden, gegebenenfalls über einen
Multiplexer, falls mehrere Bitleitungen für eine einzelne Leseschaltung vorhanden sind. Man
wird sich nachfolgend mit dem Aufbau einer einzelnen Leseschaltung befassen, die als mit
einer einzigen Bitleitung verbunden angenommen wird, um die Erklärungen zu
vereinfachen.
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Das allgemeine Prinzip einer Leseschaltung ist in der Figur 1 dargestellt, und ihre Funktion
wird nachstehend erklärt werden. Man nimmt an, daß der Speicher ein EEPROM-Speicher
ist, wobei die Zellen einen ursprünglichen Zustand haben können, in dem sie einen
elektrischen Strom durchlassen können, und einen programmierten Zustand, in dem sie sich
dem Fließen des Stroms widersetzen; um die Information zu lesen, sucht man das
Vorhandensein eines Lade- oder Entladestroms der mit einer zu lesenden Zelle verbundenen
Bitleitung zu erfassen: ein solcher Strom existiert, wenn die Zelle ursprünglich ist,
wohingegen er nicht existiert, wenn die Zelle programmiert ist.
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Um den Strom zu erfassen, verwendet man eine der Bitleitung ähnliche Bezugsleitung, um
differentiell zu arbeiten. Die Bezugsleitung führt während der Lesephase einen
Bezugsstrom. In einer der Lesephase vorangehenden Vorladephase werden die Bitleitung
und die Bezugsleitung auf ein Potential vorgeladen, welches etwa 1 Volt betragen kann.
Dann findet die eigentliche Lesephase statt, und der Entladestrom der Bitleitung wird mit
dem Entladestrom der Bezugsleitung verglichen; dies erlaubt zu bestimmen, ob die
ausgewählte Zelle ursprünglich oder programmiert ist. Bevorzugt wird ein
Strom/Spannungswandler eingesetzt zum Umwandeln des Entladestroms der Bitleitung in
eine Spannung, um einen Spannungs-Differenzverstärker zum Durchführen des Vergleichs
einsetzen zu können.
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Figur 1 zeigt in vereinfachter Art und Weise ein Beispiel einer bekannten Leseschaltung.
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Eine an der Kreuzung einer Wortleitung WL und einer Bitleitung BL angeordnete
Speicherzelle CM kann mittels der Wortleitung ausgewählt werden und gibt dann eine
Information über den Zustand der Bitleitung ab. Die Bitleitung BL wird in einer
Vorladephase über einen Transistor T1, dessen Funktion es ist, unter Begrenzung des
Vorladepotentials auf einen vorbestimmten, bevorzugt nahe bei einem Volt liegenden Wert
der Bitleitung einen Vorladestrom zuzuführen, mit einer Spannung vorgeladen.
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Eine Bezugsleitung LR, mit vor allem unter dem Gesichtspunkt parasitärer Kapazitäten der
Bitleitung sehr ähnlichen Eigenschaften, wird durch einen Vorladetransistor T2
gleichermaßen auf eine Spannungswert von näherungsweise einem Volt aufgeladen.
Während der Lesephase nimmt diese Bezugsleitung einen Strom auf, der gleich demjenigen
ist, der von einer ursprünglichen Zelle aufgenommen wird. Die Bezugsleitung kann die
Bitleitung einer Spalte von ursprünglichen Bezugszellen sein, die durch dieselben
Wortleitungen wie die zu lesenden Zellen adressiert werden.
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Die Transistoren T1 bzw. T2 weisen bevorzugt einen N-Kanal auf, und ihr Sourcebereich
ist mit der Bitleitung bzw. mit der Bezugsleitung verbunden. Zur Vereinfachung sind die
Gatebereiche bzw. Basen der Transistoren T1 und T2 als mit einer
Polarisationsspannungsquelle V1 verbunden dargestellt. Der Wert der Spannung V1
definiert die obere Grenze der Vorladespannung der Leitungen LR und BL.
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Um den Zustand der Zellen zu lesen wird man einen Vergleich zwischen dem durch die
Bitleitung aufgenommenen Strom und einem Bezugsstrom durchführen. Im einzelnen wird
man den durch die Bitleitung aufgenommenen Strom mit einem Bezugsstrom vergleichen,
der ein Bruchteil des normalerweise von einer ursprünglichen Zelle aufgenommenen Stroms
ist.
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Hierzu werden die Drainbereiche der Transistoren T1 und T2 durch die zwei Äste eines
Stromspiegels mit einem Spiegelverhältnis k kleiner als 1 gespeist. Der erste Ast des
Spiegels umfaßt einen Spiegeltransistor T3; der zweite Ast umfaßt einen Bezugstransistor
T4. Der Spiegeltransistor dient dazu, den Strom zu kopieren, der im Bezugstransistor fließt.
Das Spiegelverhältnis k ist das Verhältnis der Geometrien der Transistoren, und man richtet
es bevorzugt so ein, daß dieses Verhältnis k kleiner ist als die Einheit, z.B. 1/2.
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Der Spiegeltransistor T3 ist ein Transistor mit P-Kanal, dessen Sourcebereich mit der
Anschlußklemme der hohen Speisespannung der Schaltung (Anschlußklemme A) verbunden
ist; diese liegt im allgemeinen etwa +5 Volt höher als eine Anschlußklemme mit niedriger
Speisespannung. Der Drainbereich des Spiegeltransistors ist mit dem Drainbereich des
ersten Vorladetransistors T1 verbunden.
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Der Bezugstransistor T4 ist gleichfalls ein Transistor mit P-Kanal, mit größerer Geometrie
als T3, dessen Sourcebereich mit der Anschlußklemme A und dessen Drainbereich mit dem
Drainbereich des zweiten Vorladetransistors T2 verbunden ist.
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Die Gatebereiche der Transistoren T3 und T4 sind zusammengeführt, und der Gatebereich
des Bezugstransistors ist mit seinem Drainbereich verbunden (Schaltung als Diode). Man
hat demzufolge eine herkömmliche Stromspiegelschaltung.
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Ein Differenzverstärker AD ist an seinen Eingängen mit den Drainbereichen der
Transistoren T3 und T4 verbunden und mißt demzufolge den Unterschied zwischen den
Potentialen dieser beiden Drainbereiche. Dieser Unterschied ist Null wenn die Ströme in T3
und T4 im Verhältnis k der Geometrien vorliegen. Es weicht von Null ab, wenn das
Verhältnis der Ströme größer oder kleiner ist als k. Der Ausgang des Verstärkers
Ausgabedaten gibt ein Signal ab, welches anzeigt, ob das Stromverhältnis größer oder
kleiner ist als k.
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Schließlich ist ein Ausgleichstransistor T5 vorgesehen zum Auf-Null-Bringen der
differentiellen Eingangsspannung an den Anschlußklemmen des Differenzverstärkers in einer
Ausgleichsphase, die der Vorladephase folgt und die der Lesephase vorausgeht. Diese
Ausgleichsphase erlaubt, den differentiellen Spannungsunterschied am Eingang des
Verstärkers AD auf einen Wert zurückzuführen, der so nahe wie möglich bei Null liegt, was
dem bei einer Speicherzelle in der vorangehenden Lesephase gelesenen logischen Zustand
entspricht. Der Transistor T5 ist z.B. ein während einer Ausgleichsphase EQ leitender
Transistor mit N-Kanal.
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Unter den Eigenschaften, die man von einer Leseschaltung erwartet, ist vor allem das
Erreichen einer ausreichenden Schnelligkeit der Vorlade-, Ausgleichs- und Lesephasen, die
überdies mit der Empfindlichkeit des Lesens verknüpft ist, d.h. mit der Fähigkeit der
Schaltung, schwache Stromänderungen zu erfassen.
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Um die Kompromisse zwischen den Anforderungen der Schnelligkeit und der Exaktheit der
gelesenen Information zu mildern, schlägt die Erfindung vor, die Leseschaltung durch
Modifizieren der Ausgleichsschaltung und ihrer Beziehung zu dem Rest der Leseschaltung
zu verbessern.
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Erfindungsgemäß wird ein Speicher in integrierter Schaltung vorgeschlagen, umfassend
zumindest eine Bitleitung, mit der Speicherzellen verbunden sind, und eine mit der
Bitleitung verbundene und einen Differenzverstärker beinhaltende Leseschaltung, Mittel
zum Vorladen der Bitleitung vor einer Lesephase, und Mittel zum Ausgleichen der
Eingangsspannungen des Differenzverstärkers vor der Lesephase, dadurch gekennzeichnet,
daß die Mittel zum Ausgleichen einen Begleitverstärker beinhalten mit einem Eingang, der
mit dem Ausgang des Differenzverstärkers verbunden ist und der während der
Ausgleichsphase, nicht jedoch während der Lesephase, so geschaltet ist, daß er einen
Bitleitungs-Ladestrom mit einer Richtung injiziert, die auf das Aufheben der
Ausgangsspannung des Differenzverstärkers hinzielt.
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Mit anderen Worten verwendet die Ausgleichsphase keinen einfachen Kurzschluß zwischen
den Eingängen des Differenzverstärkers zum Ausgleichen der Vorladung der Bitleitung und
der Vorladung der Bezugsleitung, um eine differentielle Spannung mit dem Wert Null am
Eingang des Differenzverstärkers zu erzielen, sondern sie verwendet eine Gegenreaktion
zwischen dem Ausgang des Verstärkers und einem der Eingänge, wobei sich diese
Gegenreaktion auf die Vorladung der Bitleitung auswirkt.
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Im allgemeinen Fall werden eine der Bitleitung ähnliche Bezugsleitung, ein erster Transistor
zur Vorladung der Bitleitung sowie ein zweiter Transistor zur Vorladung der Bezugsleitung
vorhanden sein, und der Ausgang des Begleitverstärkers wird während der Ausgleichsphase
mit dem ersten Vorladetransistor verbunden sein.
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Im Prinzip sind die Bitleitung und die Bezugsleitung mit Stromvergleichsmitteln verbunden,
die erlauben, während der Lesephase den Entladestrom der Bitleitung und den Entladestrom
der Bezugsleitung zu vergleichen. Diese Vergleichsmittel können einen einen
Bezugstransistor und einen Spiegeltransistor aufweisenden Stromspiegel mit einem von der
Einheit abweichenden Spiegelverhältnis verwenden.
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In diesem Fall ist es wünschenswert, einen ersten Zwischentransistor, dessen Gatebereich an
ein festes Potential gekoppelt und in Reihe zwischen den Spiegeltransistor und den ersten
Vorladetransistor geschaltet ist, sowie einen in Reihe zwischen den Bezugstransistor und
den zweiten Vorladetransistor angeordneten zweiten Zwischentransistor vorzusehen, dessen
Gatebereich an dasselbe Potential wie der erste gekoppelt ist. Diese Zwischentransistoren
sind, mit ihren Gatebereichen auf konstantem Potential liegend, in Kaskadenschaltung
angeordnet und dienen dazu, den dynamischen Widerstand der Äste des Stromspiegels zu
erhöhen, um die Erfassung einer Stromschwankung in den Ästen des Stromspiegels zu
beschleunigen.
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Die Eigenschaften und Vorteile der Erfindung werden durch das Lesen der nachstehenden
detaillierten Beschreibung unter Bezugnahme auf die beigefügten Figuren deutlich, in denen:
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- Figur 1, bereits beschrieben, eine Leseschaltung in bekannter Technik darstellt;
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- Figur 2 eine Leseschaltung gemäß einer Ausführungsform der Erfindung darstellt; und
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- Figur 3 eine Leseschaltung gemäß einer weiteren Ausführungsform der Erfindung
darstellt.
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Figur 2 unterscheidet sich von der Figur 1 darin, daß man den Ausgleichstransistor T5
entfernt und einen Begleitverstärker AS neu hinzugefügt hat, dessen Eingang mit dem
Ausgang S des Differenzverstärkers AD und dessen Ausgang mit dem Drainbereich eines
der Vorladetransistoren verbunden ist, bevorzugt mit dem Transistor T1, der mit der der zu
lesenden Zelle entsprechenden Bitleitung verbunden ist.
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Dieser Begleitverstärker AS wird nur während einer der Lesephase LCT vorangehenden
Ausgleichsphase EQ aktiviert. Während der anderen Phasen, d.h. insbesondere während der
Lesephase, verhält sich sein Ausgang wie eine hohe Impedanz, um keinen Strom in den
ersten Ast des Stromspiegels vorwegzunehmen oder zu injizieren. Eine Steuerung zur
Aktivierung des Begleitverstärkers empfängt ein die Ausgleichsphase EQ definierendes
Zeitgebersignal.
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Dieser Begleitverstärker bildet das Hauptelement einer Gegenreaktionsschleife, die die
Vorladung der Bitleitung ändert, um das Potential eines Eingangs des Differenzverstärkers
AD in einer Richtung zu erhöhen oder zu verringern, die darauf abzielt, die
Ausgangsspannung der Differenzverstärkers zu annulieren.
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Diese Gegenreaktionsschleife dient demzufolge dazu, die Rolle zu spielen, die man den
Transistor T5 in der Figur 1 zu spielen lassen versucht, jedoch auf eine sehr unterschiedliche
Art und Weise, da man einerseits direkt von dem Ausgang des Differenzverstärkers
ausgehend und nicht von seinen Eingängen aus einwirkt, und andererseits durch Injizieren
oder Unterdrücken eines zusätzlichen Ladestroms der Bitleitung und nicht durch
Kurzschließen der Bitleitung und der Bezugsleitung einwirkt.
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Man kann in Betracht ziehen, daß die Aktivierung des Begleitverstärkers AS wie eine
ergänzende Vorladung wirkt, so daß es ebenfalls nicht zwingend erforderlich ist, zwei
unterschiedliche Phasen (Vorladung und Ausgleich) vor der Lesephase vorzusehen; eine
einzige Ausgleichsphase kann vorgesehen sein, da sie auf dieselbe Art und Weise wirkt wie
eine Vorladephase und insgesamt die Ausgleichsfunktion sicherstellt.
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Aus diesem Grund hat man die Steuergitter von T1 und T2 als durch eine einfache, feste
Polarisationsspannung V1 gesteuert dargestellt und nicht durch eine während einer
Vorladephase aktivierte Schaltung. V1 beträgt z.B. gleich 2 Volt, um das Potential der
Leitungen LR und BL auf etwa 1 Volt zu begrenzen.
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Die Transistoren T1 und T2 wirken, wie in Figur 1, als Spannungsbegrenzer, um die
Vorladespannung der Bitleitung und der Bezugsleitung auf den Bereich um 1 Volt zu
begrenzen.
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Die Schaltung arbeitet auf die folgende Art und Weise: Während der Vorladephase werden
die Bitleitung und die Bezugsleitung auf ein Potential von näherungsweise 1 Volt gebracht.
Der während der Vorladung angelegte Wert der Spannung V1 erlaubt, diesen Potentialwert
zu steuern. Dann wird, während der Ausgleichsphase, der Begleitverstärker AS aktiviert,
der die Ladung der Bitleitung in Abhängigkeit von dem Ausgang des Differenzverstärkers
ändert. Die Ladungsänderung der Bitleitung dient dazu, den Ausgang des Verstärkers AD
auf Null zurückzuführen. Man erzielt demzufolge einen Ausgleich des Differenzverstärkers
genau vor der Lesephase. Der Ausgang des Verstärkers führt dann praktisch eine Spannung
mit dem Wert Null, was dem von diesem Ausgang bei dem vorangehenden Lesen
eingenommenen Zustand entspricht.
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Während der Lesephase wird der Begleitverstärker deaktiviert (Ausgang mit hoher
Impedanz). Das Anlegen einer Lesespannung auf der Wortleitung hat zwei mögliche
Wirkungen:
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- wenn die Zelle ursprünglich ist, so zielt sie darauf ab, die Bitleitung mit einem Strom i zu
entladen. Der Stromspiegel beaufschlagt jedoch die Bitleitung mit einem Strom k i (mit k
kleiner als 1), da gleichzeitig ein Strom i in der Bezugsleitung fließt. Der Drainbereich des
Transistors 1 strebt danach, auf ein Potential mit dem Wert Null abzufallen, während der
Drainbereich des Transistors T2 etwa um den Wert einer Schwellenspannung unter der
Speisespannung Vcc bleibt. Der Differenzverstärker kippt in einen ersten Zustand.
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- Wenn die gelesene Zelle programmiert ist, so läßt sie keinen Entladestrom von der
Bitleitung passieren, während der Spiegeltransistor T3 darauf abzielt, einen Entladestrom k i
einzuprägen; der Transistor T3 sättigt sich und strebt danach, das Drainpotentiai von T1 auf
Vcc zu erhöhen. Der Differenzverstärker AD kippt in die andere Richtung.
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In einer verbesserten Ausführung, sichtbar in Figur 3, hat man einen zusätzlichen Transistor
T6 zwischen den Drainbereich des Vorladetransistors T1 und den Drainbereich des
Spiegeltransistors T3 zwischengeschaltet; sowie gleichermaßen einen Transistor T7
zwischen den Drainbereich des Vorladetransistors T2 und den Drainbereich des
Bezugstransistors T4.
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Diese Transistoren sind in Kaskadenschaltung angeordnet, d.h. sie haben ihre Gatebereiche
auf einem Potential, das sie leitend macht. Bevorzugt sind dies Transistoren mit P-Kanal,
deren Gatebereiche auf dem niedrigen Speisepotential der Schaltung (Masseklemme B)
liegt. Der Ausgang des Begleitverstärkers AD ist mit dem Verbindungspunkt des
Vorladetransistors T1 und des zusätzlichen Transistors T6 verbunden.
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Der Vorteil dieser Transistoren ist der, daß sie dynamisch eine große Widerstandsimpedanz
zwischen der Bitleitung und den Eingängen des Differenzverstärkers einführen. Diese
Impedanz stellt eine Entkopplung zwischen dem Drainbereich des Transistors T1 (der
aufgrund des Vorhandenseins des Begleitverstärkers eine große Parasitärkapazität aufweist)
und dem Eingang des Differenzverstärkers (der eine schwache Parasitärkapazität aufweist)
her.
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Daraus ergibt sich, daß das Spannungsungleichgewicht, das auf der Bitleitung bei der
Lesephase auftritt, sich stark verstärkt auf die Anschlußklemmen des Differenzverstärkers
zurück überträgt. Der Lesevorgang wird infolgedessen beschleunigt.