DE3313335A1 - Daten-mehrfachleitungs-vorladeschaltung - Google Patents

Daten-mehrfachleitungs-vorladeschaltung

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DE3313335A1 DE19833313335 DE3313335A DE3313335A1 DE 3313335 A1 DE3313335 A1 DE 3313335A1 DE 19833313335 DE19833313335 DE 19833313335 DE 3313335 A DE3313335 A DE 3313335A DE 3313335 A1 DE3313335 A1 DE 3313335A1
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Description

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OKI ELECTRIC INDUSTRY CO., LTD., Tokyo, Japan
Daten-Mehrfachleitungs-Vorladeschaltung
' Die Erfindung bezieht sich auf eine Vorladeschaltung nach dem Oberbegriff des Patentanspruchs 1..
•Monolithische integrierte Schaltungsbauteile, z.B. Pestwertspeicher (ROMs), Direktzugriffspeicher (RAMs) und Zentraleinheiten (CPUs) enthalten Daten-Mehrfachleitungen zum wahlweisen Abgeben und Aufnehmen von Datensignalen. Im allgemeinen wird jede Bit-Leitung der gemeinsamen Daten-Mehrfachleitung in derartigen Bauteilen zu Anfang auf eine logische "1" (Betriebsspannung VDD) eingestellt, bevor Datensignale aus ei*- ner internen Speicherschaltung in eine andere interne Speicherschaltung übertragen werden. Aufgrund der Schaltkapazität jeder Bit-Leitung der Daten-Mehrfachleitung dauert die Ausbildung von Datensignalen auf der Daten-Mehrfachleitung, nachdem jede Bit-Leitung der Daten-Mehrfachleitung auf eine logische "1".oder Betriebsspannung VDD voreingestellt worden ist, eine verhältnismäßig lange Zeit, beispielsweise etwa"150 bis 300 Nanosekunden. Um diese Schwierigkeit zu vermeiden, wird üblicherweise eine Daten-Mehrfachleitungs-Vorladeschaltung für die Daten-Mehrfachleitung verwendet, um den Anfangszustand der Daten-Mehrfachleitung mit hoher Geschwindigkeit einzustellen.
Die Daten-Mehrfachleitungs-Vorladeschaltung enthält eine Ladeschaltung zum Verringern der für die Ausbildung des Anfangszustands der Daten-Mehrfachleitung erforderlichen Zeit, indem zwangsweise eine logische "1" auf jeder Bit-Leitung der Daten-Mehrfachleitung ausgebildet wird, bevor das Datensignal auf die Daten-Mehrfachleitung gegeben wird.
Im allgemeinen umfaßt ein Zustandszyklus zur Übertragung von Daten aus einer Speicherschaltung), ZoBo einem Register, in einen anderen Speicher, z„Bo ein Registers, die folgenden drei Schrittes
Im ersten Schritt wird in die Vorladeschaltung ein Vorladesteuersignal eingegeben und die Daten-Mehrfachleitung durch deren Ausgangssignal auf eine Betriebsspannung (eine logische "1") aufgeladen»
Im zweiten Schritt werden ein Lesesignal in ein 10- . wähltes internes Register eingegeben und Datensignale . aus dem Register zur Daten-Mehrfachleitung ausgegeben,.
.Im dritten Schritt werden ein Schreibsignal in ein deres ausgewähltes internes Register eingegeben und auf der Mehrfachleitung anstehende Datensignale darin 15- gespeichert.
Eine bekannue Vorladeschaltung benötigt jedoch drei •;Signalgeber zur Erzeugung jeweils eines Vorladesteuersignals, eines Lesesignals und eines Schreib signals,, Ferner hat die bekannte Vorladeschaltung den Nachteils, 20, daß ein Zustandszyklus ein Taktsignal aus drei bis fünf Zyklen benötigt, was eine lange Betriebszeit zur Verarbeitung der Daten in dein einen Zustand bedeutete
Ein weiterer Nachteil der bekannten Schaltung "besteht darin, daß sie die Mehrfachleitung in einem, festen Zyklus in einen Setzzustand bzw. den Zustand logisch "1" einstellt, so daß die Zeit zum Einstellen der Daten auf der Daten-Mehrfachleitung verhältnismäßig lang ist. So ist es bei einer bekannten Schaltungj, die in • einer monolithischen Zentraleinheit GPU verwendet schwierig, die Dauer eines Zustandezyklus unter 100 NanoSekunden zu verringern.
Der Erfindung liegt die Aufgabe zugrunde, eine Vorladeschaltung der gattungsgeraäßen Art anzugeben,mittels der es möglich ist, ein Bauteil, das" Daten-Mehrfachleitungen aufweist, insbesondere ein Bauteil in Form einer monolithischen integrierten Schaltung, mit hoher Geschwindigkeit zu betreiben.
Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet.
Die erfindungsgemäße Vorladeschaltung benötigt nur einen Zyklus eines Taktsignals in dem einen Zustand, so daß ihre Vorladezeit und ihr Betriebsenergieverbrauch geringer ist. Da ferner nur ein Taktsignal als Vorladetaktsignal, Datenfreigabesignal und Schreibtaktsignal verwendet werden kann, kann die Zeitgeberschaltung der Vorladeschaltung vereinfacht werden. Da die Schreib- und Leseoperation unmittelbar' nach ' dem Laden der Daten-Mehrfachleitung beginnt, kann diese Vorladeschaltung mit hoher Geschwindigkeit arbeiten.
Die Erfindung und ihre Weiterbildungen.werden .nachstehend anhand der Zeichnung eines bevorzugten Ausführungsbeispiels näher beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild des Ausführungsbeispiels der erfindungsgemäßen Daten-Mehrfachieitungs-Vorladeschaltung und
Fig. 2 ein Taktdiagramm, das den Signalverlauf an verschiedenen Stellen oder Verbindungspunkten in der Schaltung nach Fig. 1 veranschaulicht.
Die Daten-Mehrfachleitungs-Vorladeschaltung 1 nach den Fig. 1 und 2 enthält eine Ladeschaltung 2, eine Vorladungsfühlschaltung 3 und eine Steuersignalerzeugungs-
— 5 —
schaltung 4. Die Ladeschaltung 2 enthält mehrere Feldeffekttransistoren 5 vom P-Typ, deren Drain-Elektroden alle mit einer gemeinsamen, eine Betriebsspannung VDD erzeugenden Betriebsspannungsquelle„ deren Source-Elektroden mit einer Daten-Mehrfachleitung 6 und deren Gate-Elektroden gemeinsam mit einer Leitung 7 verbunden sind. Die Vorladungsfühlschaltung 3 enthält eine UND-Schaltung 8 und eine Schmitt-Pufferschaltung 9. Die Eingänge der UND~Schaltung 8 sind mit der Daten-Mehrfachleitung 6 verbunden, während ihr Ausgang mit dem Eingang der Schmitt-Pufferschaltung 9 verbunden ist. Die Steuersignalerzeugungsschaltung 4 ent-. hält vorzugsweise ein Daten-Flipflop. Der Datenanschluß D des Flipflop ist mit der Betriebsspannungsquelle Vjjjj»
.15 sein Q-Anschluß mit den Gate-Elektroden der MQS-FeIdeffekttra'nsistoren 5 und sein Rücksetzanschluß R mit dem Ausgang der· Pufferschaltung 9 verbunden.
Ein Taktgenerator 10 erzeugt ein Vorladungstakt- und Schreibsignal B in Abhängigkeit von einem Taktsignal
£0 A, wobei der Ausgangsanschluß des Taktgenerators 10 mit einer Leitung 11 und einem Setz-(Takt-)-Anschluß ' des Flipflop verbunden ist. Die Eingänge eines Registers 12, das als Speichereinrichtung dient, sind jeweils mit einer der Bit-Leitungen der Daten~Mehrfachleitung 6 und sein Ausgang mit einer Gatter-Schaltung 13 verbunden. Die Gatter-Schaltung 13 wird durch mehrere 3-Zustands-Schaltungen 14 gebildet, deren Ausgänge mit der Daten-Mehrfachleitung 6 verbunden sind* Der Ausgang einer zwei Eingänge aufweisenden UWD«Schal~ tung 15. ist mit dem Schreibanschluß W des Registers 12 verbunden. Die beiden Eingänge der UND-Schaltung 15 sind mit dem Ausgang des Taktgenerators 10 einerseits und ei« ner Schreibsteuersignalleitung 16 andererseits verbunden. Der Ausgang einer zwei Eingänge aufweisenden UMD-Schal= tung 17 ist mit der Gatter-Schaltung 13 verbunden, um
dieser ein Gatter-Auftast- bzw. Freigabesignai zuzuführen. Die Eingänge der UND-Schaltung 17.sind mit einer Lesesteuersignalleitung 18 einerseits und dem . · Gate der MOS-Feldeffekttransistören 5 andererseits verbunden. Die Eingänge· eines Registers 19, das als Speichereinrichtung dient, sind jeweils mit einer der Bit-Leitungen der Daten-Mehrfachleitung .6 und die Ausgänge des Registers 19 mit einer Ausgabe-Gatter-Schaltung 20 verbunden. Die Gatter-Schaltung 20 enthält mehrere 3-Zustands-Schaltungen 21, deren Ausgänge jeweils mit einer der Bit-Leitungen der Daten-Mehrfachleitung 6 verbunden sind. Ferner ist der Ausgang einer zwei Ein-• gange aufweisenden UND-Schaltung 22 mit dem Schreiban-. Schluß W des Registers 19 verbunden. Der eine Eingang der UND-Schaltung 22 ist mit dem'Ausgang des Taktgenerators 10 und der andere mit einer Schreibs.teuersignälleitung 23 verbunden. Der Ausgang einer zwei Eingänge aufweisenden UND-Schaltung 24 ist mit .der Gatter-Schaltung 20, der eine Eingang der UND-Schaltung 24 mit einer DatenfreigabeSignalleitung 25 und der andere Eingang mit den Gates der MOS-Feldeffekttransistören 5 verbunden. '
Während des Betriebs sei angenommen, daß alle Bit-Leitungen 0 bis 7 der gemeinsamen Daten-Mehrfachleitung 6.
im Zustand S das Binärzeichen 01011010 darsteilen, die Schreibsteuersignalleitung 16 und die Lesesteuersignalleitung 25 im logischen Zustand "0" und die Lesesteuersignalleitung 18 sowie die Schreibsteuersignalleitung 23 im logischen Zustand "1" sind. Wenn.im ersten .Zustand S das Ausgangssignal B' des Taktgenerators 10 von logisch "1" auf logisch "0" wechselt; wird das Flipflop 4 gesetzt, so daß das Vorladesteuersignal C am Ausgang Q von logisch "1" auf logisch "0" wechselt (siehe (B) und (C) bei II in Fig. 2). Die MOS-FeId-.
effekttransistören 5 der Ladeschaltung 2 sind daher
' leitend, so daß alle Bit-Leitungen der Daten-Mehrfachleitung 6 im Takt bzw. in der Zeit T1 auf die Betriebsspannung Vj>q oder auf logisch "1" aufgeladen werden (siehe (M), (N), (0), (Q), (R), (S)5 (T) in Fig., 2).
Wenn dann alle Bit-Leitungen der Daten-Mehrfachleitung 6 als nächstes auf logisch "1st eingestellt sind, . überträgt die Vorladungsfühlschaltung 3 ein Rücksetzsignal D oder ein "1"-Signal während der Zeitspanne Tp an den Rücksetzanschluß R (siehe (D) bei (III) in Fig. 2). Durch dieses Rücksetzsignal D wird das Flipflop 4 von logisch "0" auf logisch "1" zurückgesetzt, wie es bei (IV) in Fig. 2 dargestellt ist. Die MOS-Feldeffekttransistören 5 der Ladeschaltung 2 werden daher ausgeschaltet bzw. gesperrt, so daß die Verbindung zwischen der Ladeschaltung 2 und der Daten-Mehrfachleitung 6 unterbrochen ist.
Wenn dann als nächstes ein Lesesteuersignal E und ein Schreibsteuersignal K zu logisch "0" und sowohl das Schreibsteuersignal G als auch das Schreibsteuersig-r nal I zu logisch "1" werden, gibt die UND-Schaltung . 24 ein Datenfreigabesignal von logisch "1" ab, so daß die Gatter-Schaltung 20 öffnet und das im Register 19 gespeicherte Speicherzeichen 01011010 zur Datenmehr«= fachleitung 6 überträgt (siehe (V), (J), (M), (N), (O)9 (P), (Q), (R), (S) und (T) in Fig.2). Das Rücksetzsignal D der Vorladungsfühlschaltung 3 wechselt daher von "1" auf. "0", wie es in Fig» 2(D) dargestellt ist» Wenn dann als nächstes das Schreibtaktsignal B von "0" auf "1" viechselt, wie es in Fig. 2(B) dargestellt ist, wird der Inhalt der Daten-Mehrfachleitung 6 in Abhängigkeit vom Schreibsignal, wie es in Fig» 2(H) dargestellt ist? im Register 12 abgespeichert, womit ein Zyklus des Schaltungsbetriebs beendet ist.
Wenn dann als nächstes das Ausgangssignal B des Taktgenerators 10 von "1" auf "O" wechselt, gibt das Flipflop 4 das Vorladesteuersignal C von logisch "0" ab · (vgl. (VII) in Fig. 2). Die MOS-Feldeffekttransistoren' 5 der Ladeschaltung 2 v/erden daher leitend, so daß die Daten-Mehrfachleitung 6 auf die Betriebsspannung V bzw. logisch "1" aufgeladen bzw. eingestellt wird.
Auf. die gleiche V/eise, wie oben beschrieben, kann das Datensignal aus der Daten-Mehrfachleitung 6 ausgelesen .10 bzw. in diese übertragen werden.
Die erfindungsgemäße Daten-Mehrfachleitungs-Vorladeschaltuhg macht es daher möglich, eine integrierte MOS-Schaltung, z.B. eine Zentraleinheit CPU, mit einer Geschwindigkeit von weniger als. 50 NanoSekunden während eines Zyklus zu betreiben. Die Erfindung ist auch bei · allen anderen Schaltungen, die Daten-Mehrfächleitungen' aufweisen, insbesondere bei Zentraleinheiten,. RAMs und ROMs in Form integrierter monolithischer Schaltungen anwendbar.

Claims (1)

10415
OKI ELECTRIC INDUSTRY CO., LTD., Tokyo, Japan Patentansprüche
/ 1 .J Daten-Mehrfachleitungs-Vorladeschaltung mit einer Ladeschaltung zum Laden einer gemeinsamen Daten-Mehrfachleitung in Abhängigkeit von einem Vorladungssteuersignal, wobei die Daten-Mehrfachleitung mehrere Bit-Leitungen auf v/eist,
ge.kennzeichnet durch' eine Vorladungsfühlschaltung (jj) zum Erzeugen eines Rücksetzsignals (D), das der Ladeschaltung (2) zugeführt wird, wenn alle Bit-Leitungen (1 bis 7) der Daten-Mehrfachleitung (6) geladen sind, und eine Steuersignalerzeugungsschaltung (4) zum Abbrechen des Vorladevorgangs der Daten-Mehrfachleitung (6), wenn in die Steuersignalerzeugungsschaltung (4) ein Vorladetaktsignal (B) eingegeben wird, und zum Erzeugen des der Ladeschaltung (2) zugeführten VorladeSteuersignals, wenn das Rücksetzsignal (D) in die· Steuerschaltung (4) .eingegeben wird.
• 2. Vorladeschaltung nach Anspruch 1, d a du rch gekennzeichnet, ' daß die Ladeschaltung (2) mehrere MOS-Feldeffekttran-. sistoren (5) aufweist, daß die Vorladungsfühlschaltung
(3) eine UND-Schaltung und eine Schmitt-Pufferschaltung aufweist und daß die Steuersignalerzeugungsschaltung
(4) ein Daten-Flipflop aufweist.
DE19833313335 1982-04-23 1983-04-13 Daten-mehrfachleitungs-vorladeschaltung Granted DE3313335A1 (de)

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