DE3815549A1 - Dynamischer direktzugriffsspeicher - Google Patents

Description

Die Erfindung betrifft einen dynamischen Direktzugriffsspeicher (nachfolgend als dynamisches RAM bezeichnet) und insbesondere ein dynamisches RAM, das zum Ausführen statischer Operationen in Spalten fähig ist, um eine schnelle Zugriffsfunktion auszu­ führen.

Die meisten heutigen dynamischen RAMs haben eine Schnellzu­ griffsfunktion, wie zum Beispiel einen schnellen Seitenmode oder einen statischen Spaltenmode, bei welchem eine Taktzeit verringert werden kann, um daraufhin eine in einem Speicher für Bildverarbeitung und dergleichen erforderliche Hochge­ schwindigkeitsverarbeitung auszuführen. Um solch einen Hochge­ schwindigkeitsmode zu verwirklichen, hat ein dynamisches RAM Spalten, die eine statische Schaltung wie in einem statischen RAM aufweisen, welches nicht vorgeladen zu werden braucht. In einem solchen dynamischen RAM wird eine Eingangs-/Ausgangs- Leitung (nachfolgend als I/O-Leitung bezeichnet) zur Eingabe und zur Ausgabe von Daten ständig durch eine Eingangs-/Ausgangs- Last (I/O-Last) auf ein vorbestimmte Gleichspannungspotential gezogen. Wenn aber die I/O-Leitung ständig auf das Gleichspan­ nungspotential gezogen wird, kann das Potential auf der I/O- Leitung wegen des Vorhandenseins der I/O-Last nicht sofort gesenkt werden, wenn "0"-Daten zu schreiben sind, und so dauert das Schreiben von Daten eine gewisse Zeit. Deshalb wird ein Aufbau zum Verhindern des oben beschriebenen Nachteils ange­ nommen, bei welchem die I/O-Last während eines Schreibtakts inaktiv gemacht wird, so daß es von einer Gleichspannungsquelle getrennt ist (siehe Japanese Patent Laying-Open Gazette Nr. 60-1 79 993 oder IEEE J. Solid-State Circuits, Band SC-20, Seiten 894-902, Oktober 1985).

Fig. 1 ist ein Schaltbild, das einen Hauptteil eines dynami­ schen RAM zeigt, in dem der oben beschriebene Aufbau angenommen ist. In Fig. 1 weist ein dynamisches RAM einen Leseverstärker 1, eine Speicherzelle 2, eine Schreibpufferschaltung 3, einen Zeilendecodierer 4 a, einen Spaltendecodierer 4 b, eine I/O-Last 5, ein Paar Bit-Leitungen 6 und 7, ein Paar I/O-Leitungen 8 und 9, MOS-Transistoren 10 und 11 zum Schalten zwischen dem Paar Bit-Leitungen 6 und 7 und dem Paar I/O-Leitungen 8 und 9, MOS-Transistoren 12 und 13, die die I/O-Last 5 darstellen, und eine Wortleitung 15 auf.

Der Betrieb in einem Schreibtakt des dynamischen RAM von Fig. 1 wird beschrieben mit dem schnellen Seitenmode als Beispiel.

Wie im Impulsdiagramm von Fig. 2 gezeigt ist, wird der Schreib­ betrieb freigegeben, wenn ein Zeilenadressiertaktsignal , ein Spaltenadressiertaktsignal und ein von der zentralen Verarbeitungseinheit (CPU) angelegtes Schreibfreigabesignal R/W alle auf Niedrigpegel sind.

Wenn das Zeilenadressiertaktsignal in den Hochpegelzustand übergeht, wird zunächst vom Zeilendecodierer 4 a eine Zeilen­ adresse ausgewählt, und eine entsprechende Wortleitung 15 er­ reicht einen Hochpegelzustand. Wenn Daten mit einem gewissen Ausmaß von der mit der Wortleitung 15 verbundenen Speicherzelle 2 als eine Potentialdifferenz zwischen den Bit-Leitungen 6 und 7 erscheinen, wird der Leseverstärker 1 aktiviert, wodurch eins der Potentiale der Bit-Leitungen 6 und 7 auf ein Source-Poten­ tial Vcc verstärkt wird und das andere auf Massepotential GND gesetzt wird. Wenn anschließend das Spaltenadressiertaktsignal in den Hochpegelzustand wechselt, wird der Spaltendecodierer 4 b aktiviert, und ein ausgewählter Ausgang Yi des Spaltendeco­ dierers 4 b erreicht den Hochpegel. Als Ergebnis werden die Gates der MOS-Transistoren 10 und 11 geöffnet, wodurch das Paar Bit-Leitungen 6 und 7 mit dem Paar I/O-Leitungen 8 und 9 ver­ bunden wird. Damit wird selbst im Schreibtakt dieselbe Opera­ tion wie in einem Lesetakt in einem frühen Stadium des Schreib­ takts ausgeführt. In diesem Zustand werden die Daten unbedingt in die Speicherzelle 2 eingeschrieben. Anschließend wird der folgende Vorgang ausgeführt.

Wenn das Schreibfreigabesignal R/W auf Niedrigpegel geht, wird ein Lese-/Schreib-Anzeigesignal auf den Niedrigpegel im dyna­ mischen RAM gebracht. Das Signal ist im allgemeinen an die Gates der MOS-Transistoren 12 und 13 der I/O-Last 5 und an die Schreibpufferschaltung 3 angelegt.

Demzufolge wird die I/O-Last 5 inaktiv gemacht, wenn der Ausgang des Signals auf Niedrigpegel geht, wodurch das Paar I/O- Leitungen 8 und 9 von der Gleichspannungsquelle getrennt wird. Gleichzeitig wird die Schreibpufferschaltung 3 aktiviert. Wenn Schreibdaten D _in auf den Schreibpuffer 3 gegeben werden, setzt die Schreibpufferschaltung 3 eine der I/O-Leitungen 8 und 9 auf einen Hochpegel von etwa dem Sourcepotential Vcc und setzt die andere auf einen Niedrigpegel gleich dem Massepotential GND, je nach "0" oder "1" der Daten D _in . Diese Potentialniveaus werden durch das Paar I/O-Leitungen 8 und 9 auf das Paar Bit- Leitungen 6 und 7 übertragen. Bei dieser Gelegenheit wird das Potentialniveaus der Bit-Leitung 6 geringfügig niedriger als das der anderen Bit-Leitung 7, wenn die Schreibdaten sich von den bereits in der Speicherzelle 2 gespeicherten Daten unter­ scheiden, das heißt, wenn zum Beispiel zuvor in der Speicher­ zelle 2 gespeicherte "1"-Daten erneuert und "0"-Daten dort ge­ schrieben werden. Als Ergebnis wird der Ausgangspegel des Lese­ verstärkers 1 invertiert, wodurch die Bit-Leitung 6 auf das Massepotential GND und die andere Bit-Leitung 7 auf das Source­ potential Vcc gesetzt werden. Damit ist das Schreiben von Daten in die Speicherzelle 2 abgeschlossen.

Im dynamischen RAM mit oben beschriebenem Aufbau ist während des Datenschreibtakts eine der I/O-Leitungen 8 und 9 auf das Potential nahe dem Sourcepotential und die andere auf das Masse­ potential gelegt, während im Datenlesetakt der Ausgangspegel des Leseverstärkers 1 nicht invertiert zu werden braucht und die I/O-Leitungen 8 und 9 auf etwa das gleiche Potential gesetzt sind. Wenn zum Beispiel ein Datenschreibtakt beendet ist, ist es demgemäß erforderlich, die I/O-Leitung des niedrigen Poten­ tials auf ein vorbestimmtes Potential (wie durch V _ct in Fig. 2 angezeigt) zu laden, so daß das dynamische RAM für den nachfol­ genden Lese- oder Schreibtakt vorbereitet ist. Da jedoch die I/O-Leitungen 8 und 9 mit einer Zahl von Bit-Leitungspaaren 6 und 7 verbunden sind, hat das Paar I/O-Leitungen 8 und 9 eine große kapazitive Last, und die I/O-Leitung 8 oder 9 kann dem­ entsprechend durch die Kapazität der I/O-Last 5 nicht sofort auf das vorbestimmte Potential aufgeladen werden. Somit ist eine kurze Zeit erforderlich, damit die I/O-Leitung 8 oder 9 die vorbestimmte Spannung V _ct erreicht.

Im schnellen Seitenmode ist ein Wechsel von Spaltenadressen in einem Zustand möglich, in dem das Spaltenadressiertaktsignal auf Hochpegel ist, wodurch eine andere Spaltenadresse ge­ wählt werden kann. Wenn das Spaltenadressiertaktsignal auf Hochpegel ist, erreicht das Lese-/Schreib-Anzeigesignal ent­ sprechend ebenfalls den Hochpegel. Als Ergebnis sind die Gates der MOS-Transistoren 12 und 13 der I/O-Last 5 geöffnet, und die I/O-Leitung 8 oder 9 vom Niedrigpegel wird geladen. Das Laden dauert eine Zeit t _d wegen der oben beschriebenen Kapa­ zität der I/O-Last 5.

Eine andere Spaltenadresse wird gewählt, wenn die I/O-Leitung 8 oder 9 auf einem Potential niedriger als V _ct liegt und wen das Potential auf der der neu gewählten Spaltenadresse entspre­ chenden Bit-Leitung 6 oder 7 deutlich verschieden ist vom Po­ tential auf der I/O-Leitung 8 oder 9 (zum Beispiel, wenn die I/O-Leitung 8 mit einem Potential niedriger als V _ct mit der Bit-Leitung 6 verbunden ist, welche ihrerseits mit der Speicher­ zelle 2, in welcher "1" gespeichet ist, verbunden ist), wobei das Paar I/O-Leitungen 8 und 9 selbst wegen der hohen kapazi­ tiven Last der I/O-Leitungen 8 und 9 als eine Art Source wirkt. Als Ergebnis ist der Ausgangspegel des Leseverstärkers 1 der Bit-Leitungen 6 und 7 invertiert, obwohl die Schreibdaten D _in überhaupt nicht auf den Schreibpuffer 3 gegeben werden. Die Umkehrung des Ausgangspegels des Leseverstärkers 1 verursacht ein fehlerhaftes Einschreiben von Daten in die Speicherzelle 2. In dem oben beschriebenen Beispiel wird "0" fehlerhaft in die Speicherzelle 2 eingeschrieben.

Um solche Fehler zu vermeiden, kann die Spaltenadresse während der Zeit t _d , nachdem das Spaltenadressiertaktsignal den Hochpegel erreicht hat, nicht verändert werden, bis das Poten­ tial der I/O-Leitung 8 oder 9 auf das vorbestimmte Potential V _ct angestiegen ist, und es ist erforderlich zu warten, bis diese Zeit t _d vorüber ist. Demzufolge wird eine zeitliche Ver­ zögerung bei der Freigabe des Spaltenadressenwechsels verur­ sacht. Mit anderen Worten wird eine Verzögerung bei der Zu­ griffszeit für die Spaltenadressen verursacht.

Beim statischen Spaltenmode wird ein Wechsel der Spaltenadresse erlaubt, wenn das Schreibfreigabesignal R/W den Hochpegel er­ reicht, aber es wird aus dem gleichen Grunde wie oben beschrie­ ben eine Verzögerung der Zugriffszeit zu den Spaltenadressen verursacht.

Aufgabe der Erfindung ist es, ein dynamisches RAM zur Verfügung zu stellen, bei dem ein Spaltenadressenwechsel unmittelbar nach Ende eines Schreibtaktes möglich ist, und bei dem folglich eine Spaltenadresse in kürzerer Zeit als bei einem vorhandenen dyna­ mischen RAM schnell zugänglich ist.

Erfindungsgemäß weist ein dynamisches RAM eine Mehrzahl von Wortleitungen, eine Mehrzahl von die Wortleitungen kreuzenden Bit-Leitungen, eine Mehrzahl von an den Kreuzungspunkten der Wortleitungen und der Bit-Leitungen vorgesehenen Speicherzellen eine Adressierschaltung zum Wählen einer Wortleitung und einer Bit-Leitung, die sich bei einer gewählten Speicherzelle kreu­ zen, mit den Bit-Leitungen verbundene I/O-Leitungen zum Lesen aus den und Schreiben in die Speicherzellen, eine zwischen den I/O-Leitungen und einer Spannungsquelle verbundenen I/O-Last, einen Schreibpuffer zum Versorgen der I/O-Leitungen mit der Schreibspannung zum Schreiben von Daten in die Speicherzellen, und einen auf die Vorderflanke eines Impulses in einem Lese-/ Schreib-Anzeigesignal reagierenden monostabilen Multivibrator zum Zur-Verfügung-Stellen eines wirksamen Lese-Schreib-Signal­ impulses von kürzerer Dauer als der des Lese-/Schreib-Anzeige­ signalimpuls nicht nur bewirkt, daß die I/O-Last die I/O-Lei­ tungen von der Spannungsquelle abtrennt, sondern auch bewirkt, daß der Schreibpuffer die Schreibspannung über die I/O-Leitungen zu der von der Adressierschaltung ausgewählten Bit-Leitung bringt; und dann kann die Adressierschaltung während der Dauer des Lese-/Schreib-Anzeigesignalimpulses nicht die Wahl der Speicherzellen ändern.

Im erfindungsgemäßen dynamischen RAM wird das Laden der I/O- Leitungen erneut gestartet, bevor ein Ende eines Schreibtaktes und folglich eine Zeitspanne für eine Ladeperiode der I/O- Leitungen zugeteilt wird. Somit sind die I/O-Leitungen am Ende des Schreibtakts bereits hinreichend geladen, und es ist mög­ lich, die Spaltenadresse unmittelbar nach dem Ende des Schreib­ takts zu ändern, wodurch eine schnelle Zugriffsfunktion, wie etwa ein schneller Seitenmode oder dergleichen wirkungsvoll ausgeführt werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Schaltbild eines Hauptteils eines dynamischen RAMs;

Fig. 2 ein Impulsdiagramm zur Erklärung des Betriebs des dynamischen RAMs von Fig. 1;

Fig. 3 ein Schaltbild eines Hauptteils eines dynamischen RAMs in einer erfindungsgemäßen Ausführungsform;

Fig. 4 ein Impulsdiagramm zur Erklärung des Betriebs des dynamischen RAMs von Fig. 3.

Fig. 3 ist ein Schaltbild eines Hauptteils eines dynamischen RAMs in einer erfindungsgemäßen Ausführungsform. Das dynami­ sche RAM von Fig. 3 gleicht dem von Fig. 1, mit der Ausnahme, daß im dynamischen RAM von Fig. 3 ein monostabiler Multivibra­ tor 16 vorgesehen ist. In Fig. 3 werden die gleichen Bezugszei­ chen wie in Fig. 1 für die Kennzeichnung der entsprechenden Teile verwendet.

Ein typisches Merkmal in dieser Ausführungsform ist folgendes. Im dynamischen RAM ist ein monostabiler Multivibrator 16 vor­ gesehen, der ein Lese-/Schreib-Anzeigesignal zum Anzeigen von Lese- und Schreibdaten aus der und in die Speicherzelle 2 empfängt und der ein wirksames Lese-/Schreib-Signal mit kürzerer Impulsdauer als der des Signals als Antwort auf die abfallende Flanke des Signals als Trigger abgibt, so daß das Ausgangssignal des monostabilen Multivibrators 16 als Steuersignal zum Inaktiv-Werden-Lassen der I/O-Last 5 abge­ geben wird.

Der Betrieb in einem Schreibtakt des dynamischen RAM wird unter Verwendung des schnellen Seitenmodes als Beispiel und unter Bezug auf das Impulsdiagramm von Fig. 4 beschrieben.

Im dynamischen RAM von Fig. 3 erfolgt der Betrieb einschließ­ lich des Aktivierens des Leseverstärkers 1 zum Verstärken der Potentialdifferenz zwischen den Bit-Leitungen 6 und 7 und das Koppeln des Bit-Leitungspaars 6 und 7 mit dem I/O-Leitungspaar 8 und 9 in der gleichen Weise wie im Falle des in Fig. 1 ge­ zeigten dynamischen RAMs. Deshalb wird eine detailliertere Be­ schreibung ausgelassen.

Wenn das Schreibfreigabesignal R/W von der Zentraleinheit auf den Niedrigpegel gesetzt wird, geht das Lese-/Schreib-Anzeige­ signal im dynamischen RAM als Reaktion dazu in den Niedrig­ pegel über. Bei einer abfallenden Flanke des Signals als Trigger gibt der monostabile Multivibrator 16 das wirksame Lese-/Schreib-Signal mit einer geringeren Pulsdauer als der des Lese-/Schreib-Anzeigesignals ab. Da das wirksame Lese-/ Schreib-Signal gleichzeitig an die Gates der MOS-Transistoren 12 und 13 der I/O-Last 5 und an den Schreibpuffer 3 gelegt wird, wird die I/O-Last 5 nur während einer Periode inaktiv gemacht, während der das Signal auf dem Niedrigpegel gehal­ ten wird. Damit wird das Paar I/O-Leitungen 8 und 9 von der Gleichspannungquelle getrennt, und der Schreibpuffer 3 ist aktiviert. Zu diesem Zeitpunkt setzt der Schreibpuffer 3, wenn Schreibdaten D _in auf den Schreibpuffer 3 gegeben werden, eine der I/O-Leitungen 8 und 9 auf einen Hochpegel nahe des Source­ potentials Vcc und setzt die andere auf einen Niedrigpegel gleich dem Massepotential GND, je nach "0" oder "1" der Daten D _in . Als Ergebnis wird das Schreiben von Daten in die Speicher­ zelle 2 ausgeführt.

Da eine Pulsdauer P ₀ des wirksamen Lese-/Schreib-Signals kürzer ist als eine Pulsdauer P ₁ des Lese-/Schreib-Anzeige­ signals , wird das Signal sofort wieder auf Hochpegel ge­ setzt, wenn das Schreiben der Daten beendet ist. Folglich wird die I/O-Last 5 aktiviert, unddie I/O-Leitung 8 oder 9 beginnt sich zu laden (zum Zeitpunkt t ₁ in Fig. 4). Folglich kann die Spaltenadresse unmittelbar nach dem Ende des Schreibtakts ge­ ändert werden, wenn das Spaltenadressiertaktsignal den Hochpegel erreicht (zum Zeitpunkt t″1 in Fig. 4), da die I/O- Leitung 8 oder 9 bereits hinreichend auf ein vorbestimmtes Po­ tential V _ct geladen ist.

Obwohl der schnelle Seitenmode der Ausführungsform beschrieben worden ist, ist die Erfindung auch auf andere Moden zur Aus­ führung der schnellen Zugriffsfunktion, wie zum Beispiel ein statischer Spaltenmode oder ein "Nibble"-Mode anwendbar.

Weiterhin können die Spalten, obwohl sie in der Erfindung als aus N-Kanal-MOS-Transistoren gewählt beschrieben worden sind, aus P-Kanal-MOS-Transistoren gebildet werden.

Claims (2)

1. Dynamischer Direktzugriffsspeicher mit einer Mehrzahl von Wortleitungen (15), einer Mehrzahl von Bit-Leitungen (6, 7), die sich mit den Wortleitungen (15) kreuzen, einer Mehrzahl von Speicherzellen (2), die an den Kreuzungen der Wortleitungen (15) mit den Bit-Leitungen (6, 7) vorgesehen sind, Adressier­ einrichtungen (4 a, 4 b) zum Auswählen einer Wortleitung (15) und einer Bit-Leitung (6, 7), die sich an einer ausgewählten Speicherzelle (2) kreuzen, einer Eingabe-/Ausgabe-Einrichtung (8, 9), die zum Lesen und Schreiben von Daten aus der bzw. in die Speicherzelle (2) mit den Bit-Leitungen (6, 7) verbunden ist, einer Eingabe-/Ausgabe-Lasteinrichtung (5), die zwischen der Eingabe-/Ausgabe-Einrichtung (8, 9) und einer Spannungs­ quelle verbunden ist und einer Schreibeinrichtung (3) zum Lie­ fern einer Schreibspannung an die Eingabe-/Ausgabe-Einrichtung (8, 9) zum Schreiben von Daten in die Speicherzelle (2), gekennzeichnet durch eine monostabile Multivibratoreinrichtung (16), die auf die ansteigende Flanke eines Impulses in einem Lese-/Schreib-Anzeigesignal () reagiert, zum Liefern eines wirksamen Lese-/Schreibsignalpulses () mit einer kürzeren Impulsdauer als jener des Lese-/Schreib-Anzeigesignalimpulses (), wobei der wirksame Lese-/Schreib-Signalimpuls () nicht nur bewirkt, daß die Eingabe-/Ausgabe-Lasteinrichtung (5) die Eingabe-/Ausgabe-Einrichtung (8, 9) von der Spannungsquelle trennt, sondern auch bewirkt, daß die Schreibeinrichtung (3) die Schreibspannung über die Eingabe-/Ausgabe-Einrichtung (8, 9) an die von der Adressiereinrichtung (4 a, 4 b) gewählte Bit- Leitung (6, 7) liefert, und wobei es der Adressiereinrichtung (4 a, 4 b) unmöglich ist, die Wahl der Speicherzellen (2) während der Dauer des Lese-/Schreib-Anzeigesignalimpulses () zu ändern.

2. Dynamischer Direktzugriffsspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabe-/Ausgabe-Lasteinrich­ tung (5) Feldeffekttransistoren (12, 13) aufweist, deren je­ weiliges Gate durch den wirksamen Lese-/Schreib-Signalimpuls gesteuert wird.