KR101369249B1 - 비휘발성 메모리의 센스 앰프 회로 장치 - Google Patents

비휘발성 메모리의 센스 앰프 회로 장치 Download PDF

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Abstract

본 발명은 비휘발성 메모리의 센스 앰프 회로 장치에 관한 것이다.
이를 위해, 제 1 전원 전압과 센싱 인에이블 신호에 따라 스위칭하여 SABL(Sense Amplifier Based Logic) 노드로 신호를 출력하는 제 1 전류 증폭부와, 제 2 전원 전압과 센싱 인에이블 신호에 따라 스위칭하여 SABL 노드로 신호를 출력하는 제 2 전류 증폭부와, 제 2 전원 전압과 센싱 인에이블 신호 및 비트 라인 신호에 따라 스위칭하여 SABL 노드로 신호를 출력하는 전류 미러부와, SABL 노드의 신호를 반전시켜 데이터 신호를 출력하는 인버터부를 포함한다.

Description

비휘발성 메모리의 센스 앰프 회로 장치{SENSE AMPLIFIER CIRCUIT APPARATUS FOR NONVOLATILE MEMORY}
본 발명은 비휘발성 메모리의 센스 앰프 회로 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리에서 센싱 인에이블(sensing enable) 신호 및 비트 라인(bit line) 신호에 따라 메모리 셀의 데이터를 판독하는 센스 앰프 회로 장치에 관한 것이다.
주지하고 있는 바와 같이, 반도체 메모리 장치가 대용량화되고 고집적화되면서, 하나의 칩(chip)에 포함되는 메모리 셀(cell)의 수는 점점 증가하고 있다. 이러한 셀에 대한 읽기/쓰기 동작을 효과적으로 제어하기 위하여 일정 수의 셀을 묶어 셀매트릭스(cell matrix)를 형성하고, 다시 다수의 셀매트릭스를 묶어 뱅크(bank)를 형성한다. 셀매트릭스에 포함되는 다수의 셀 각각에 접근하기 위하여 비트 라인(bit line) 및 워드 라인(word line)이 사용된다.
비휘발성 메모리인 DRAM(Dynamic Random Access Memory)의 경우, 각각의 셀은 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)로 구성된다. 워드 라인은 트랜지스터의 게이트에 연결되고, 비트 라인은 트랜지스터의 드레인단에 연결된다. 하나의 셀에 저장된 데이터에 대하여 읽기/쓰기 동작을 수행하기 위하여 그 셀에 해당하는 워드 라인이 활성화되면, 트랜지스터는 채널(channel)을 형성하고 캐패시터에 저장된 전하가 채널을 통해 비트 라인에 전달된다. 비트 라인에 전달된 전하는 그 크기가 미미하기 때문에, 올바른 읽기/쓰기 동작을 수행하기 위해서 비트 라인 센스 앰프(bit line sense amplifier)를 통해 증폭 과정을 거친다.
도 1은 종래 기술에 따른 비휘발성 메모리의 센스 앰프 회로 장치의 회로도이다.
이에 나타낸 종래 기술에 따른 센스 앰프 회로 장치는, 전원 전압(VDD)이 소스와 벌크에 연결되며, 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드(SAENb)가 게이트에 연결되고, 비트 라인 신호가 인가되는 비트 라인 노드(BL)가 드레인에 연결된 제 1 PMOS 트랜지스터(PM11)를 포함한다.
전원 전압(VDD)이 소스와 벌크에 연결되고, 비트 라인 신호 노드(BL)가 게이트에 연결되며, SABL(Sense Amplifier Based Logic) 노드(SABL)가 드레인에 연결된 제 2 PMOS 트랜지스터(PM12)를 포함한다.
접지 전압(VSS)이 소스와 벌크에 연결되며, 센싱 인에이블 노드(SAENb)가 게이트에 연결되고, 비트 라인 노드(BL)가 드레인에 연결된 제 1 NMOS 트랜지스터(NM11)를 포함한다.
접지 전압(VSS)이 소스와 벌크에 연결되며, 비트 라인 노드(BL)가 게이트에 연결되고, SABL 노드(SABL)가 드레인에 연결된 제 2 NMOS 트랜지스터(NM12)를 포함한다.
SABL 노드(SABL)가 데이터 출력단(DATA)과의 사이에 연결되어 SABL 노드(SABL)에 인가되는 신호를 로직(logic)적으로 반전시켜서 데이터 출력단(DATA)으로 출력하는 인버터(INV0)를 포함한다.
이와 같이 구성된 종래 기술에 따른 네거티브 전압 선택 출력 장치의 동작 과정을 살펴보면 다음과 같다.
먼저, 메모리 셀을 센싱하지 않을 시에 센싱 인에이블 노드(SAENb)에 센싱 인에이블 신호가 로직 하이(logic high)로 입력된다.
제 1 PMOS 트랜지스터(PM11)의 게이트에 로직 하이인 전원 전압(VDD)이 입력되어 제 1 PMOS 트랜지스터(PM11)는 턴-오프(turn off) 된다.
제 1 NMOS 트랜지스터(NM11)의 게이트에 로직 하이인 전원 전압(VDD)이 입력되어 제 1 NMOS 트랜지스터(NM11)이 턴-온(turn on) 되며, 비트 라인 노드(BL)에 접지 전압(VSS)이 출력된다.
제 2 NMOS 트랜지스터(NM12)의 게이트에 로직 하이인 접지 전압(VSS)이 입력되어 제 2 NMOS 트랜지스터(NM12)는 턴-오프 된다.
제 2 PMOS 트랜지스터(PM12)의 게이트에 로직 로우인 접지 전압(VSS)이 입력되어 제 2 PMOS 트랜지스터(PM12)는 턴-온 되며, SABL 노드(SABL)에 로직 하이인 전원 전압(VDD)을 인가한다.
SABL 노드(SABL)에 로직 하이인 전원 전압(VDD)이 인가되어 데이터 출력단(DATA)에는 로직 로우인 OV(volt)가 출력된다.
다음으로, 메모리 셀의 소스에 접지 전압(VSS)을 인가하여 전류가 흐르지 않는 상태가 되어있는 경우에 센싱을 위하여 센싱 인에이블 노드(SAENb)에 센싱 인에이블 신호가 로직 로우(logic low)로 입력된다.
제 1 PMOS 트랜지스터(PM11)의 게이트에 로직 로우인 접지 전압(VSS)이 입력되어 제 1 PMOS 트랜지스터(PM11)는 턴-온 되며, 비트 라인 노드(BL)에 로직 하이인 전원 전압(VDD)를 인가한다.
제 1 NMOS 트랜지스터(NM11)의 게이트에 로직 로우인 접지 전압(VSS)이 입력되어 제 1 NMOS 트랜지스터(NM11)는 턴-오프 된다.
제 2 NMOS 트랜지스터(NM12)의 게이트에 로직 하이인 전원 전압(VDD)이 입력되어 제 2 NMOS 트랜지스터(NM12)는 턴-온 되며, SABL 노드(SABL)에 로직 로우인 접지 전압(VSS)를 인가한다.
제 2 PMOS 트랜지스터(PM12)의 게이트에 로직 하이인 전원 전압(VDD)이 입력되어 제 2 PMOS 트랜지스터(PM12)는 턴-오프 된다.
SABL 노드(SABL)에 로직 로우인 접지 전압(VSS)이 인가되어 데이터 출력단(DATA)에는 로직 하이인 전원 전압(VDD)이 출력된다.
메모리 셀이 전류가 흐르지 않는 상태에서는 데이터 출력단(DATA)으로 로직 하이인 전원 전압(VDD)이 출력된다.
또한, 메모리 셀의 소스에 접지 전압(VSS)을 인가하여 전류가 흐르는 상태가 되어있는 경우에 센싱을 위하여 센싱 인에이블 노드(SAENb)에 센싱 인에이블 신호가 액티브(active) 신호인 로직 로우로 입력된다.
제 1 PMOS 트랜지스터(PM11)의 게이트에 로직 로우인 접지 전압(VSS)가 입력되어 제 1 PMOS 트랜지스터(PM11)는 턴-온 되며, 비트 라인 노드(BL)에 전원 전압(VDD)를 인가하지만, 메모리 셀이 전류가 흐르는 상태이기에 비트 라인 노드(BL)은 로직 로우 전위가 된다.
제 1 NMOS 트랜지스터(NM11)의 게이트에 로직 로우인 접지 전압(VSS)가 입력되어 제 1 NMOS 트랜지스터(NM11)는 턴-오프 된다.
제 2 NMOS 트랜지스터(NM12)의 게이트에 로직 로우가 입력되어 제 2 NMOS 트랜지스터(NM12)는 턴-오프 된다.
제 2 PMOS 트랜지스터(PM12)의 게이트에 로직 로우가 입력되어 제 2 PMOS 트랜지스터(PM12)는 턴-온 되며, SABL 노드(SABL)에 로직 하이인 전원 전압(VDD)을 인가한다.
SABL 노드(SABL)에 로직 하이인 전원 전압(VDD)이 인가되어 데이터 출력단(DATA)에는 로직 로우인 접지 전압(VSS)이 출력된다.
메모리 셀이 전류가 흐르는 상태에서는 데이터 출력단(DATA)으로 로직로우인 접지 전압(VSS)가 출력된다.
그러나, 종래 기술에 따른 비휘발성 메모리의 센스 앰프 회로 장치는 메모리 셀의 소스에 접지 전압(VSS)이 인가되어야 센스 앰프 회로가 동작하며, 특히 메모리 셀에 흐르는 전류의 양이 적을수록 제 1 PMOS 트랜지스터(PM11)의 길이방향 사이즈가 커지게 되며, 센싱할 수 있는 전류가 제한이 되는 문제점이 있었다.
본 발명의 실시 예에 따르면, 메모리 셀의 소스에 전원 전압(VDD)이 인가되어도 센스 앰프 회로가 동작하며, 메모리 셀에 흐르는 전류의 양이 적더라도 데이터를 판독할 수 있는 비휘발성 메모리의 센스 앰프 회로 장치를 제공한다.
본 발명의 일 관점에 따른 비휘발성 메모리의 센스 앰프 회로 장치는, 제 1 전원 전압과 센싱 인에이블 신호에 따라 스위칭하여 SABL(Sense Amplifier Based Logic) 노드로 신호를 출력하는 제 1 전류 증폭부와; 제 2 전원 전압과 상기 센싱 인에이블 신호에 따라 스위칭하여 상기 SABL 노드로 신호를 출력하는 제 2 전류 증폭부와; 상기 제 2 전원 전압과 상기 센싱 인에이블 신호 및 비트 라인 신호에 따라 스위칭하여 상기 SABL 노드로 신호를 출력하는 전류 미러부와; 상기 SABL 노드의 신호를 반전시켜 데이터 신호를 출력하는 인버터부를 포함할 수 있다.
여기서, 상기 제 1 전류 증폭부는 제 1 형 모스트랜지스터를 포함하며, 상기 제 2 전류 증폭부는 제 2 형 모스트랜지스터를 포함하고, 상기 전류 미러부는 복수의 상기 제 2 형 모스트랜지스터를 포함할 수 있다.
상기 제 1 전류 증폭부는, 상기 제 1 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드가 제 3 단에 연결되며, 상기 SABL 노드에 제 4 단이 연결된 모스트랜지스터를 포함할 수 있다.
상기 제 2 전류 증폭부는, 상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드가 제 3 단에 연결되며, 상기 SABL 노드에 제 4 단이 연결된 모스트랜지스터를 포함할 수 있다.
상기 전류 미러부는, 동일한 상기 비트 라인 신호가 제 3 단 및 제 4 단에 인가되는 모스트랜지스터를 포함할 수 있다.
상기 전류 미러부는, 복수의 모스트랜지스터 중 어느 모스트랜지스터의 제 4 단과 제 3 단 입력이 다른 모스트랜지스터의 제 3 단을 사용할 수 있다.
상기 전류 미러부는, 상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드가 제 3 단에 연결되며, 상기 비트 라인 신호가 제 4 단에 인가되는 제 1 모스트랜지스터와; 상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 비트 라인 신호가 제 3 단과 제 4 단에 인가되는 제 2 모스트랜지스터와; 상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 비트 라인 신호가 제 3 단에 인가되며, 상기 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드가 제 4 단에 연결되는 제 3 모스트랜지스터를 포함할 수 있다.
상기 전류 미러부는, 상기 제 1 모스트랜지스터의 제 4 단과 상기 제 2 모스트랜지스터의 제 3 단이 연결되며, 상기 제 2 모스트랜지스터의 제 4 단과 상기 제 3 모스트랜지스터의 제 3 단이 연결될 수 있다.
본 발명의 실시 예에 의하면, 메모리 셀의 소스에 로직 하이인 전원 전압이 인가되어도 센스 앰프 회로가 동작하며, 메모리 셀에 흐르는 전류의 양이 적더라도 데이터를 판독할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 비휘발성 메모리의 센스 앰프 회로 장치의 회로도이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리의 센스 앰프 회로 장치의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시 예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리의 센스 앰프 회로 장치의 회로도이다.
이에 나타낸 바와 같이 본 발명의 실시 예에 따른 센스 앰프 회로 장치는, 제 1 전류 증폭부(110), 제 2 전류 증폭부(120), 전류 미러부(130) 및 인버터부(140)를 포함한다.
제 1 전류 증폭부(110)는 제 1 전원 전압(VDD)과 센싱 인에이블 노드(SAENb)의 센싱 인에이블 신호에 따라 스위칭하여 SABL(Sense Amplifier Based Logic) 노드(SABL)로 신호를 출력한다.
제 2 전류 증폭부(120)는 제 2 전원 전압(VSS)과 센싱 인에이블 노드(SAENb)의 센싱 인에이블 신호에 따라 스위칭하여 SABL 노드(SABL)로 신호를 출력한다.
전류 미러부(130)는 제 2 전원 전압(VSS)과 센싱 인에이블 노드(SAENb)의 센싱 인에이블 신호 및 비트 라인 노드(BL) 비트 라인 신호에 따라 스위칭하여 SABL 노드(SABL)로 신호를 출력한다.
인버터부(140)는 SABL 노드(SABL)의 신호를 반전시켜 데이터 출력단(DATA)으로 반전 신호를 출력한다.
제 1 전류 증폭부(110)는 제 1 PMOS 트랜지스터(PM21)를 포함하며, 제 1 PMOS 트랜지스터(PM21)는 제 1 전원 전압(VDD)이 소스와 벌크에 인가되고, 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드(SAENb)가 게이트에 연결되며, SABL 노드(SABL)에 드레인이 연결된다.
제 2 전류 증폭부(120)는 제 4 NMOS 트랜지스터(NM24)를 포함하고, 제 4 NMOS 트랜지스터(NM24)는 제 2 전원 전압(VSS)이 소스와 벌크에 인가되고, 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드(SAENb)가 게이트에 연결되며, SABL 노드(SABL)에 드레인이 연결된다.
전류 미러부(130)는 제 1 NMOS 트랜지스터(NM21), 제 2 NMOS 트랜지스터(NM22) 및 제 3 NMOS 트랜지스터(NM23)를 포함한다. 제 2 NMOS 트랜지스터(NM22)는 비트 라인 노드(BL)의 동일한 비트 라인 신호가 게이트 및 드레인에 인가된다. 제 1 내지 제 3 NMOS 트랜지스터(NM21∼NM23) 중 어느 한 NMOS 트랜지스터(NM22)의 드레인과 게이트 입력이 다른 NMOS 트랜지스터(NM23)의 게이트를 사용한다.
제 1 NMOS 트랜지스터(NM21)는 제 2 전원 전압(VSS)이 소스와 벌크에 인가되고, 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드(SAENb)가 게이트에 연결되며, 비트 라인 신호가 인가되는 비트 라인 노드(BL)가 드레인에 연결된다.
제 2 NMOS 트랜지스터(NM22)는 제 2 전원 전압(VSS)이 소스와 벌크에 인가되고, 비트 라인 신호가 인가되는 비트 라인 노드(BL)가 게이트와 드레인에 연결된다.
제 3 NMOS 트랜지스터(NM23)는 제 2 전원 전압(VSS)이 소스와 벌크에 인가되고, 비트 라인 신호가 인가되는 비트 라인 노드(BL)가 게이트에 연결되며, SABL 노드(SABL)에 드레인이 연결된다.
제 1 NMOS 트랜지스터(NM21)의 드레인과 제 2 NMOS 트랜지스터(NM22)의 게이트가 연결되며, 제 2 NMOS 트랜지스터(NM22)의 드레인과 제 3 NMOS 트랜지스터(NM23)의 게이트가 연결된다.
이와 같이 구성된 본 발명의 실시 예에 따른 비휘발성 메모리용 센스 앰프 회로 장치의 동작 과정을 살펴보면 다음과 같다.
먼저, 메모리 셀을 센싱하지 않을 시에 센싱 인에이블 노드(SAENb)에 센싱 인에이블 신호가 로직 하이로 입력된다.
제 1 PMOS 트랜지스터(PM21)의 게이트에 로직 하이인 제 1 전원 전압(VDD)이 입력되어 제 1 PMOS 트랜지스터(PM21)가 턴-오프 된다.
제 4 NMOS 트랜지스터(NM24)의 게이트에 로직 하이인 제 1 전원 전압(VDD)이 입력되어 제 4 NMOS 트랜지스터(NM24)는 턴-온 되며, SABL 노드(SABL)에 로직 로우인 제 2 전원 전압(VSS)을 출력한다.
제 2 NMOS 트랜지스터(NM21)의 게이트에 로직 하이인 제 1 전원 전압(VDD)가 입력되어 제 2 NMOS 트랜지스터(NM21)는 턴-온 되며, 비트 라인 노드(BL)에 로직 로우인 제 2 전원 전압(VSS)을 출력한다.
제 2 NMOS 트랜지스터(NM22)의 게이트에 로직 로우인 제 2 전원 전압(VSS)이 입력되어 제 2 NMOS 트랜지스터(NM22)는 턴-오프 된다.
제 3 NMOS 트랜지스터(NM23)의 게이트에 로직 로우인 제 2 전원 전압(VSS)이 입력되어 제 3 NMOS 트랜지스터(NM23)는 턴-오프 된다.
SABL 노드(SABL)에 로직 로우인 제 2 전원 전압(VSS)이 인가되어 데이터 출력단(DATA)에는 로직 하이인 제 1 전원 전압(VDD)이 출력된다.
다음으로, 메모리 셀의 소스에 제 1 전원 전압(VDD)을 인가하여 전류가 흐르지 않는 상태가 되어있는 경우에 센싱을 위하여 센싱 인에이블 노드(SAENb)에 센싱 인에이블 신호가 로직 로우로 입력된다.
제 1 PMOS 트랜지스터(PM21)의 게이트에 로직 로우인 제 2 전원 전압이 입력되어 제 1 PMOS 트랜지스터(PM21)는 턴-온 되어 SABL 노드(SABL)에 로직 하이인 제 1 전원 전압(VDD)을 인가한다.
제 4 NMOS 트랜지스터(NM24)의 게이트에 로직 로우인 제 2 전원 전압(VSS)가 입력되어 제 4 NMOS 트랜지스터(NM24)는 턴-오프 된다.
제 1 NMOS 트랜지스터(NM21)의 게이트에 로직 로우인 제 2 전원 전압(VSS)이 입력되어 제 1 NMOS 트랜지스터(NM21)는 턴-오프 된다.
제 2 NMOS 트랜지스터(NM22)의 게이트에 로직 로우인 제 2 전원 전압(VSS)이 입력되어 제 2 NMOS 트랜지스터(NM22)는 턴-오프 된다.
제 3 NMOS 트랜지스터(NM23)의 게이트에 로직 로우인 제 2 전원 전압(VSS)이 입력되어 제 3 NMOS 트랜지스터(NM23)는 턴-오프 된다.
SABL 노드(SABL)에 로직 하이인 제 1 전원 전압(VDD)이 인가되어 데이터 출력단(DATA)에는 로직 로우인 제 2 전원 전압(VSS)이 출력된다.
메모리 셀이 전류가 흐르지 않는 상태에서는 데이터 출력단(DATA)로 로직 로우인 제 2 전원 전압(VSS)이 출력된다.
또한, 메모리 셀의 소스에 제 1 전원 전압(VDD)을 인가하여 전류가 흐르는 상태가 되어있는 경우에 센싱을 위하여 센싱 인에이블 노드(SAENb)에 센싱 인에이블 신호가 로직 로우로 입력된다.
제 1 PMOS 트랜지스터(PM21)의 게이트에 로직 로우인 0V가 입력되어 제 1 PMOS 트랜지스터(PM21)는 턴-온 되어 SABL 노드(SABL)에 로직 하이인 제 1 전원 전압(VDD)을 인가하지만, 메모리 셀이 전류가 흐르는 상태이기에 비트 라인 노드(BL)의 비트 라인 신호가 가지는 제 1 전원 전압(VDD)의 레벨에 따라 턴-온 된 제 3 NMOS 트랜지스터(NM23)에서 발생하는 전류 싱크(current sink)에 의해 SABL 노드(SABL)는 로직 로우 레벨이 된다.
제 4 NMOS 트랜지스터(NM24)의 게이트에 로직 로우인 제 2 전원 전압(VSS)이 입력되어 제 4 NMOS 트랜지스터(NM24)는 턴-오프 된다.
제 1 NMOS 트랜지스터(NM21)의 게이트에 로직 로우인 제 2 전원 전압(VSS)이 입력되어 제 1 NMOS 트랜지스터(NM21)는 턴-오프 된다.
제 2 NMOS 트랜지스터(NM22)의 게이트에 메모리 셀의 소스인 제 1 전원 전압(VDD)이 입력되어 제 2 NMOS 트랜지스터(NM22)는 턴-온 된다.
제 3 NMOS 트랜지스터(NM23)의 게이트에 메모리 셀의 소스인 제 1 전원 저압(VDD)이 입력되어 제 3 NMOS 트랜지스터(NM23)는 턴-온 된다.
SABL 노드(SABL)에 로직 로우가 인가되어 데이터 출력단(DATA)에는 로직 하이인 제 1 전원 전압(VDD)이 출력된다.
메모리 셀이 전류가 흐르는 상태에서는 데이터 출력단(DATA)으로 로직 하이인 제 1 전원 전압(VDD)이 출력된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110 : 제 1 전류 증폭부 120 : 제 2 전류 증폭부
130 : 전류 미러부 140 : 인버터부

Claims (8)

  1. 제 1 전원 전압과 센싱 인에이블 신호에 따라 스위칭하여 SABL(Sense Amplifier Based Logic) 노드로 신호를 출력하는 제 1 전류 증폭부와;
    제 2 전원 전압과 상기 센싱 인에이블 신호에 따라 스위칭하여 상기 SABL 노드로 신호를 출력하는 제 2 전류 증폭부와;
    상기 제 2 전원 전압과 상기 센싱 인에이블 신호 및 비트 라인 신호에 따라 스위칭하여 상기 SABL 노드로 신호를 출력하는 전류 미러부와;
    상기 SABL 노드의 신호를 반전시켜 데이터 신호를 출력하는 인버터부를 포함하는
    비휘발성 메모리의 센스 앰프 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전류 증폭부는 제 1 형 모스트랜지스터를 포함하며, 상기 제 2 전류 증폭부는 제 2 형 모스트랜지스터를 포함하고, 상기 전류 미러부는 복수의 상기 제 2 형 모스트랜지스터를 포함하는
    비휘발성 메모리의 센스 앰프 회로 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전류 증폭부는, 상기 제 1 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드가 제 3 단에 연결되며, 상기 SABL 노드에 제 4 단이 연결된 모스트랜지스터를 포함하는
    비휘발성 메모리의 센스 앰프 회로 장치.
  4. 제 1 항에 있어서,
    상기 제 2 전류 증폭부는, 상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드가 제 3 단에 연결되며, 상기 SABL 노드에 제 4 단이 연결된 모스트랜지스터를 포함하는
    비휘발성 메모리의 센스 앰프 회로 장치.
  5. 제 1 항에 있어서,
    상기 전류 미러부는, 동일한 상기 비트 라인 신호가 제 3 단 및 제 4 단에 인가되는 모스트랜지스터를 포함하는
    비휘발성 메모리의 센스 앰프 회로 장치.
  6. 제 1 항에 있어서,
    상기 전류 미러부는, 복수의 모스트랜지스터 중 어느 모스트랜지스터의 제 4 단과 제 3 단 입력이 다른 모스트랜지스터의 제 3 단을 사용하는
    비휘발성 메모리의 센스 앰프 회로 장치.
  7. 제 1 항, 제 5 항 또는 제 6 항에 있어서,
    상기 전류 미러부는, 상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 센싱 인에이블 신호가 인가되는 센싱 인에이블 노드가 제 3 단에 연결되며, 상기 비트 라인 신호가 제 4 단에 인가되는 제 1 모스트랜지스터와;
    상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 비트 라인 신호가 제 3 단과 제 4 단에 인가되는 제 2 모스트랜지스터와;
    상기 제 2 전원 전압이 제 1 단과 제 2 단에 인가되고, 상기 비트 라인 신호가 제 3 단에 인가되며, 상기 SABL 노드에 제 4 단이 연결되는 제 3 모스트랜지스터를 포함하는
    비휘발성 메모리의 센스 앰프 회로 장치.
  8. 제 7 항에 있어서,
    상기 전류 미러부는, 상기 제 1 모스트랜지스터의 제 4 단과 상기 제 2 모스트랜지스터의 제 3 단이 연결되며, 상기 제 2 모스트랜지스터의 제 4 단과 상기 제 3 모스트랜지스터의 제 3 단이 연결된
    비휘발성 메모리의 센스 앰프 회로 장치.
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