JPS63244491A - 多段集積デコーダ装置 - Google Patents
多段集積デコーダ装置Info
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- JPS63244491A JPS63244491A JP63059197A JP5919788A JPS63244491A JP S63244491 A JPS63244491 A JP S63244491A JP 63059197 A JP63059197 A JP 63059197A JP 5919788 A JP5919788 A JP 5919788A JP S63244491 A JPS63244491 A JP S63244491A
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- 101100298222 Caenorhabditis elegans pot-1 gene Proteins 0.000 claims description 8
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- 101100429014 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) xan-1 gene Proteins 0.000 description 2
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、少なくとも、選択プリデコーダおよび内部
プリデコーダユニットを有し、選択プリデコーダおよび
各内部プリデコーダユニットが１−アウトオブ−ｎデコ
ーダとして構成されている１つのプリデコーダ装置と、
複数個の選択デコーダおよび内部デコーダを有する１つ
の主デコーダ装置とを備えている多段集積デコーダ装置
に関するものである。
プリデコーダユニットを有し、選択プリデコーダおよび
各内部プリデコーダユニットが１−アウトオブ−ｎデコ
ーダとして構成されている１つのプリデコーダ装置と、
複数個の選択デコーダおよび内部デコーダを有する１つ
の主デコーダ装置とを備えている多段集積デコーダ装置
に関するものである。
冒頭に記載した種類の装置は下記の刊行物から公知であ
る。
る。
ａ）米国電気電子学会雑誌固体回路績（ＩＥＥＥ Ｊｏ
ｌｔ？ＮＡＬ ＯＦ ５ＯＩＪＤ−５ＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ）、第５Ｃ１８巻、第５号、１９８３年１０
月、第４５７〜４６２頁、”７Ｏｎｓ高密度６４Ｋ
ＣＭＯＳダイナミックＲＡＭ’“ ｂ）１９８６年米国電気電子学会国際固体回路会議（Ｉ
ＥＥ［！ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−
３ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）
、第２６０〜２６１および３６５頁、“緩和されたタ
イミング要求を有する４６ｎｓ６４ＫＷＸ４ｂ ＣＭ
Ｏ３ＤＲＡＭ”画刊行物には、集積半導体メモリとの関
連で、冒頭に記載した種類の装置が開示されている。そ
れは本発明と同じくワード線デコーダとしてもビット線
デコーダとしても使用し得る。それは少なくとも暗示的
に主として３つの群の部分回路、すなわちプリデコーダ
、主デコーダおよびアフターデコーダを備えている。本
発明は、プリデコーダおよび主デコーダに関する部分か
ら出発する。それはもちろん、当業者に明らかなように
、上記の刊行物の意味でアフターデコーダと組み合わせ
得る。
ｌｔ？ＮＡＬ ＯＦ ５ＯＩＪＤ−５ＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ）、第５Ｃ１８巻、第５号、１９８３年１０
月、第４５７〜４６２頁、”７Ｏｎｓ高密度６４Ｋ
ＣＭＯＳダイナミックＲＡＭ’“ ｂ）１９８６年米国電気電子学会国際固体回路会議（Ｉ
ＥＥ［！ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−
３ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）
、第２６０〜２６１および３６５頁、“緩和されたタ
イミング要求を有する４６ｎｓ６４ＫＷＸ４ｂ ＣＭ
Ｏ３ＤＲＡＭ”画刊行物には、集積半導体メモリとの関
連で、冒頭に記載した種類の装置が開示されている。そ
れは本発明と同じくワード線デコーダとしてもビット線
デコーダとしても使用し得る。それは少なくとも暗示的
に主として３つの群の部分回路、すなわちプリデコーダ
、主デコーダおよびアフターデコーダを備えている。本
発明は、プリデコーダおよび主デコーダに関する部分か
ら出発する。それはもちろん、当業者に明らかなように
、上記の刊行物の意味でアフターデコーダと組み合わせ
得る。
本発明の課題は、冒頭に記載した種類のデコーダ装置を
できるかぎり簡単な手段で、用途に応じて１つの半導体
メモリのメモリセルのたとえば１つのブロックの２つ以
上のワード線またはビット線を同時に、すなわち互いに
並列に応動させることを可能にするように拡張すること
である。
できるかぎり簡単な手段で、用途に応じて１つの半導体
メモリのメモリセルのたとえば１つのブロックの２つ以
上のワード線またはビット線を同時に、すなわち互いに
並列に応動させることを可能にするように拡張すること
である。
この課題は、本発明によれば、冒頭に記載した種類のデ
コーダ装置において、選択プリデコーダの各出力端の前
にマルチプレクサおよびインバータが接続されており、
検査イネーブル冗長信号に関係して選択プリデコーダの
出力信号としてインバータの出力信号もしくは反転され
ない信号が与えられており、各選択デコーダの出力端の
第１の半部がトランスファトランジスタのソース端子を
介して第１の電位線と接続されており、また各選択デコ
ーダの出力端の第２の半部がトランスファトランジスタ
のソース端子を介して第２の電位線と接続されており、
両電位が互いに無関係に２つの互いに相補性の論理レベ
ルの１つを存することにより解決される。有利な実施態
様は請求項２以下にあげられている。
コーダ装置において、選択プリデコーダの各出力端の前
にマルチプレクサおよびインバータが接続されており、
検査イネーブル冗長信号に関係して選択プリデコーダの
出力信号としてインバータの出力信号もしくは反転され
ない信号が与えられており、各選択デコーダの出力端の
第１の半部がトランスファトランジスタのソース端子を
介して第１の電位線と接続されており、また各選択デコ
ーダの出力端の第２の半部がトランスファトランジスタ
のソース端子を介して第２の電位線と接続されており、
両電位が互いに無関係に２つの互いに相補性の論理レベ
ルの１つを存することにより解決される。有利な実施態
様は請求項２以下にあげられている。
ここで指摘すべきこととして本発明は、本件出願人の同
日付提出特許側（５）の明細書に記載されている有利な
デコーダ装置とも組み合わせ可能である。また本発明は
、本件出願人の同日付提出特許側（１）、（２）、（３
）および（４）の明細書に記載された発明と結び付けて
特に良好に適用され得る。
日付提出特許側（５）の明細書に記載されている有利な
デコーダ装置とも組み合わせ可能である。また本発明は
、本件出願人の同日付提出特許側（１）、（２）、（３
）および（４）の明細書に記載された発明と結び付けて
特に良好に適用され得る。
以下、図面により本発明を一層詳細に説明する。
先ず、たとえば第７図に示されているような従来の技術
によるデコーダ装置の作動方法を簡単に説明しておく。
によるデコーダ装置の作動方法を簡単に説明しておく。
これは当業者によく知られている。
バッファ回路ＢＦのなかにアドレス入力信号ＸＡＯない
したとえばＸＡＮ−１（Ｎは整数）が中間記憶され、ま
た場合によってはここで仮定されるように真のアドレス
ＡＯないしＡＮ−１およびそれらに対して相補性のアド
レスλ］ないしｎ薯としてプリデコーダＰＤＥＣに伝達
される。
したとえばＸＡＮ−１（Ｎは整数）が中間記憶され、ま
た場合によってはここで仮定されるように真のアドレス
ＡＯないしＡＮ−１およびそれらに対して相補性のアド
レスλ］ないしｎ薯としてプリデコーダＰＤＥＣに伝達
される。
プリデコーダＰＤＥＣは選択プリデコーダ５ＰＤＥＣお
よびたとえば（Ｎ／２）−１個の内部プリデコーダＩ
ＰＤＥＣに分割されている。Ｎの適当な値において（Ｎ
／３）−１個などの多くの内部プリデコーダＩ ＰＤＥ
Ｃが設けられていてもよい。
よびたとえば（Ｎ／２）−１個の内部プリデコーダＩ
ＰＤＥＣに分割されている。Ｎの適当な値において（Ｎ
／３）−１個などの多くの内部プリデコーダＩ ＰＤＥ
Ｃが設けられていてもよい。
第７図による従来の技術では選択プリデコーダ５ＰＤＥ
Ｃおよび内部プリデコーダＩ ＰＤＥＣはすべて等しい
。それぞれはいわゆる１−アウトオブ−ｎデコーダであ
る（具体的な例ではｎは２つの互いに無関係なアドレス
Ａｊに等しい）。
Ｃおよび内部プリデコーダＩ ＰＤＥＣはすべて等しい
。それぞれはいわゆる１−アウトオブ−ｎデコーダであ
る（具体的な例ではｎは２つの互いに無関係なアドレス
Ａｊに等しい）。
プリデコーダＰＤＥＣの後に主デコーダＭＮＤＥＣが接
続されている。主デコーダは複数個の選択デコーダ５Ｄ
ＥＣおよび内部デコーダＩ ＤＥＣを有する。各１つの
選択デコーダ５ＤＥＣおよび１つの内部デコーダＩ Ｄ
ＥＣは互いに機能的および電気的に対応付けられている
。内部デコーダＩＤＥＣは内部プリデコーダＩ ＰＤＥ
Ｃの出力信号Ｚ４・・・により駆動され、また選択デコ
ーダ５ＤＥＣは選択プリデコーダ５ＰＤＥＣの出力信号
ＺＯないしＺ３により駆動される。ビット線デコーダと
して使用する場合には、選択デコーダ５ＤＥＣの各出力
信号Ｙ４ｊ・・・は図示されていないトランスファトラ
ンジスタを介して半導体メモリのメモリセルのたとえば
１つのブロックのまさに１つのビット線を駆動する。
続されている。主デコーダは複数個の選択デコーダ５Ｄ
ＥＣおよび内部デコーダＩ ＤＥＣを有する。各１つの
選択デコーダ５ＤＥＣおよび１つの内部デコーダＩ Ｄ
ＥＣは互いに機能的および電気的に対応付けられている
。内部デコーダＩＤＥＣは内部プリデコーダＩ ＰＤＥ
Ｃの出力信号Ｚ４・・・により駆動され、また選択デコ
ーダ５ＤＥＣは選択プリデコーダ５ＰＤＥＣの出力信号
ＺＯないしＺ３により駆動される。ビット線デコーダと
して使用する場合には、選択デコーダ５ＤＥＣの各出力
信号Ｙ４ｊ・・・は図示されていないトランスファトラ
ンジスタを介して半導体メモリのメモリセルのたとえば
１つのブロックのまさに１つのビット線を駆動する。
第１図ないし第６図による本発明によるデーコーダ装置
は従来の技術によるデコーダ装置（第７図参照）と下記
の２つの点で相違する。
は従来の技術によるデコーダ装置（第７図参照）と下記
の２つの点で相違する。
ａ）選択プリデコーダ５ＰＤＥＣの各出力端の前にマル
チプレクサＭＵＸおよびインバータＩが接続されている
。検査イネーブル冗長信号ＴＥＲに関係して選択プリデ
コーダ５ＰＤＥＣの出０、ｚ１、Ｚ２、Ｚ３が与えられ
ている。選択プリデコーダ５ＰＤＥＣは第１図、第２図
、第４図および第６図中で、図面を見易くするため、ブ
ロック回路図の形態でのみ示されている。第３図には選
択プリデコーダ５ＰＤＥＣが一層詳細に示されている。
チプレクサＭＵＸおよびインバータＩが接続されている
。検査イネーブル冗長信号ＴＥＲに関係して選択プリデ
コーダ５ＰＤＥＣの出０、ｚ１、Ｚ２、Ｚ３が与えられ
ている。選択プリデコーダ５ＰＤＥＣは第１図、第２図
、第４図および第６図中で、図面を見易くするため、ブ
ロック回路図の形態でのみ示されている。第３図には選
択プリデコーダ５ＰＤＥＣが一層詳細に示されている。
ｂ）従来の技術（第７図参照）では選択デコーダ５ＤＥ
Ｃの出力端はトランスファトランジスタＴＴのソース端
子を介してスイッチング可能に基準電位ｖＳＳと接続さ
れている。しがし、本発明によれば、トランスファトラ
ンジスタＴＴの第１の半部のソースは第１の電位線Ｐｏ
ｔｌと接続されており、またトランスファトランジスタ
ＴＴの第２の半部は第２の電位線Ｐｏｔ２と接続されて
いる。両電位線Ｐｏｔ１、Ｐｏｔ２は互いに無関係に駆
動に応じて２つの互いに相補性のレベルの１つを存する
。たとえば両方は正常作動中に基準電位ｖｓｓを有し、
このことは半導体メモリのビット線の通常の駆動を可能
にする。たとえば各第２のビット線のみが同時に能動化
されるべき検査作動中は（検査パターン゛チェッカーボ
ードパに対する並列な書込みまたは読出し；ワード線が
接続されていてもよい）、第１の電位線Ｐｏｔｌに論理
レベルとして半導体メモリの供給電位■ＣＣが与えられ
ており、また第２の電位線Ｐｏｔ２に論理レベルとして
半導体メモリの基準電位■ＳＳが与えられている。相応
のレベルを検査時に選択デコーダ５ＤＥＣの出力端も有
する。
Ｃの出力端はトランスファトランジスタＴＴのソース端
子を介してスイッチング可能に基準電位ｖＳＳと接続さ
れている。しがし、本発明によれば、トランスファトラ
ンジスタＴＴの第１の半部のソースは第１の電位線Ｐｏ
ｔｌと接続されており、またトランスファトランジスタ
ＴＴの第２の半部は第２の電位線Ｐｏｔ２と接続されて
いる。両電位線Ｐｏｔ１、Ｐｏｔ２は互いに無関係に駆
動に応じて２つの互いに相補性のレベルの１つを存する
。たとえば両方は正常作動中に基準電位ｖｓｓを有し、
このことは半導体メモリのビット線の通常の駆動を可能
にする。たとえば各第２のビット線のみが同時に能動化
されるべき検査作動中は（検査パターン゛チェッカーボ
ードパに対する並列な書込みまたは読出し；ワード線が
接続されていてもよい）、第１の電位線Ｐｏｔｌに論理
レベルとして半導体メモリの供給電位■ＣＣが与えられ
ており、また第２の電位線Ｐｏｔ２に論理レベルとして
半導体メモリの基準電位■ＳＳが与えられている。相応
のレベルを検査時に選択デコーダ５ＤＥＣの出力端も有
する。
両電位線Ｐｏｔ１、Ｐｏｔ２に、たとえば供給電位■Ｃ
Ｃおよび基準電位ｖＳＳの値に互いに無関係に設定可能
である論理レベルを有する検査信号ＴＥＳＴ１、ＴＥＳ
Ｔ２が与えられていることは有利である（第１図参照）
。
Ｃおよび基準電位ｖＳＳの値に互いに無関係に設定可能
である論理レベルを有する検査信号ＴＥＳＴ１、ＴＥＳ
Ｔ２が与えられていることは有利である（第１図参照）
。
別の実施例（第２図参照）として、検査信号ＴＥＳＴ１
、ＴＥＳＴ２が、入力側でそれぞれ第１または第２の検
査補助信号ＴＥＳＴ１、ＴＥＳＴ２を与えられておりま
たソース側で供給電位■ＣＣと基準電位■ＳＳとの間に
接続されているＣＭＯＳインバータの出力信号であるこ
とは有利であ本発明の有利な実施例（第４図）では、選
択デコーダ５ＤＥＣごとに、一般的に言って、出力端Ｙ
４ｊ、・・・の少なくとも１つの群ないし最大全部がそ
れぞれ付属のトランスファトランジスタＴＴのソース端
子を介して固有の電位線Ｐｏｔｌ・・・Ｐｏｔ４と接続
されている。すべての電位線Ｐ、ｏ ｔｌないしＰｏｔ
４は互いに無関係に駆動に応じて２つの互いに相補性の
論理レベルのそれぞれ１つを有する。
、ＴＥＳＴ２が、入力側でそれぞれ第１または第２の検
査補助信号ＴＥＳＴ１、ＴＥＳＴ２を与えられておりま
たソース側で供給電位■ＣＣと基準電位■ＳＳとの間に
接続されているＣＭＯＳインバータの出力信号であるこ
とは有利であ本発明の有利な実施例（第４図）では、選
択デコーダ５ＤＥＣごとに、一般的に言って、出力端Ｙ
４ｊ、・・・の少なくとも１つの群ないし最大全部がそ
れぞれ付属のトランスファトランジスタＴＴのソース端
子を介して固有の電位線Ｐｏｔｌ・・・Ｐｏｔ４と接続
されている。すべての電位線Ｐ、ｏ ｔｌないしＰｏｔ
４は互いに無関係に駆動に応じて２つの互いに相補性の
論理レベルのそれぞれ１つを有する。
これは検査パターン°′チェッカーボード゛（“１０１
０”）のほかに複雑化されたチェッカーボードに！＋以
の検査パターン（たとえば“１１００１１００”）も検
査可能であり、また“すべて１”′のような全く簡単な
検査パターンも検査可能であるという利点を有する。
０”）のほかに複雑化されたチェッカーボードに！＋以
の検査パターン（たとえば“１１００１１００”）も検
査可能であり、また“すべて１”′のような全く簡単な
検査パターンも検査可能であるという利点を有する。
第５回および第６図には簡単化された有利な実施例が示
されている。第５図による実施例は２つの電位線Ｐｏｔ
１、Ｐｏｔ２の代わりに単一の電位線Ｐｏｔのみを有す
る。各選択デコーダ５ＤＲＣの出力端Ｙ４ ｊ、、Ｙ４
ｊ＋１、・・・はトランスファトランジスタＴＴのソ
ース端子を介してこの電位線Ｐｏｔと接続されている。
されている。第５図による実施例は２つの電位線Ｐｏｔ
１、Ｐｏｔ２の代わりに単一の電位線Ｐｏｔのみを有す
る。各選択デコーダ５ＤＲＣの出力端Ｙ４ ｊ、、Ｙ４
ｊ＋１、・・・はトランスファトランジスタＴＴのソ
ース端子を介してこの電位線Ｐｏｔと接続されている。
第６図による実施例は第２図および第５図による実施例
を組み合わせたものである。その作動方法は上記の実施
例の説明から当業者に自明である。
を組み合わせたものである。その作動方法は上記の実施
例の説明から当業者に自明である。
第５図および第６図による実施例では、使用可能な検査
パターンの数は確かに制限される。しかし、これらの実
施例では、構造がより簡単であり、また占有面積がより
節減されるという利点が得られる（通常大きな空間を占
める少なくとも１つの電位線が省略される）。
パターンの数は確かに制限される。しかし、これらの実
施例では、構造がより簡単であり、また占有面積がより
節減されるという利点が得られる（通常大きな空間を占
める少なくとも１つの電位線が省略される）。
本発明の重要な利点は、ビット線デコーダとして使用す
る際に、通常の冗長メカニズムが（たとえばレーザーリ
ンクを介して）能動化される（これはたいてい非可逆的
である）必要なしに、冗長メモリセルをも検査し得るこ
と、また同時に正常メモリセル領域の（仮定により少な
くとも１つの不良メモリセルを有する）ビット線をスク
リーニングし得ることにある。すべてのデコーダ装置に
不良のメモリセルのアドレスを簡単に与え、検査イネー
ブル冗長信号を同時に与え、また電位線Ｐｏｔ１、Ｐｏ
ｔ２、Ｐｏｔ３、Ｐｏｔ４の少なくとも１つをセットす
ることにより、不良のメモリセルに対応付けられている
ビット線と接続されている出力端を例外として、すべて
のデコーダの複数ないし全部のデコーダ出力端Ｙ４ｊ・
・・（冗長ビット線に対する出力端もりが能動化される
。
る際に、通常の冗長メカニズムが（たとえばレーザーリ
ンクを介して）能動化される（これはたいてい非可逆的
である）必要なしに、冗長メモリセルをも検査し得るこ
と、また同時に正常メモリセル領域の（仮定により少な
くとも１つの不良メモリセルを有する）ビット線をスク
リーニングし得ることにある。すべてのデコーダ装置に
不良のメモリセルのアドレスを簡単に与え、検査イネー
ブル冗長信号を同時に与え、また電位線Ｐｏｔ１、Ｐｏ
ｔ２、Ｐｏｔ３、Ｐｏｔ４の少なくとも１つをセットす
ることにより、不良のメモリセルに対応付けられている
ビット線と接続されている出力端を例外として、すべて
のデコーダの複数ないし全部のデコーダ出力端Ｙ４ｊ・
・・（冗長ビット線に対する出力端もりが能動化される
。
第１図ないし第６図は本発明の有利な実施例の回路図、
第７図は公知のデコーダ装置の回路図である。 ＸＡＯ，ＸＡ１、ＸＡｊ、ＸＡＮ−１・・・アドレス入
力信号 ＡＯ，Ａ１、Ａｊ、ＡＮ−１・・・真のアドレスＡＯ１
Ａ１、Ａｊ、ＡＮ−１・・・相補性アドレスＰＤＥＣ・
・・プリデコーダ ５ＰＤＥＣ・・・選択プリデコーダ ＩＰＤＥＣ・・・内部プリデコーダ ＭＮＤＥＣ・・・主デコーダ ５ＤＥＣ・・・選択デコーダ Ｉ ＤＥＣ・・・内部デコーダ ＺＯ−Ｚ３、ＺＯ〜Ｚ３・・・出力信号ＴＥＲ・・・検
査イネーブル冗長信号 Ｄｊ・・・事前選択線 ＴＴ・・・トランスファトランジスタ ＶＳＳ・・・基準電位 ＶＣＣ・・・供給電位 Ｐｏｔｌ〜Ｐｏｔ４・・・電位線 ＴＥＳＴ ； ＴＥＳＴ１、〜・・・検査信号ＴＥＳＴ
ｉＴＥＳＴ１、〜・・・検査補助信号Ｙ４ｊ・・・出力
端 ＭＵＸ・・・マルチプレクサ ■・・・インバータ
第７図は公知のデコーダ装置の回路図である。 ＸＡＯ，ＸＡ１、ＸＡｊ、ＸＡＮ−１・・・アドレス入
力信号 ＡＯ，Ａ１、Ａｊ、ＡＮ−１・・・真のアドレスＡＯ１
Ａ１、Ａｊ、ＡＮ−１・・・相補性アドレスＰＤＥＣ・
・・プリデコーダ ５ＰＤＥＣ・・・選択プリデコーダ ＩＰＤＥＣ・・・内部プリデコーダ ＭＮＤＥＣ・・・主デコーダ ５ＤＥＣ・・・選択デコーダ Ｉ ＤＥＣ・・・内部デコーダ ＺＯ−Ｚ３、ＺＯ〜Ｚ３・・・出力信号ＴＥＲ・・・検
査イネーブル冗長信号 Ｄｊ・・・事前選択線 ＴＴ・・・トランスファトランジスタ ＶＳＳ・・・基準電位 ＶＣＣ・・・供給電位 Ｐｏｔｌ〜Ｐｏｔ４・・・電位線 ＴＥＳＴ ； ＴＥＳＴ１、〜・・・検査信号ＴＥＳＴ
ｉＴＥＳＴ１、〜・・・検査補助信号Ｙ４ｊ・・・出力
端 ＭＵＸ・・・マルチプレクサ ■・・・インバータ
Claims (1)
- 【特許請求の範囲】 １）少なくとも、 選択プリデコーダおよび内部プリデコーダ ユニットを有し、選択プリデコーダおよび各内部プリデ
コーダユニットが１−アウトオブ−ｎデコーダとして構
成されている１つのプリデコーダ装置と、 複数個の選択デコーダおよび内部デコーダ を有する１つの主デコーダ装置と を備えている多段集積デコーダ装置におい て、 選択プリデコーダ（ＳＰＤＥＣ）の各出力 端の前にマルチプレクサ（ＭＵＸ）およびインバータ（
Ｉ）が接続されており、 検査イネーブル冗長信号（ＴＥＲ）に関係 して選択プリデコーダ（ＳＰＤＥＣ）の出力信号（Ｚ０
、＠Ｚ０＠；Ｚ１、＠Ｚ１＠；Ｚ２、＠Ｚ２＠；Ｚ３、
＠Ｚ３＠）としてインバータ（Ｉ）の出力信号（＠Ｚ０
＠、＠Ｚ１＠、＠Ｚ２＠、＠Ｚ３＠）もしくは反転され
ない信号（Ｚ０、Ｚ１、Ｚ２、Ｚ３）が与えられており
、 各選択デコーダ（ＳＤＥＣ）の出力端の第 １の半部（Ｙ４ｊ、Ｙ４ｊ＋２）がトランスファトラン
ジスタ（ＴＴ）のソース端子を介して第１の電位線（Ｐ
ｏｔ１）と接続されており、また各選択デコーダ（ＳＤ
ＥＣ）の出力端の第２の半部（Ｙ４ｊ＋１、Ｙ４ｊ＋３
）がトランスファトランジスタ（ＴＴ）のソース端子を
介して第２の電位線（Ｐｏｔ２）と接続されており、 両電位（Ｐｏｔ１、Ｐｏｔ２）が互いに無 関係に２つの互いに相補性の論理レベルの１つを有する ことを特徴とする多段集積デコーダ装置。 ２）各電位線（Ｐｏｔ１、Ｐｏｔ２、Ｐｏｔ３、Ｐｏｔ
４）に、互いに無関係に設定可能な論理レベルを有する
検査信号（ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＴＥ
ＳＴ４）が与えられていることを特徴とする請求項１記
載の多段集積デコーダ装置。 ３）検査信号（ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、
ＴＥＳＴ４）が、入力側でそれぞれ検査補助信号（＠Ｔ
ＥＳＴ１＠、＠ＴＥＳＴ２＠、＠ＴＥＳＴ３＠、＠ＴＥ
ＳＴ４＠）を与えられておりまたソース側で供給電位（
ＶＣＣ）と基準電位（ＶＳＳ）との間に接続されている
それぞれ１つのＣＭＯＳインバータの出力信号であるこ
とを特徴とする請求項２記載の多段集積デコーダ装置。 ４）各選択デコーダ（ＳＤＥＣ）の出力端（Ｙ４ｊ、・
・・）の少なくとも１つの群ないし最大全部がそれぞれ
付属のトランスファトランジスタ（ＴＴ）のソース端子
を介して固有の電位線（Ｐｏｔ１、Ｐｏｔ２、Ｐｏｔ３
、Ｐｏｔ４）と接続されており、またこれらの電位線（
Ｐｏｔ１、Ｐｏｔ２、Ｐｏｔ３、Ｐｏｔ４）が互いに無
関係に２つの互いに相補性の論理レベルのそれぞれ１つ
を有することを特徴とする請求項１ないし３の１つに記
載の多段集積デコーダ装置。 ５）２つの電位線（Ｐｏｔ１、Ｐｏｔ２）の代わりに、
選択的に２つの互いに相補性の論理レベルの１つを有す
る単一の電位線（Ｐｏｔ）のみを有し、また各選択デコ
ーダ（ＳＤＥＣ）の出力端（Ｙ４ｊ、Ｙ４ｊ＋１、・・
・）がトランスファトランジスタ（ＴＴ）のソース端子
を介してこの電位線（Ｐｏｔ）と接続されていることを
特徴とする請求項１ないし３の１つに記載の多段集積デ
コーダ装置。
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE87753T1 (de) * | 1988-02-10 | 1993-04-15 | Siemens Ag | Redundanzdekoder eines integrierten halbleiterspeichers. |
| KR910003594B1 (ko) * | 1988-05-13 | 1991-06-07 | 삼성전자 주식회사 | 스페어컬럼(column)선택방법 및 회로 |
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| KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| US5072138A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
| US5072137A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a clocked access code for test mode entry |
| DE69129492T2 (de) * | 1990-10-02 | 1998-11-05 | Toshiba Kk | Halbleiterspeicher |
| US5631868A (en) * | 1995-11-28 | 1997-05-20 | International Business Machines Corporation | Method and apparatus for testing redundant word and bit lines in a memory array |
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Family Cites Families (12)
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|---|---|---|---|---|
| DE2538373C3 (de) * | 1975-08-28 | 1978-04-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Einsatz von teilfunktionsfahigen Halbleiterbausteinen in einem Speicher |
| US4194130A (en) * | 1977-11-21 | 1980-03-18 | Motorola, Inc. | Digital predecoding system |
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| JPS5873097A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | デコ−ダ−回路 |
| JPS58164099A (ja) * | 1982-03-25 | 1983-09-28 | Toshiba Corp | 半導体メモリ− |
| JPS5990291A (ja) * | 1982-11-16 | 1984-05-24 | Nec Corp | メモリ |
| US4672240A (en) * | 1983-02-07 | 1987-06-09 | Westinghouse Electric Corp. | Programmable redundancy circuit |
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
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| EP0198935A1 (de) * | 1985-04-23 | 1986-10-29 | Deutsche ITT Industries GmbH | Elektrisch umprogrammierbarer Halbleiterspeicher mit Redundanz |
| US4691300A (en) * | 1985-12-20 | 1987-09-01 | Motorola, Inc. | Redundant column substitution architecture with improved column access time |
| US4721868A (en) * | 1986-09-23 | 1988-01-26 | Advanced Micro Devices, Inc. | IC input circuitry programmable for realizing multiple functions from a single input |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268289A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
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