DE2538373C3

DE2538373C3 - Schaltungsanordnung zum Einsatz von teilfunktionsfahigen Halbleiterbausteinen in einem Speicher

Info

Publication number: DE2538373C3
Application number: DE19752538373
Authority: DE
Inventors: Hans Dipl.-Ing. 8000 Muenchen Haeusele
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-08-28
Filing date: 1975-08-28
Publication date: 1978-04-20
Also published as: DE2538373B2; DE2538373A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Ermöglichen des Einsatzes von teilfunktionsfähigen Halbleiter-Speicherbausteinen in einem aus einer Vielzahl von auf Speicherbaugruppen angeordneten Speicherbausteinen bestehenden Speicher, der mit einer Fehlerkorrektureinrichtung zusammenarbeitet, welche in der Lage ist, auftretende Einfachfehler zu korrigieren und Doppel- oder Mehrfachfehler zu erkennen.

Ein beträchtlicher Anteil an gefertigten Speicherbausteinen wird derzeit von den Halbleiterherstellern als Ausschuß verworfen, weil nur voll funktionsfähige Bausteine verkäuflich sind. Zwar besteht eine Möglichkeit, teilfunktionsfähige Bausteine in Speichersystemen einzusetzen und somit eine im Ergebnis bedeutsame Verbesserung der Fertigungsausbeute, so daß die Gestehungskosten für einen bestimmten Bausteintyp und damit die Herstellungskosten für ein Speichersystem entscheidend gesenkt werden. Die Zuverlässigkeit von Halbleiterspeichern großer Kapazität läßt sich nämlich heute schon durch Fehlerkorrekturschaltungen wesentlich verbessern. Dabei korrigieren bekannte Korrekturnetzwerke Ein-Byte-Fehler und stellen Doppel- und einen großen Teil von Mehrfachfehlern fest (vgl. z. B. DT-OS 22 30 759).

fs»'

Wahrscheinlichkeit für nichttolerierbare Fehler in Zellenzeilen = Pr?.

p_r/ = (l _ p_y) (2)

Anzahl der nicht tolerierbaren Fehler im gesamten Speichersystem beträgt also

M = N-P₁, a

a = Anzahl der auswählbaren Bausteinzeilen im Speichersystem.

Beispiel

j$ Für einen Speicher, der mit 16-K-Bausteinen ausgerüstet ist, die bis zu /"= 2 Fehlern haben können, einer Wortbreite von W = 72 bit und einer gesamten Modul-Kapazität von 2 MByte ergibt sich:

N= 16384

W = 72

a = 16

P_z = 0,99996212
Pn= 3,788 · ΙΟ-⁵

M = 9,9

Es treten unter diesen Bedingungen also rund 10 nicht korrigierbare Fehlerajf.

so Würde man solche Speichersysteme mit teilfunktionsfähigen Bausteinen bestücken, so würde eine Reihe von erkannten Doppel- und Mehrfachfehlern den fehlerfreien Datenverkehr vom Beginn der ersten Einschaltung an außerordentlich erschweren. Der vorliegenden

5,5 Erfindung lag daher die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit der der Einsatz von teilfunktionsfähigen Halbleiter-Speicherbausteinen unter Ausschaltung vorgenannten Nachteils in Speichern möglich ist. Die Erfindung geht zur Lösung dieser

do Aufgabe davon aus, daß ein fehlerfreier bzw. nur durch korrigierbare Einzelfehler gekennzeichneter Datenverkehr jedoch dann möglich ist, wenn es gelingt, auftretende Doppel- oder Mehrfachfehler zu mehreren, korrigierbaren Einfachfehlern zu entflechten und

r^ schlägt deshalb vor, daß auf den Speicherbaugruppen mindestens für eine Adressenstelle zusätzlich zu den sowieso erzeugten und den Speicherbausteinen zugeführten Adreßsignalen der einen Polarität Adreßsignale

in umgekehrter Polarität erzeugt und in die Nähe der Speicherbausteine geführt sind.

Nicht korrigierbare Doppel- bzw. Mehrfachfehler in einem Wort können mit Hilfe dieser Maßnahmen in Einfachfehler umgewandelt werden, indem (z. B. bei Doppelfehlern) an einem der beiden beteiligten Speicherbausteine die Adresse Aa- P abgetrennt und durch die Adressen Ao-N (umgekehrte Polarität) ersetzt wird. Dadurch verschiebt sich der aufgetretene, zunächst nicht korrigierbare Doppel- oder Mehrfachfehler dieses Bausteins in ein Nachbarwort, so daß diese Fehlerkolüsion beseitigt ist.

Da es insgesamt M Fehler pro Speicher gibt, ist die Chance, daß Vertauschung der Adreßpolarität nicht zum Ziel führt M ■ Pk pro Speicher, also im angeführten Beispiel ca. 10-'. Anders ausgedrückt, bei der Inbetriebnahme von 10 Speichersystemen kann nur in einem ein Datenwort nicht von Mehrfachfehlern befreit werden, so daß hier ein Speicherbaustein ausgewechselt werden muß.

Falls die Voraussetzungen anders Hegen und die Fehlerdichte höher ist, kann es vorteilhaft sein, tür mehr als eine Adressenstelle die Adreßsignale in beiden Polaritäten zu erzeugen und zur Verfügung zu stellen und so die Zahl der Ausweichmöglichkeiten bei Mehrfächfehlern weiter zu steigern.

Es ist auf jeden Fall vorteilhaft, die Wahl der vertauschbaren Adressen so zu treffen, daß in einem Speicherbaustein möglichst weit voneinander entfernt liegende Zellen angesprochen werden. Auf diese Weise wird vermieden, daß Baustein-Mehrfachfehler, die lokal begrenzt sind, beim konsekutiven Aufruf direkt aufeinanderfolgen, was die Reparierbarkeit des Speichers einschränken würde.

Weitere Einzelheiten der Erfindung gehen aus den Zeichnungen hervor, in denen Fig. 1 einen Teil einer bekannten Schaltungsanordnung, F i g. 2 eine Schaltungsanordnung gemäß der Erfindung und Fig.3 eine Weites bildung der Erfindung zeigen.

Die Anordnung nach Fig. 1 besteht aus einer Reihe von Speicherbausteinen SSl, SB2 ...SBn, die in bekannter Weise über Adreßverstärker AV mit Adreßleitungen Aa, A\, ... A_n, verbunden sind. Mit Hilfe der Adreßverstärker A V werden auf den zu den Speicherbausteinen führenden Adreßleitungen Adreßsignale Aa-P, A\-P...A_m-P erzeugt und den Speicherbausteinen parallel zugeführt.

Die Schaltungsanordnung nach F i g. 2 unterscheidet sich von derjenigen nach F i g. 1 dadurch, daß zusätzlich zu den sowieso erzeugten und den Speicherbausteinen SBi...SBn zugeführten Adreßsignalen der einen

ίο Polarität (P)mindestens für eine Adressenstelle, hier die Adressenstelle Aa, Adreßsignale in umgekehrter Polarität (N) erzeugt und in die Nähe der Speicherbausteine geführt werden. Zu diesem Zweck zweigt von der Adreßleitung Aa über einen Inverter und einen weiteren

i_s Adreßverstärker eine zusätzliche Adreßleitung ab, auf der für alle Speicherbausteine SBi, SB2...SBn Adreßsignale umgekehrter Polarität, nämlich A₀-N erzeugt und zugeführt werden.

F i g. 3 zeigt schließlich, wie mit vergleichsweise geringem Aufwand auf einer Speie'./!"baugruppe für diejenigen Adressensteilen, für die Ad^reßsignale in beiden Polaritäten bereitgestellt werden sollen, Adreßleitungen für beide Polaritäten in die Nähe, z. B. unter die Bausteine geführt und dort mit Hilfslötaugen zur Herstellung von diskreten Verdrahtungen versehen sind. In Fig.3 bezeichnet das Bezugszeichen 1 einen Lötanschluß ζ. B. für den Adreßeingang MAO eines Speicherbausteins. Dieser ist über eine Hilfsleitung mit Hilfslötaugen 2 und 3 mit der Adreßieitung Ao- P

γ} verbunden. Gleichzeitig ist in unmittelbarer Nähe dieser Adreßleitung Aa-P eine Adreßieitung Aa-N mit einem Hilfslötauge 4 verlegt. Sollte sich nun bei der Prüfung des Speichers herausstellen, daß in dem zu dem betrachteten Speicherbaustein gehörenden Speicherwort ein Doppel- oder Mehrfachfehler auftritt, so kann für diesen Baustein die Verbindung zwischen Adreßeingang MAO, d.h. Lötauge 1 und Adreßleitung Aa-P, d. h. seinem zugehörigen Lötauge 3 z. B. an der Stille 6 aufgetrennt und eine diskrete Verdrahtung 5 zwischen dem Hilfslötauge 2 dieser Hilfsleitung und dem Lötauge 4 de; Adreßleitung anderer Polarität, Ao — N, hergestellt werden.

Hierzu 2 Blau Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Ermöglichen des Einsatzes von teilfunktionsfähigen Halbleiter-Speicherbausteinen in einem aus einer Vielzahl von auf Speicherbaugruppen angeordneten Bausteinen bestehenden Speicher, der mit einer Fehlerkorrektureinrichtung zusammenarbeitet, welche in der Lage ist, auftretende Einfachfehler zu korrigieren und Doppel- bzw. Mehrfachfehler zu erkennen, dadurch gekennzeichnet, daß auf den Speicherbaugruppen mindestens für eine Adressenstelle zusätzlich zu den sowieso erzeugten und den Speicherbausteinen zugeführten Adreßsignalen der einen Polarität Adreßsignale in umgekehrter Polarität erzeugt und in die Nähe der Speicherbausteine geführt sind.

2.Schaltungsanordnung nach Anspruch !,dadurch gekennzeichnet, daß für die am schnellsten wechselnde Adressenstelle die Adreßsignale in beiden Polaritäten erzeugt werden.

3.Schaltungsanordnung nach Anspruch !,dadurch gekennzeichnet, daß bei hoher Fehlerdichte für mehr als eine Adressenstelle die Adreßsignale in beiden Polaritäten erzeugt werden.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Wahl der vertauschbaren Adressen so getroffen wird, daß in einem Speicherbaustein möglichst weit voneinander entfernt liegende Zellen angesprochen werden.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekc ,nzeichnet, daß auf der Speicherbaugruppe für diejenigen Adreßstellen, für die Adreßsignale in beiden Po! ritäten bereitgestellt werden, Adressenleitungen für beide Polaritäten in die Nähe, z. B. unter die Bausteine geführt und dort mit Hilfslötaugen (2, 3, 4) zur Herstellung von diskreten Verdrahtungen (5) versehen sind.

Es sei angenommen, daß in einem Speichersystem eine zentrale Fehlerkorrekturschaltung vorgesehen ist. Es kann also ein Fehler im Speicherwort der Breite W (z. B. W= 72 bit) korrigiert und deshalb toleriert werden. Weiter sei angenommen, daß die Speicherbausteine in N = 2" Worte zu je ein bit organisiert seien, so z. B. in 2'⁴ = 16 384 Worten zu 1 bit Außerdem soll die Anzahl /der Fehler in einem Speicherbaustein so gering sein, daß die Wahrscheinlichkeit für Doppel- oder ίο Mehrfachfehler im Datenwort in erträglichen Grenzen bleibt

Die Wahrscheinlichkeit Pm für das Auftreten von solchen Doppelfehlern läßt sich wie folgt berechnen:

Wahrscheinlichkeit für Fehlerzahl pro Zeilenzeile