DE2851608A1

DE2851608A1 - Schaltungsaufbau

Info

Publication number: DE2851608A1
Application number: DE19782851608
Authority: DE
Inventors: Robert B Johnson; Jun Chester M Nibby
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Inc
Priority date: 1977-12-01
Filing date: 1978-11-29
Publication date: 1979-06-07
Also published as: AU4203678A; FR2410937A1; FR2410937B1; DE2851608C2; JPS54151329A; YU39570B; GB2009517B; US4190901A; YU271878A; AU517165B2; GB2009517A; CA1119314A

Description

Die vorliegende Erfindung betrifft einen Schaltungsaufbau nach dem Gattungsbegriff des Anspruches 1 sowie ein Verfahren zur Errichtung eines derartigen Schaltungsaufbaues.

Der erfindungsgemäße Schaltungsaufbau dient insbesondere der erleichterten Herstellung verschiedener Einheiten eines Datenverarbeitungssystems.

Während der letzten fünfzehn Jahre hat sich die Komponentendichte in der Technologie der integrierten Schaltkreise um 4 - 5 Größenordnungen erhöht. Dies bedeutet, daß in dieser Technologie ausgehend von einem einzigen Element auf einem Chip Komponentendichte in der Größenordnung von einigen zehntausend Elementen pro Chip erreicht wurden. Hierdurch waren die Computerhersteller in der Lage, den Benutzern eine größere Vielzahl von Hardware-Merkmalen bei reduzierten Kosten anzubieten.

Während jedoch die Fortschritte in der Technologie der integrierten Schaltkreise die Kosten bei der Bildung solcher Merkmale in den verschiedenen Elementen eines Computers reduziert haben, sind die Herstellungskosten solcher Elemente gestiegen.

Beispielsweise wurden wesentliche Kostenreduktionen bei Computerspeichern infolge der Fortschritte bei der Technologie der integrierten Schaltkreise erzielt. Die Bildung verschiedener Arten von Fehlerfeststell- und/oder Korrekturschaltkreisen zusammen mit einer Erhöhung der Zugriffsgeschwindigkeit und der Schaffung von Puffer- oder Abrufmöglichkeiten haben jedoch die Hersteller gezwungen, eine Anzahl von unterschiedlichen Arten von Speichereinheiten vorzusehen. Dies hat seinerseits die Anzahl unterschiedlicher Typen von Platinen mit integrierten Schaltkreisen erhöht. Andererseits ist die Anzahl der integrierten Schaltkreischips, die normalerweise auf einer einzigen Platine angeordnet sind, gestiegen. Um hinsichtlich der Merkmale eines Systems unterschiedliche Wahlmöglichkeiten anbieten zu können, haben die Computerhersteller bislang entsprechend den unterschiedlichen Wahlmöglichkeiten verschieden aufgebaute und unterschiedlich Bestückte Schaltungsplatinen an-

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geboten. Andere Hersteller haben die Anzahl von Schaltungsplatinen reduziert, indem sie verschiedene Wahlmöglichkeiten auf einer einzigen Schaltungsplatine vorgesehen haben und.r.indem sie nur die Schaltkreise miteinander verbunden haben, die der verwendeten Wahlmöglichkeit zugeordnet sind. Während hierdurch die Herstellungskosten vermindert wurden, ist die Anzahl der erforderlichen integrierten Schaltkreise angestiegen^ wodurch sich die Kosten erhöht haben.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Schaltungsaufbau anzugeben, durch den die Hers hellung der Elemente eines Computers bei gleichzeitiger Berücksichtigung einer Vielzahl von Wahlmöglichkeiten erleichtert und verbilligt wird. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Schaltungsaufbaues sowie eines Verfahrens zu dessen Herstellung sind den Unteransprüchen entnehmbar.

Ein bevorzugtes Ausführungsbeispiel der Erfindung betrifft den Aufbau eines Speicher-Subsystems. Das Speicher-Subsystem, ist so entworfen, daß es wahlweise mit einem von mehreren Merkmalen ausgestattet ist. Derartige Systeme erfordern normalerweise eine Anzahl unterschiedlicher Schaltungsplatinen mit einer entsprechenden Anzahl unterschiedlicher Leitungsmuster. Gemäß der vorliegenden Erfindung ist jedoch das Speicher-Subsystem unter Verwendung eines einzigen Leitungsmusters auf einer gedruckten Schaltungsplatine aufgebaut, wobei die Schaltungsplatine zweiseitig bedruckt ist.

Das Leitungsmuster wird durch Ätzen auf beiden Seiten der gedruckten Schaltungsplatine aufgebracht und umfasst die erforderliche Anzahl von horizontalen und vertikalen Leitungspfaden, die der Verbindung der auf der Schaltungsplatine angeordneten integrierten Schaltkreise dienen. Das Leitungsmuster umfasst vorbestimmte Verbindungsmuster zwischen Lochgruppen, die erfindungsgemäß vorgesehen sind. Gemäß der vorliegenden Erfindung umfasst die Schaltungsplatine erste Lochgruppen, die für die Montage von Gruppen integrierter Schaltkreise gebohrt werden. Diese integrierten Schaltkreise

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dienen der Verwirklichung einer ersten Merkmalgruppe, und sie sind mit anderen integrierten Schaltkreisen des Subsystems verbunden, die in anderen Abschnitten der Platine montiert sind.

Gemäß der vorliegenden Erfindung umfasst die Schaltungsplatine zweite Lochgruppen, die in die Schaltungsplatine mit einem vorbestimmten Abstand von den ersten Lochgruppen gebohrt sind. Diese zweiten Lochgruppen dienen der Montage alternativer Gruppen integrierter Schaltkreise, die mit anderen integrierten Schaltkreisen zu verbinden sind bzw. der alternativen Verbindung bestimmter Gruppen solcher anderen Schaltkreise dienen. Die sich ergebende Anordnung dient der Verwirklichung von Merkmalwahlmöglichkeiten im Unterschied zu der ersten Gruppe von Merkmalswahlmöglichkeiten.

Während der Bildung eines vollständigen gedruckten Schaltungsaufbaues wird die Platine nur mit jenen integrierten Schaltkreisen besttickt, die für die Bildung eines Speicher-Subsystems mit der gewünschten Wahlmöglichkeit erforderlich sind. Die erforderliche Anzahl integrierter Schaltkreise wird nach ihrer Anordnung in der richtigen Weise verlötet, um die Verbindung mit den anderen Integrierten Schaltkreisen in anderen Abschnitten der Platine herzustellen.

In einem bevorzugten Ausführungsbeispiel der Erfindung kann das Subsystem beispielsweise so aufgebaut werden, daß es entweder das Merkmal eines Einzelwortabrufes bzw. eines Doppelwortabrufes oder das Merkmal einer Paritätsprüfung bzw. einer Fehlerfeststellung und Korrektur (EDAC^-. - error detection and correction) aufweist. Die ersten Gruppen von Löchern werden benutzt, um integrierte Schaltkreise zu verbinden, die die Schaltkreise umfassen,

welche für den Döppelwortabruf und die Paritätsprüfung erforderlich sind. Die zweiten Gruppen von Löchern werden benutzt, um alternativ Verbindungen für integrierte Schaltkreise vorzusehen, ©Lie für den, Einzelwortab£uf und die Feh ler festste llung und Korrektur CEDAC) erforderlich sind.

Es Sei darauf verwiesen -₀ daß die gedruckte ßchaltungsplatine nur

mit jenen integrierten Schaltkreisen bestückt wird, die für den Aufbau eines Speicher-Subsystems mit der Kombination der ausgewählten Merkmale erforderlich sind. Hierdurch wird die Anzahl der integrierten Schaltkreischips für ein gegebenes Subsystem auf ein Minimum reduziert. Beispielsweise werden in dem Fall eines Speicher-Subsystems mit einem Einzelwortabruf die für den Doppelwortabruf erforderlichen zusätzlichen Chips entfernt. Gemäß dem bevorzugten Ausführungsbeispiel· ist es möglich, vier verschiedene Speicher-Subsysteme unter Benutzung eines einzigen Leitungsmusters aufzubauen.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigen:

Figur 1 einen Teil eines Speicher-Subsystems, daß gemäß der vorliegenden Erfindung wahlweise mit bestimmten Merkmalen ausgestattet ist.

Figuren 2a und 2b die Leitungsmuster auf beiden Seiten einer

gedruckten Schaltungsplatine, wie sie für den Aufbau des Speicher-Subsystems gemäß Figur 1 verwendet wird.

Figuren 2c bis 2h Teile der gedruckten Schaltungsplatine und

spezifischer, integrierter Schaltkreise, wie äie für den Aufbau des Speicher-Subsystems gemäß Figur 1 verwendet werden." Die Verbindung der Teile gemäß den Figuren 2c, 2d und 2g gemäß der vorliegenden Erfindung in näheren Einzelheiten.

die Schaltkreise und elektrischen Verbindungen gemäß Figur 3 für die Bildung eines ersten Wahlmerkmales in dem Speicher-Subsystem 'gemäß Figur 1 in näheren Einzelheiten, die erfindunggemäße Verbindung der Teile gemäß den Figuren 2e, 2f und 211 in näheren Einzelheiten.

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Figur 3

Figur 4

Figuren 5 und 7

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Figuren 6, 8a und 8b die Schaltkreise und elektrischen Verbindungen gemäß Figur 4 für die Bildung eines Wahlmerkmales in dem Speicher-Subsystem gemäß Figur 1 in näheren Einzelheiten.

Anhand der Figuren 1 bis 8b sei ein bevorzugzes Ausführungsbeispiel der vorliegenden Erfindung im folgenden näher beschrieben. Gemäß Figur 1 ist ein Teil der Schaltkreise dargestellt, die ein Speicher-Subsystem 100 gemäß der vorliegenden Erfindung aufweist. Das Subsystem 100 umfasst einen Adressensteuer- und Verteilungsabschnitt 101, eine Speichersteuerung und eine Anzahl von verbindbaren Speichereinheiten mit einer Kapazität von 8K Worten. Die Speichersteuerung umfasst einen Leseabschnitt 103, und einen Schreibabschnitt 104. Die Speichereinheiten sind in einem Speicherabschnitt 102 enthalten.

Der Abschnitt 101 erhält 24 Adressignalleitungen und eine Adressparitätsleitung über eine Anzahl von Eingabe/Ausgäbe- Treiberempfangsschaltkreisen 101-2 zugeführt. JDie Schaltkreise liefern die Signale BSAD0010 bis BSAD221O und das Signal BSAP0010, die an verschiedene Funktionsbereiche des Subsystems 100 verteilt werden. Die Signale BSAD0010 bis BSAD0610 und das Signal BSMREF10 werden Vergleichschaltkreisendes Blockes 101-4 zugeführt. Diese Schaltkreise liefern eine geeignete Identifikation eines Speichermoduls, die über nicht dargestellte statische Modul-Auswahlschalter definiert wird, wobei ein Ausgangssignal MYADG010 erzeugt wird. Die Signale BSAD0710 und BSAD221O werden einem Schalternetzwerk 101-6 zugeführt,das das Signal J3SADX010 erzeugt. Dieses Signal gestattet die Auswahl des richtigen Speichermoduls, der die Stapel 102-2 und 102-4 aufweist. Andere Schaltkreise innerhalb des Blockes 101-4 erzeugen ein gerades Modul-Paritätssignal MODPAROO aufgrund der Signale BSAP0010 und BSAD0010 bis BSAD0710.

Das Schalternetzwerk 101-6 erzeugt Signale BSADX010 bis BSADX510, die als Eingangssignale einem oder zwei Adressregistern in noch

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zu erläuternder Weise zugeführt werden. In Abhängigkeit davon, welchen Merkmalstyp das Speicher-Subsystem bzw. die Steuerung aufweisen soll, wird die gedruckte Schaltungsplatine mit Schaltkreisen eines oder beider Adressregister in Figur 1 bestückt. Insbesondere umfasst ein Speicher-Subsystem im Falle eines Doppelwortabrufes in seinem Abschnitt 101 ebenfalls die Schaltkreise eines geraden Adressregisters 101-8a und zugeordnete Logikschaltkreise 101-11a. Jedes Adressregister umfasst einen Gatterschaltkreis zur Erhöhung des Registerinhaltes auf den Wert "0" nach der Speicherung eines Zählstandes von "1" in den am wenigsten signifikanten 8 Bit-Positionen.

Die Schaltkreise in dem Abschnitt 101, die bei der Verwirklichung eines Doppelwortabrufes vorgesehen sind, sind in gestrichelten Linien veranschaulicht. Die Anordnung dieser Schaltkreise versieht die Steuerung mit der Möglichkeit des Zugriffs auf zwei Worte des Speicherabschnittes 102, wobei diese Möglichkeit als Doppelwortabrufmerkmal bezeichnet ist. Wenn die Steuerung mit der Möglichkeit des Zugriffs auf ein Einzelwort aus dem Speicherabschnitt 102 versehen ist, so wird diese Möglichkeit als Einzelwortabrufmerkmal bezeichnet. Wie hier erläutert wird, ist das Speicher-Subsystem 100 nicht mit den in gestrichelten Linien dargestellten Schaltkreisen bestückt. Gestrichelte Linien werden in Figur 1 ebenfalls benutzt, um die Verbindungen ander er «-Eingangssignale mit einer Anzahl von Gattern und Invertern in den Blöcken 101-12 und 101-14 und mit dem Decodierer des Blockes 101-1Oa zu zeigen, die bei der Verwirklichung des Doppelwortabrufmerkmales erforderlich sind. Die Anordnung der Verbindungen wird in näheren Einzelheitert unter Bezugnahme auf die Figuren 5 bis 8b erläutert.

Gemäß Figur 1 werden bei einem Speicher-Subsystem mit Doppelwortabruf die Signale BSAD1115 bis BSAD2010 und die Signale BSADX010 bis BSADX610 von dem Schalternetzwerk 101-6 dem geraden Adressregister 101-8a und dem ungeraden Adressregister iO1-8b als Eingangssignale zugeführt. Während des Betriebs mit Doppelwortabruf speichern diese Register das von dem Sammelkanal empfangene Adresswort für einen vollständigen BetriebszArtlu«. Die Register 101-8a und

101-8b erlauben die Erhöhung des in ihnen gespeicherten Adresswortes aufgrund von ErhöhungsSignalen MAREUC1O und MAROUC1O, die von den Schaltkreisen des Blockes 101-7 aufgrund der Decodierung der Signale MEMBUZ10 und MLADX210 erzeugt werden. Die Schaltkreise des Blockes 101-7 umfassen herkömmliche Inverter- und Speicherschaltkreise, wie sie für die Erzeugung geeigneter Erhöhungssignale erforderlich sind. Jedes der NAND-Gatter 101-9a and 101-9b erzeugt das geeigngete Adressen-Austastsignal ADDSTROO, um die zugeordneten Register zuladen. Beide Register werden durch das Signal. MYCLRRtO auf "0" zurückgestellt.

Von den Stufen der Adressregister i0i-8a und 10.1-8b werden die Adressignale MAREX310 bis MARE20-10 und MAROI310 bis MAR02010 über getrennte Wege den Multiplexerschaltkreisen 10i-11a und iO1-11b zugeführt, in welchen sie mit aufgefrischten Adressignalen REFAD110 bis REFAD610 kombiniert werden. Die Signale werden sodann über die Inverterschaltkreise der Blöcke 101-14 und 101-16 den MOS-Speichern mit wahlfreiem Zugriff in den ungeraden und geraden Speicherstapeln 102-2 und 102-4 zugeführt. In gleicher Weise werden die Signale MAREX410, MAREX510, MARE1110 und MARE1210 und die Signale MAR0X410, MAR0X510, MAR01110 und MAR01210 von den dargestellten Stufen über getrennte Wege und NAND-Gatterschaltkreise der Blöcke 101-12 und 101-18 den entsprechenden Speichereinheiten der geraden und ungeraden Stapelblöcke 102-2 und 102-4 zugeführt. Ferner werden die Signale MAREX10, MAREX310 und die Signale MAR0X10 und MAR0X310 den Decodierschaltkreisen der Blöcke 101-1Oa und 101-10b entsprechend zugeführt, welche ihrerseits Signale MCEDE010 bis MCEDE310 und MCED0010 bis MCED0310 erzeugen, die den Freigabe-Taktschaltkreisen der Speichereinheiten zugeführt werden.

Die Signale MAREX400, MAREX510, MARE1100 bis MARE2000 und die Signale MAR0X400, MAR0X500, MAR01100 bis MAR02000 liefern die Adressen innerhalb jedes der beiden δΚ-MOS-RAM-Speicher mit den geraden und den ungeraden Speicherstapeln 102-2 und 102-4. Da zwei 8K-M0S-Speicher vorgesehen sind, werden die Gatterschaltkreise und Inverterschaltkreise der Blöcke 101-12, 101-14, 101-18 und 101-16 für jedes Eingangs-Adressignal dupliziert, das den geraden und ungeraden

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Stapeln 102-2 und 102-4 zugeführt wird. Das Signal MLADX2OO legt fest, welcher Stapel die verzögerten Zeittaktsignale während des Doppelwortabrufes zugeführt erhält, während die Signale MAREX100, MAREX300 und MAR0X110 und MAR0300 die geeigneten Freigabe-Taktsignale für den geraden und ungeraden SpeicherstapeI 102-2 und 102-4 liefern.

Im Falle eines Speicher-Subsystems mit Einzelwortabruf werden die SignaleBSADi110 bis BSAD2O1O und die Signale BSADX11O bis BSADX61O als Eingangssignale den ungeraden Adressregistern 101-8b zugeführt. Von dem Register 101-8b werden die Adressen an die Multiplexerschaltkreise 101-11b geliefert, in welchen sie mit Aufrisch-Adresssignalen REFAD110 bis REFAD610 kombiniert werden. Von dort werden die Adressignale MAD01310 bis MAD02010 über die Inverterschaltkreise der Blöcke 101-14 und 101-16 an die geraden und ungeraden Speicherstapel 102-2 und 102-4 weitergereicht. In gleicher Weise werden die Signale MAR0X410, MAR0X510, MAR0X1110 und MAD0X1210 über NAND-Gatter in den Blöcken 101-12 und 101-18 als Eingangssignale den geraden und ungeraden Speicherstapeln zugeführt. Die Signale MADEX4OO, MADEX500, MADE1100 bis MADE2000 und die Signale MAD0X400, MAD0X500, MAD01100 bis MAD02000, die von dem ungeraden Adressregister 101-8b abgeleitet werden, liefern die Adressen für einen Speicherplatz innerhalb einer jeden 8K-M0S-Speichereinheit. Die Signale MAR0X110 und MAR0X310 werden als Eingangssignale sowohl den Decodierschaltkreisen 101-1Oa und 101-1Ob für die Erzeugung der Freigabe-Taktsignale für die geraden und ungeraden Speicherstapel 101-2 und 101-4 zugeführt. ■

Die anderen .Abschnitte 103 und 104 umfassen die Register, Multiplexerschaltkreise und Daten-Steuerlogikschaltkreis, die das Einschreiben und/oder Auslesen von Daten zwischen den Speicherstapeln 102-2 und 102-4 und dem Sammelkanal ermöglichen. Das: Speicher-Subsystem 100 kann eines von zwei Datenformaten aufweisen, wobei ein Format für die! EDAC-WahlmÖglichkeit und das andere Format für

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Speicher mit Paritätsprüfung vorgesehen ist. In jenen Subsystemen mit dem EDAC-Merkmal enthält jedes Wort 16 Datenbits und 6 Prüfbits, die benutzt werden, um Einzelbitfehler in dem Datenwort festzustellen und zu korrigieren und um Doppelwortfehler in dem Datenwort festzustellen und diese, ohne Korrektur zu signalisieren. Die Subsysteme, die mit dem Merkmal der Paritätsprüfung ausgestattet sind, und die als Nicht-EDAC-Speicher bezeichnet werden, umfassen Worte mit 16 Datenbits und 2 Paritätbits, wobei ein Paritätbit für jedes Datenbit vorgesehen ist.

Während eines Lesezyklus werden in einem Nicht-EDAC-Speicher-Subsystem die 16 Datenbits und die zwei Paritätsbits oder in einem EDAC-Speicher-Subsystem die 16 Datenbits und die 6 Prüfbits entweder von dem ungeraden oder geraden adressierten Speicherstapel in die geraden und ungeraden lokalen Datenregister-103-2 und 103-4 übertragen. Jeder Stapel kann unabhängig von dem anderen ausgelesen werden und im Fall eines Speicher-Subsystems mit Doppelwortabruf kann ein Zyklus ausgelöst werden, wobei ein Stapel früher und ein Stapel später ausgelesen wird. Die Freigabe der Register 103-2 und 103-4 wird durch die Schaltkreise des Blockes 103-6 gesteuert. Diese Schaltkreise weisen einen herkömmlichen Aufbau auf, und sie werden aufgrund von Signalen MLADX200 und MLADX210 betätigt, um Signale MUXDSTO2 und MÜXDATO1 zu erzeugen, die für die Freigabe der Register 103-2 und 103-4 erforderlich sind.

Im Falle eines Nicht-EDAC-Speicher-Subsystems werden Informationswortsignale MDOMOO bis MDOM15 von den geraden und ungeraden Registern 103-2 und 103-4 als Eingangssignale den Schaltkreisen des Blockes 103-10 zugeführt, der diese Signale invertiert, um Ausgangssignale MD0C0010 bis MD0C1510 zu erzeugen. Die Paritätssignale MDOMCO und MD0MC1 werden den Schaltkreisen des Blockes 103-15 zugeführt, die diese Signale invertieren, um Paritätssignale MD0CP010 und MD0CP810 zu erzeugen. Diese Signale werden als Eingangssignale den Treiberschaltkreisen des Blockes 103-20 zugeführt.

Bei EDAC-Speicher-Subsystemen werden die in den Registern 103-2

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und 103-4 geladenen Daten- und Prüfbitsignale als Eingänge 6-Paritätsgeneratorschaltkreisen für 9 Bit zugeführt, die die EDAC-Decodierschaltkreise des Blockes 103-11 umfassen. Diese Schaltkreise erzeugen 6 'Syndrombitsignale MSYNDOOO bis MSYND500.

Die erzeugten Syndrombitsignale werden als Eingangssignale 5 Fehlerfeststell-Schaltkreisen innerhalb des Blockes 103-12 zugeführt. Diese Schaltkreise decodieren die zugeführten Eingangssignal und erzeugen geeignete Ausgangssignale MEDLXX-OO zur Zuführung zu einer Anzahl exklusiver ODER-Schaltkreise, die die Korrekturschaltkreise des Blockes 103-14 umfassen. Die Korrekturschaltkreise vergleichen die EDAC-Fehlerfeststellsignale MEDLXX-OO mit den eingehenden Datensignalen MDOMOO bis MDOM15 von den Registern 103-2 und 103-4. Bei Feststellung eines Einzelbitfehlers invertieren EDAC-Fehlerfeststellschaltkreise den Zustand des zugeordneten Datenoder Fehlerbitsignales. Dadurch wird andererseits der Zustand der Daten- oder Paritätsinformation korrigiert.

Die Schaltkreise des Blockes 103-16 und andere Schaltkreise des Blockes 103-15 erzeugen Sammelkanal-Paritätssignale und spezielle Fehlersignale, um Paritäts-Doppelbit- und Einzelbit-Fehlerzustände entsprechend zu signalisieren. Bezüglich einer detailierten Erläuterung der Erzeugung solcher EDAC-Signale und des Betriebs eines

die bevorzugten EDAC-Schaltkreises sei auf DE-OS 27 42 881 verwiesen. Wie in dem Nicht-EDAC-Speicher-Subsystem werden die an den Ausgängen der Schaltkreise 103-14 auftretenden korrekten Datensignale MDOCOO bis MD0C15 ebenso wie die an den Ausgängen der Schaltkreise der Blöcke 103-15 und 103-16 auftretenden Fehlersignale als Eingangs; signale den .Treiberschaltkreisen des Blockes 103-20 zugeführt.

Der Abschnitt 104 führt zwei Arten von Schreiboperationen, eine Wort-Schreiboperation und eine Byte-Schreiboperation, aus. Für die Zwecke der vorliegenden Erfindung sei nur die Wort-Schreiboperation erläutert. Während einer Wort-Schreiboperation werden die 16 Datenbitsignale BSDTOO bis BSDT15 und die 2 Paritätsbitsignale BSDPOO und BSDP01 als Eingangssignale den Empfängerschaltkreisen der Blöcke 104-2 und 104-4 zugeführt. Die Signale werden ihrerseits in die

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Datenregister 104-6 und 104-8 geladen. Von dort werden Daten- und Paritätsbitsignale als Eingangssignale jedem Multiplexer-Schaltkreis des Paares von Multiplexer-Schaltkreisen 104-10 und 104-12 zugeführt. Die aus dem Abschnitt 103 ausgelesenen Datensignale und Patitätssignale werden dem anderen Eingang eines jeden der Multiplexer-Schaltkreise 1O4-1O und 104-12 zugeführt.

In Nicht-EDAC-Speicher-Subsystemen werden die Daten- und Paritätsbitsignale als Eingangssignale den MOS-Speichereinheiten der Stapel 1Ό2-2 und 102-4 zugeführt. In EDAC-Speicher-Subsystemen werden die Daten- und Paritätsbitsignale als Eingangssignale den EDAC-Codierschaltkreisen des Blockes 104-16 zugeführt. Nur die Datenbits werden jedoch als Eingangssignale den MOS-Speichereinheiten der Stapel 102-2 und 102-4 zusammen mit 6 Prüfbits zugeführt, die durch die Schaltkreise des Blockes 104-16 erzeugt werden.

Die EDAC-Codierschaltkreise des Blockes 104-16 umfassen 6Paritäts-ErZeugungsschaltkreise für 9 Bit, die die 6 Prüfbits erzeugen, die in den Speicherabschnitt 102 eingeschrieben werden. Zwecks weiterer Information sei erneut auf die vorstehend genannte DE-OS verwiesen.

Es sei vermerkt, daß Figur 1 ebenfalls die Festlegung der verschiedenen Arten von integrierten Schaltkreisen enthält, die bei der Verwirklichung der Wahlmerkmale in dem Speicher-Subsystem 100 benutzt werden. Beispielsweise können die geraden Adressregister 101-8a und Multiplexer-Schältkreise 101-11a, die für die Verwirklichung des Doppelwortabrufes erforderlich sind, mit folgenden Bausteinen verwirklicht werden:

Synchrone 4 Bit Aufwärts/Abwärtszähler SN74193, NAND-Gatter SN74S133 mit 13 positiven Eingängen und Datenselektor/Multiplexer SN74S157.

Die Gatter-Pufferschaltkreise der Blöcke 101- 12 und 101-18 können durch positive NAND-Gatter vom Typ SN74HOO und die Inverterschaltkreise der Blöcke 101-14 und 101-16 können durch Inverter SN74HO4 verwirklicht werden. Die Decodierschaltkreise des Blockes 101-1Oa können mit positiven NAND-Gattern vom Typ SN74SOO und SN74SO8 auf-

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gebaut werden'. Jeder der erwähnten Schaltkreise wird durch die Firma Texas Instruments Inc. hergestellt und ist in näheren Einzelheiten in dem Buch "The TTL Data Book for Design Engineers" copyright 1973 von Texas. Instruments Inc. näher beschrieben.

Was die Nicht-EDAC-Speicher-Subsysterne betrifft, so können die Inverterschaltkreise des Blockes 103-10 durch positive NAND-Gatter vom TYP SN74HOO aufgebaut werden. Für EDAC-Speicher-Subsysteme können die Decodierschaltkreise des Blockes 103-11 und die Codierschaltkreise des Blockes 104-16 mit dem Baustein von dem Typ 82S62 von der Firma Signetics Corporation verwirklicht werden. Die EDAC-Fehlerfeststellschaltkreise- des Blockes 103-12 können durch Bausteine vom Typ SN74S13.8 aufgebaut werden, während die EDAC-Datenkorrektur- und Inverterschaltkreise des Blockes 103-14 aus Exklusiv- ODER-Gattern vom Typ SN74S86 aufgebaut werden

Blockes
können. Der Paritätsschaltkreis desViO3-15 und die Fehlerschaltkreise des Blockes 103-16 können durch positive UND-Gatter vom Typ SN74S11 und Exklusiv- ODER-Gatter vom Typ SN74S86 verwirklicht werden. Der Block 103-16 kann unter Verwendung eines positiven UND-Gatters vom Typ SN74S11, eines positiven NAND-Gatters vom Typ SN74S13; und einen Paritätsgenerator und Prüfer vom Typ SN82S62 verwirklicht werden. Mit Ausnahme des Bausteines vom Typ 82S62 werden alle verbleibenden Schaltkreistypen von der Firma Texas Instruments Inc. hergestellt. Zwecks weiterer Information betreffend die spezielle Schaltungsanordnung sei auf die vorstehend erwähnte DE-OS 27 42 881 verwiesen.

Gemäß dem Prinzip der vorliegenden Erfindung wird das Speicher-Subsystem 100 u,nter Verwendung einer zweiseitig bedruckten Schaltungsplatine aufgebaut. Die Figuren 2a und 2b zeigen die beiden Seiten mit dem Leitersystem der Platine gemäß der vorliegenden Erfindung. Bestimmte Teile der zweitseitig bedruckten Schaltungsplatine·, die für den Schaltungsaufbau verwendet wird, sind in den Figuren 2c bis 2h dargestellt.

Die Figuren 2c, 2d und 2g zeigen die verschiedenen horizontalen und vertikalen Verbindungen auf den beiden Seiten der Platine für

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die Verbindung der verschiedenen Arten von Schaltkreis-Chips für die wahlweise Verwirklichung des EDAC- und Nicht-EDAC-Merkmales innerhalb des Speicher-Subsystems 100. Die: Figuren zeigen ebenfalls die Anordnung von Lochgruppen, die erfindungsgemäß gebohrt werden, und in die die Schaltkreis-Chips eingesetzt werden. Die Anordnung der spezifischen Schaltkreis-Chips gemäß dem EDAC-Merkmal, wie es in Figur 1 mit gestrichelten Linien veranschaulicht ist, ist in den Figuren 2c und 2g ebenfalls durch gestrichelte Linien veranschaulicht, wobei die Chips in· eine Lochgruppe eingesetzt werden. Die spezifische Anordnung der Schaltkreis-Chips gemäß einem in Figur 1 dargestellten Nicht-EDAC-Merkmal ist in Figur 2d durch ausgezogene Linien dargestellt, wobei die Chips in eine andere Lochgruppe jeweils eingesetzt werden.

In gleicher Weise zeigen die Figuren 2c, 2f und 2h die verschiedenen horizontalen und vertikalen Verbindungen auf der erstenund zweiten Seite der Platine für die Verschaltung der verschiedenen Arten von Schaltkreis-Chips bei wahlweiser Verwirklichung eines Doppelwortabrufes und eines Einzelwortabrufes innerhalb des Speicher-Subsystems 100. Diese Figuren veranschaulichen ebenfalls die Anordnung der Lochgruppe auf der Platine, in die die Schaltkreis-Chips einzusetzen sind. Die spezifische Anordnung der Schaltkreis-Chips bei einem Doppelwortabruf, wie er in Figur'1 durch gestrichelte Linien berücksichtigt ist, in eine Lochgruppe ist in den Figuren 2e und 2h ebenfalls durch gestrichelte Linien und Schraffierung dargestellt. Die spezifische Anordnung der Schaltkreis-Chips bei einem Einzelwortabruf, wie er in Figur 1 durch ausgezogene Linien berücksichtigt ist, in anderen Lochgruppen ist in Figur 2f durch ausgezogene Linien und Schraffierung veranschaulicht.

Die Figuren 2c und 2d seien nunmehr unter Bezugnahme auf die Figuren 3 und 4 näher betrachtet. Figur 3 veranschaulicht die Verbindung der ersten und zweiten Lochgruppen bei wahlweiser Verwirklichung des EDAC- und Nicht-EDAC-Merkmales gemäß der Lehre der vorliegenden Erfindung. Diese Figur zeigt insbesondere Einzelheiten der Verbindungen horizontaler und vertikaler Leitungen der ersten und zweiten Lochgruppen. Die horizontalen Lochverbindungen entspre-

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chen jenen in Figur 2a dargestellten Verbindungen auf der einen Seite der Platine. Die vertikalen Lochverbindungen entsprechen jenen in Figur 2b dargestellten Verbindungen auf der zweiten Seite der Platine.

Gemäß Figur 1 ist eine erste Lochgruppe mit der Bezugsziffer 1 versehen, während eine zweite unterschiedliche Lochgruppe mit der Bezugsziffer 1a versehen ist. In dem bevorzugten Ausführungsbeispiel sind die Lochgruppen typischerweise um einen Abstand von 2,5mm von einander entfernt. Jede Lochgruppe nimmt 14 Anschlußstifte eines speziellen integrierten Schaltungsbausteines auf, der einen oder mehrere Schaltkreise enthält. Ein Beispiel für die in die Lochgruppen speziell eingesetzten Schaltkreise ist in Figur 4 gegeben. In EDAC-Speicher-Subsystemen liefern 'Exklusiv-ODER-Schaltkreise vom Typ SN74S86, die in die mit der Bezugsziffer 1 bezeichneten Lochgruppen eingesetzt werden, Ausgangssignale an die Treiberschaltkreise 103-20. In einem Nicht-EDAC-Speicher-Subsystem liefern NAND-Gatter vom Typ SN74HOO, die in die mit der Bezugsziffer 1a bezeichneten Lochgruppen eingesetzt werden, eine andere Gruppe von Ausgangssignalen an die Treiberschaltkreise 103-20.

Es sei darauf verwiesen, daß jeder Exklusiv-ODER-Schaltkreis an einem Eingangsanschluß ein Signal von den Registern 103-2 und 103-4 gemäß Figur 1 (z.B. am Anschlußstift 1) zugeführt erhält, während dem anderen Eingangsanschluß ein Signal von den Schaltkreisen des Blockes 103-12 zugeführt wird. Bei dem anderen einzusetzenden Schaltkreis sind beide Eingangsanschlüsse miteinander verbunden. Diese Verbindung entspricht der vertikalen Linie zwischen Anschlußstiften la und 2a in Figur 3. Ebenso ist ein Eingangsanschluß mit dem Eingangsanschluß eines Exklusiv-ODER-Schaltkreises verbunden, dem ein Signal von den Registern 103-2 und 103-4 gemäß Figur 4 zugeführt wird. Diese Verbindung entspricht der horizontalen Linie zwischen den Punkten 1 und 1a in Figur 3. In gleicher Weise sind die Ausgangsanschlüsse der beiden Schaltkreise miteinander verbunden. Diese Verbindung entspricht der Linie zwischen den Punkten 3 und 3a in Figur 3.

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Die verbleibenden 3 Exklusiv-ODER-Schaltkreise und NÄND-Schalt-

. in
kreise sindVder in Figur 4 gezeigten Weise miteinander verbunden _f wie dies in Figur 3 durch die entsprechenden Leitungen gezeigt ist. Mit solchen Verbindungen werden durch die Exklusiv-ODER-Schaltkreise bzw. alternativ durch die NAND-Schaltkreise die geeigneten Ausgangssignale erzeugt, wobei die NAND-Schaltkreise als Inverter arbeiten, in dem beide Eingangsanschlüsse miteinander verbunden sind.

Gemäß der vorliegenden Erfindung werden bei einem Speicher-Subsystem mit einem EDAC-Merkmal die beiden Seiten der Schaltungsplatine mit bestimmten Typen von integrierten Schaltungsbausteinen bestückt. Gemäß Figur 2c werden die Positionen NO3, MO2, LO2 und LO3 mit Schaltkreisen vom Typ SN74S86. bestückt, die den Schaltkreisen 1O3-T4a bis 103-14d entsprechen· und schraffiert und mit gestrichelten Linien dargestellt sind. Die Schaltungsplatine ist ferner mit den verbleibenden integrierten Schaltungsbausteinen 103-11a bis iO3-11f, 1O3-12a bis 1O3-12e, 103-15a .und 1O3-15b, 1O3-16a und 103-16b und 104-16a bis -104-16f bestückt. Nicht dargestellte integrierte Schaltungsbausteine sind ebenfalls auf der Schaltungsplatine angeordnet, wobei diese Schaltungsbausteine die anderen Schaltkreise des Speicher-Subsystems 100 umfassen.

Gemäß der vorliegenden Erfindung werden zwecks Schaffung eines Nicht-EDÄC-Speieher-Subsystems in andere Lochgruppen der zweiseitig bedruckten Schaltungsplatine an den Positionen N03, M02, L02 und LO3 integrierte Schaltungen vom Typ SN74HOO eingesetzt, die den Schaltkreisen 103-1Oa bis 103-1Od entsprechen. Diese Bausteine sind schraffiert und mit ausgezogenen LinienVFigur 2d angedeutet. Gemäß Figur 2d ist die gedruckte Schaltungsplatine nicht mit EDAC-Schaltkreisen 103-11a bis 103-11g, 103-12a bis 103-12e, 103-15a und 103-15d, 103-16a bis 103-16b und 104-16a bis iO4-16f bestückt. Der Baustein 103-11h kann ebenfalls bei der vorliegenden Erfindung entfernt werden. Dieser Baustein ist nur dargestellt, weil ein Teil von ihm für Diagnosezwecke verwendet wird. Es kann den Figuren 1 und 2d entnommen werden, daß bestimmte Verbindungen in der Schaltungsplatine vorgesehen sind. Die Verbindungen legen Eingangs- und Aus-

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gangs-Paritat'ssignale an die Blöcke 102 und 103-20 an, die bei Entfernung der Schaltkreise der Blöcke 104-16 und 103-15 erforderlich sind. Die Anordnung gemäß der vorliegenden Erfindung, gestattet somit die Entfernung einer beträchtlichen Anzahl von integrierten Schaltungsbausteinen, wodurch die gesamten Herstellungskosten des Speicher-Subsystems verringert werden.

Die Figuren 2e und 2f seien nunmehr in näheren Einzelheiten unter Bezugnahme auf die Figuren 5 bis 8b betrachtet. Die Figuren 5 und 7 veranschaulichen im einzelnen die Verbindungen der ersten und zweiten Lochgruppen bei einem Doppelwortabruf und einem Einzelwortabruf gemäß der Lehre der vorliegenden Erfindung. Figur 5 zeigt die Verbindungen horizontaler und vertikaler Leitungen zwischen ersten und zweiten Lochgruppen bei Anordnung von Inverterschaltkreisen.des Blockes 101-14 gemäß Figur 1. Figur 7 veranschaulicht die Verbindungen horizontaler und vertikaler Leitungen zwischen ersten und zweiten Lochgruppen bei der Anordnung von NAND-Gattern des Blockes 101-12 in Figur 1. Die Figuren 6 und 8a veranschaulichen Beispiele der speziellen Schaltkreise und Verbindungen entsprechend den Figuren 5 und 7. Figur 8b zeigt ein Beispiel der speziellen Eingangsschaltkreise und Verbindungen für den Decodierer 101-10a.

Gemäß Figur 5 ist ersichtlich, daß bei einer Anordnung des integrierten Bausteines vom Typ SN74HO4Vder Position 1 jeder Inverterschaltkreis an seinem Eingangsanschluß ein Eingangssignal von dem geraden Adressregister 101-8a gemäß Figur 1 zugeführt erhält (Siehe Figur 6). Der Ausgangsanschluß jedes Inverterschaltkreises liefert ein Ausgangssignal an den geraden Speicherstapel 102-2. Es sei vermerkt, daß 2wei Inverterschaltkreise benutzt werden, um die gleichen Signale zwecks Verteilung an den geraden Speicherstapel zu erzeugen. Dies ist durch die Ziffer 2 in Figur 6 angedeutet. Wenn der Baustein vom Typ SN74HO4 in der Position 1a angeordnet ist, so wird jedem Inverterschaltkreis an seinem Eingangsanschluß ein Eingangssignal von dem ungeraden Adressregister 101-8b gemäß Figur 1 zugeführt (siehe Figur 6). Der Ausgangsanschluß eines jeden Inverters liefert ein Ausgangssignal an den geraden Speicherstapel 102-2.

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Erneut werden zwei Inverterschaltkreise benutzt.

Figur 7 zeigt eine ähnliche Anordnung, wobei ein integrierter Schaltungsbaustein vom Typ SN74HOO in der Position 1 angeordnet ist. Jedem der NAND-rGatter wird an seinem Eingangsanschluß ein Eingangssignal von dem geraden Adressregister iOi-8a gemäß Figur 1 zugeführt (siehe Figur 8a) . Der Ausgangsanschluß eines jeden NÄND-Gatters liefert ein Ausgangssignal an den geraden Speicherstapel 102-2. In gleicher Weise werden zwei NAND-Gatter benutzt, um die gleichen Signale zwecks Verteilung an den geraden Speicherstapel zu erzeugen. Dies ist durch die Zahl 2 in Figur 8a vermerkt. Wenn der Schaltungsbaustein vom Typ SN74HO4 in der Position 1a angeordnet ist, so wird jedem EingangsanSchluß der NAND-Gatter ein Eingangssignal von dem ungeraden Adressregister 101-8b gemäß Figur 1 zugeführt (siehe Figur 8a). Der Ausgangsanschluß eines jeden NAND-Gatters liefert ein Ausgangssignal an.den geraden Speicherstapel 102-2. Figur 8b zeigt die andere Position für den integrierten Schaltungsbaustein vom Typ SN74SOO, wie er für den Decodierer 101-1Oa benutzt wird. Wenn der Baustein SN74SOO in der Position 1 angeordnet ist, so ist jede Hälfte der NAND-Gatter mit ihrem Eingangsanschluß an ein Eingangssignal von dem geraden Adressregister 101-8a angeschlossen. Der Ausgangsanschluß eines jeden NAND-Gatters liefert ein Ausgangssignal an einen Eingangsanschluß eines von 4 UND-Gattern vom Typ SN74SO8, wie sie für den Decodierer 101-10a benutzt werden.

Wenn der Baustein vom Typ SN74SOO in der Position 1a angeordnet wird, so ist jede Hälfte der NAND-Gatter mit ihrem Eingangsanschluß an ein Eingangssignal von dem ungeraden Adressregister 101-8b angeschlossen. Der Ausgangsanschluß eines jeden NAND-Gatters liefert ein Ausgangssignal an einen Eingangsanschluß eines von 4 UND-Gattern vom Typ SN74SO8, wie sie für den Decodierer 101-1Oa benutzt werden. In beiden Fällen ist die eine · Hafte der NAND-Gatter jeweils mit ihrem Eingangsanschluß an den Ausgangsanschluß der anderen Hälfte der NAND-Gatter angeschlossen. AllenNAND-Gattern wird

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an dem anderen Eingangsanschluß das Signal REFCOMOO zugeführt. Paare von NAND-Gattern sind somit so verschaltet, daß sie eine bistabile Einrichtung bilden. Die spezielle Verbindungsanordnung entspricht der in Figur 7 und ist in den Figuren 2a und 2b dargestellt.

Bei der Bestückung einer gedruckten Schaltungsplatine für ein Speicher-Subsystem mit Doppelwortabruf werden die integrierten Schaltungsbausteine 103-8Oa bis 101-8Oe, 10i-111a und i01-111b in den Reihen F-H gemäß Figur 2e angeordnet, was durch gestrichelte Linien und Schraffierungen angedeutet ist. Die Schaltungsbausteine 101-8Oa bis 101-80e entsprechen dem geraden Adressregister i0i-8a gemäß Figur 1, während die Schaltungsbausteine 101-111a und 101-111b dem Multiplexer 101-11a entsprechen. Ferner sind die integrierten Schaltungsbausteine vom Typ SN74HOO und SN74HO4 in den Reihen E, H und J gemäß Figur 2e angeordnet, was durch Schraffierungen und gestrichelte Linien angedeutet ist.

er

Bei einem Speich":Subsystem mit Einzelwortabruf sind die integrierten Schaltungsbausteine vom Typ SN74HOO, SN74HO4 und SN74SOO in den Reihen E, H und J gemäß Figur 2f angeordnet, was durch ausgezogene Linien angezeigt ist. Bei dieser Anordnung ist jeder Inverterschaltkreis der Bausteine SN74HO4 in der Position 1a gemäß Figur 6 angeordnet, wobei sein Eingangsanschluß mit dem Eingangsanschluß eines anderen Inverterschalkreises vom Typ SN74HO4 in einer anderen Position (z.B. Position b) verbunden ist und diesem ein Eingangssignal von dem ungeraden Adressregister 101-8b zugeführt wird. Der AusgangsanschIuß eines jeden Inverterschaltkreises liefert ein Ausgangssignal an den geraden Speicherstapel 102-2. Figur 5 zeigt die erforderlichen vertikalen und horizontalen Verbindungen .

In gleicherweise ist bei dieser Anordnung jedes NAND-Gatter der Schaltungsbausteine SN74HOO an der Position 1a gemäß Figur 8a angeordnet, wobei sein Eingangsanschluß mit dem Eingangsanschluß eines anderen NAND-Gatters vom Typ SN74HOO an einer anderen Posi-

das tion (z.B. Position b) verbunden ist, wobei diesem^vEingangssignal

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von dem ungeraden Adressregister 101-8b zugeführt wird. Der Ausgangsansehluß eines jeden NAND-Gatters liefert ein Ausgangssignal an den geraden Speicherstapel 102-2= Figur 7 veranschaulicht die erforderlichen vertikalen und horizontalen Verbindungen, Bei dieser Anordnung ist ferner jedes NAND-Gatter des Bausteines SN74SOO in der Position la gemäß Figur 8b angeordnet, wobei seinem Eingangsanschluß ein Signal von dem ungeraden Adressregister 101-8b zugeführt wird.

Im Falle eines Speicher-Subsystems mit Einzelwortabruf sind die Bausteine 101-8Oa bis 101-8Oe₇ 101-111a und i0i-111b gemäß Figur 2f auf der gedruckten Schaltungsplatine nicht vorgesehen. Es sind somit nur die zur Bildung dieses Types von Speichersystem erforderlichen Schaltkreis vorhanden.

Was die Herstellung der gedruckten Schaltungsplatine für alle möglichen Kombinationen von Speicher-Subsystemen betrifft, so wird eine herkömmliehe Technik unter Verwendung des Leitersystems gemäß den Figuren 2a und 2b verwendet. Insbesondere wird die zweiseitig bedruckte Schaltungsplatine gebohrt, um die erforderlichen Lochgruppen mit gegenseitigem Versatz gemäß der vorliegenden Erfindung herzustellen. Das Bohren erfolgt in herkömmlicher Weise durch eine automatische Bohrmaschine. Derartige Maschinen besitzen eine Vielzahl von Bohrern, und sie sind in der Lage, auf einmal Löcher in einer Vielzahl von Schaltungsplatinen zu bohren, die in geeigneter Weise in dem Arbeitsbereich der Maschine ausgerichtet worden sind. Die Positionen der zu bohrenden Löcher werden nach X und Y- Koordinaten und nach Größe in einer Bohrliste festgelegt. Diese Information wird der Maschine eingegeben, die sodann alle mit vorgegebener Größe bohrt. Auf diese Weise können alle Löcher für die Montage der integrierten Bausteine gebohrt werden. Als nächstes bohrt die Maschine alle Löcher der nächsten Größe, wie sie für die Montage bestimmter Komponenten und Hardware-Einrichtungen erforderlich sind. ■

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Die gedruckte Schaltungsplatine umfasst in bekannter Weise ein Substratmaterial, auf welches eine dünne Schicht von leitfähigem Material,wie beispielsweise einer Kupferlegierung, auf beiden Seiten aufgebracht ist. Lichtempfindliches Material wird sodann den Kupferschichten zugeführt, und es wird ein Transparentbild des Schaltkreis-Leitungssystemes genau über der Platine angeordnet.

■in

Die Platine wird sodann belichtet und das Bild wird sodann«üblicher Weise entwickelt.

Als nächstes wird die Platine Chemikalien ausgesetzt, die das Kupfer in den belichteten Bereichen bzw. in den unbelichteten Bereichen je nach dem verwendeten Verfahren hinwegätzen. Auf diese Weise wird das Leitungsmuster und die die Löcher umgebenden Schaltungspunkte erzeugt. Typischer Weise besitzen die Löcher einen Durchmesser von 0,0imm und die Schaltungspunkte einen Durchmesser von 0,015mm. Dies ist in den Figuren 2e und 2h dargestellt. Danach werden die verschiedenen Typen von integrierten Schaltungsbausteinen in die erste Seite der bedruckten Schaltungsplatine eingesetzt, wie dies in den Figuren 2c bis 2f dargestellt ist, wodurch ein Speicher-Subsystem mit der gewünschten Merkmalskombination entsteht. Danach wird die Platine eingetaucht und mit einer Lötschicht durch eine übliche Technik versehen. Dadurch werden die Anschluß-Stifte^ der integrierten Schaltungsbausteine mit den Leitungen verbunden .

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Claims

HONEYWELL INFORMATION SYSTEMS ' · ■

Smith Street 5101618 Ge

Waltham, Maas., USA

Schaltungsaufbau

Patentansprüche:

Schaltungsaufbau, insbesondere für eine Anzahl unterschiedlicher Speicher-Subsysteme, die verschiedene den Typ des Speicher-Subsystems definierende Merkmale aufweisen, gekennzeichnet durch mehrere integrierte- Schältungsbausteine; eine zweiseitig bedruckte Schaltungsplatine mit einer Anzahl von Abschnitten, wobei jeder Abschnitt eine Anzahl von ersten Lochgruppen zum Einsetzen einer entsprechenden Anzahl von integrierten : Schaltungsbausteinen und jeder Schaltungsbaustein eine Anzahl von Anschlußstiften aufweist; eine Anzahl horizontaler und vertikaler Leitungen auf den beiden Seiten der Platine,um elektrische Signale den Anschlußstiften eines jeden der integrierten Schaltungsbausteine zuzuführen;

.eine zweite Lochgruppe in wenigstens einem der Abschnitte, die gegenüber mehreren ersten Lochgruppen versetzt angeordnet ist, um die Anschlußstifte bestimmter integrierter Schaltungsbausteine für die Bildung eines Merkmales aus einem Merkmalspaar zu verbinden.
2. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Lochgruppen des einen Abschnittes die Verbindung der Anschlußstifte wahlweise mit horizontalen und vertikalen Leitungen gestatten, um unterschiedliche Signalgruppen von anderen integrierten Schaltungsbausteinen zuzuführen.

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ORiQiNAL IMSPECTED Hz/iq
3. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet , daß die Schaltungsplatine eine andere Vielzahl von integrierten Schaltungsbausteinen aufweist, daß ein anderer Abschnitt eine zweite gegenüber mehreren ersten Lochgruppen versetzt angeordnete Lochgruppe aufweist, um die Anschlußstifte der anderen Vielzahl von integrierten Schaltungsbausteinen anstelle bestimmter integrierter Bausteine zu verbinden.
4. Schaltungsaufbau nach Anspruch 3, dadurch gekennzeichnet , daß die andere Vielzahl von integrierten Schaltungsbausteinen in die ersten Lochgruppen eingesetzt ist und eine Vielzahl von Fehlerfeststeil- und Korrekturschaltkreisen (EDAC) zur Bildung eines Merkmales aus einem Merkmalspaar entsprechend einem EDAC-Speicher-Subsystem aufweist.
5. Schaltungsaufbau nach Anspruch 4, dadurch gekennzeichnet , daß bestimmte Schaltungsbausteine innerhalb der Vielzahl integrierter Schaltungsbausteine in die zweite Lochgruppe anstelle in die erste Lochgruppe eingesetzt sind und eine Vielzahl von Fehlerfeststellkreisen zur Bildung eines zweiten Merkmales innerhalb des Paares von Merkmalen entsprechend einem Nicht-EDAC-Speicher-Subsystem umfassen,

• wobei eine Anzahl der anderen integrierten Schaltungsbausteine entfernt werden kann.
6. Schaltungsaufbau nach Anspruch 5, dadurch gekennzeichnet, daß die anderen integrierten Schaltungsbausteine EDAC-Decodierschaltkreise, EDAC-Fehlerfeststellschaltkreise und Fehlererzeugungs- und Prüfschaltkreise umfassen.
7. Schaltungsaufbau nach Anspruch 2, dadurch g elk e η η zeichnet, daß bestimmte Bausteine innerhalb der Vielzahl von integrierten Schaltungsbausteinen in die ersten Lochgruppen eingesetzt sind und eine Vielzahl von Logikgatter-

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Schaltkreisen zur Bildung eines ersten Merkmales innerhalb eines Merkmalpaares entsprechend einem Speicher-Subsystem •mit Doppelwortabruf umfassen. ■
8. Schaltungsaufbau nach Anspruch 2, dadurch gekenn zeichnet, daß bestimmte Bausteine innerhalb, der Vielzahl von integrierten Schaltungsbausteinen in die zweiten anstatt in die ersten Lochgruppen eingesetzt sind und eine Vielzahl von Logikgatterschaltkreisen zur Bildung eines zweiten Merkmales innerhalb eines Merkmalpaares entsprechend einem Speicher-Subsystem mit Einzelwortabruf umfassen, wobei eine Anzahl der anderen integrierten Schaltungsbausteine entfernt werden kann.
9. Schaltungsaufbau nach Anspruch 8, dadurch g e k e η η zeichnet, daß die anderen integrierten Schaltungsbausteine Adressregisterschaltkreise und Multiplexerschaltkreise umfassen.
10. Schaltungsaufbau,insbesondere für verschiedene Speicher-Subsysteme mit unterschiedlichen den Typ des Systems bestimmenden Merkmalen gekennzeichnet durch: eine Anzahl integrierter Schaltungsbausteine mit jeweils einer Anzahl von Anschlußstiften;

eine zweitseitig bedruckte Schaltungsplatine mit einer Anzahl vertikaler und horizontaler Leitungen, um elektrische Signale den Anschlußstiften eines jeden integrierten Schaltungsbausteines zuzuführen;

eine Anzahl von Abschnitten auf der Schaltungsplatine, wobei jeder Abschnitt einer Anzahl von ersten Lochgruppen zur Definierung der Montageorte einer entsprechenden Anzahl integrierter Schaltungsbausteine aufweist und wobei wenigstens erste und zweite Abschnitiß jeweils zweite Lochgruppen mit einem Vorsatz um einen minimalen Abstand gegenüber den ersten Lochgruppen aufweisen, um bestimmte integierte Schaltungsbausteine zu montieren, die für die Verwirklichung eines bestimmten Merkmales erforderlich sind.

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11. S chaltungs aufbau nach Anspruch. 10, dadurch gekennzeichnet, daß die ersten und zweiten .Lochgruppen wenigstens des ersten Abschnittes die wahlweise Verbindung mit horizontalen und vertikalen Leitungen ermöglichen, um Gruppen elektrischer Signale von anderen integierten Schaltungsbausteinen des ersten Abschnittes zuzuführen, die für ein ausgewähltes Merkmal erforderlich sind.
12. Schaltungsaufbau nach Anspruch 11, dadurch g e kennzeich.net,-daß die ersten und zweiten Lochgruppen von wenigstens dem zweiten Abschnitt die Verb in-.

" dung bestimmter Schaltungsbausteine mit horizontalen und vertikalen Leitungen ermöglichen, um die gleiche Gruppe elektrischer Signale von anderen integrierten Schaltungsbausteinen des zweiten Abschnittes zuzuführen.
13. Schaltungsaufbau nach Anspruch 12, dadurch gekennzeichnet, daß bestimmte integrierte Schaltungsbausteine des ersten Abschnittes in den ersten Lochgruppen montiert sind und eine Vielzahl von Fehlerfeststell- und Korrekturschaltkreisen zur Bildung eines ersten Merkmales entsprechend einem EDAC-Speicher-Subsystem umfassen.
14. Schaltungsaufbau nach Anspruch 12, dadurch gekennzeichnet , daß bestimmte integrierte Schaltungsbausteine in die zweiten anstatt in die ersten Lochgruppen eingesetzt sind und mehrere Fehlerfeststellschaltkreise zur Bildung eines zweiten Merkmales entsprechend einem Nicht-EDAC-Speicher-Subsystem umfassen, wodurch die Entfernung einer Anzahl anderer»integrierter Schaltungsbausteine ermöglicht wird,
15. Schaltungsaufbau nach Anspruch 14, dadurch gekennzeichnet , daß die Anzahl anderer integrierter Schaltungsbausteine EDAC-Decodierschaltkreise, EDAC-Fehlerfeststellschaltkreise und Fehlererzeugungsr und Prüfschaltkreise umfassen.

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16. Schältungsaufbau nach Anspruch 12, dadurch g e - . kennzeichnet , daß bestimmte integrierte Schaltungsbausteine in die erste Lochgruppe eingesetzt sind und eine Vielzahl von Logikgatterschaltkreisen zur Bildung eines ersten Merkmales entsprechend einem Speicher-Subsystem mit Doppelwortabruf umfassen.
17. Schaltungsaufbau nach Anspruch 12, dadurch gekennzeichnet, daß bestimmte integrierte Schaltungsbausteine in die zweite Lochgruppe anstatt in die erste Lochgruppe eingesetzt sind und eine Vielzahl von Logikschaltkreisen zur Bildung eines zweiten Merkmales entsprechend einem-Speicher-Subsystem mit Einzelwortabruf umfassen, wodurch die Entfernung einer Anzahl anderer integrierter Schaltungsbausteine ermöglicht wird.
18. Verfahren zum Aufbau einer Anzahl verschiedener Speichersysteme, die eine Anzahl unterschiedlicher Merkmale aufweisen können, unter Verwendung einer zweiseitig bedruckten Schaltungsplatine für eine Vielzahl von integrierten Schaltungsbausteinen, gekennzeichnet durch das Bohren von Löchern in die- Schaltungsplatine, wobei der Schritt des Bohrens umfasst:

das Bohren erster Lochgruppen in Abschnitten der Platine, die allen Merkmalen zugeordnet sind, um eine Verbindung zu einer Gruppe innerhalb einer Anzahl von Gruppen logischer Schaltkreise in vorbestimmten integrierten Schaltungsbausteinen herzustellen, die allen unterschiedlichen Merkmalen zugeordnet und^diesen Abschnitten montiert sind; und das Bohren zweiter Löchergruppen in diesen Abschnitten der Platine, welche zweiten Löchergruppen eine vorbestimmte Beziehung zu den ersten Löchergruppen aufweisen, um die Verbindung mit einer unterschiedlichen Gruppe logischer Schaltkreise innerhalb vorbestimmter in diesem Abschnitt zu montierender integrierter ßchaltungsbausteine zu ermöglichen; das Ätzen der beiden Oberflächen der Schaltungsplatine, um

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horizontale und vertikale Leitungspfade zu bilden, die die Anzahl integrierter Schaltungsbausteine für den Aufbau des Speichersystems mit all den unterschiedlichen Merkmalen miteinander verbinden; und

das Montieren vorbestimmter integrierter Schaltungsbausteine in ausgewählten ersten und zweiten Löchergruppen in diesen Abschnitten, wobei dieser Montageschritt die Montage in den verbleibenden Löchern der anderen Abschnitte der Schaltungsplatine lediglich jener integrierter Schaltungsbausteine umfasst, die für die Verwirklichung ausgewählter unterschiedlicher Merkmale erforderlich sind und die nachfolgend mit den horizontalen und vertikalen Leitungspfaden verbunden werden können.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet , daß die Anzahl von Gruppen logischer Schaltkreise innerhalb vorbestimmter integrierter Bausteine von einem ersten Typ und die andere Anzahl von Gruppen logischer Schaltkreise innerhalb vorbestimmter integrierter Bausteine von einem zweitenTyp ist und

daß die horizontalen und vertikalen Leitungen mit der Anzahl in die Löcher eingesetzter integrierter Bausteine verlötet werden.
20. Verfahren nach Anspruch 18, da d'iu rch gekennzeichnet, daß die vorbestimmte Beziehung der Positionierung der zweiten Löchergruppe parallel zu der ersten Löchergruppe entspricht, wobei die Löchergruppen um einen vorbestimmten Abstand versetzt sind, um integrierte Bausteine einzusetzen.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet , daß der vorbestimmte Versatzabstand zwischen den ersten und zweiten Löchern einem Abstand von 2_f5mm zwischen den Mitten der Löchergruppen entspricht.
22. Verfahren nach Anspruch 21. da

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durch gekenn-

ζ ei c h η e t , daß die Anzahl unterschiedlicher Merkmale des Speicher-Subsystems als erstes Merkmal eine Fehlerfeststell- und Korrekturmöglichkeit und als zweites Merkmal eine Fehlerfeststellmöglichkeit aufweist_f wobei ein erster.· Abschnitt der Schaltungsplatine so gebohrt ist, daß er die fersten Löchergruppen zum Einsetzen integrierter Bausteine zum Verbinden von Leitungspfaden aufweist, welche Leitungspfade die durch das Speicher-Subsystem erzeugten Daten- bzw. Ausgangssignale als Eingangssignale den Fehlerfeststeil- und Korrekturschaltkreisen zuführen und daß die zweiten Löchergruppen in diesem Abschnitt die integrierte Bausteine zur Verbindung der Leitungspfade mit den Fehlerfeststellschaltkreisen aufnehmen.
23. Verfahren nach Anspruch 22, dadurch g :e k e η η zeichne t_r" daß die in die erste Löchergruppe eingesetzten integrierten Bausteine gegenüber den in die zweite Löchergruppe eingesetzten integrierten Bausteinen von unterschiedlichem Typ sind und daß das die Paritätsprüfung aufgrund seines Aufbaus umfassende Speicher-Subsystem die Verwendung einer Anzahl integrierter Bausteine ausschließt, die der Fehlerfeststellung, Decodierung, Kodierung und Lokalisierung zugeordnet sind.
24. Verfahren nach Anspruch 22, dadurch gekennz ei c h η e t , daß ein erstes Merkmal die Möglichkeit eines Doppelwortabrufes und ein zweites Merkmal die Möglichkeit eines Einzelwortabrufes betrifft, daß die Anzahl von Gruppen'logischer Schaltkreise in vorbestimmten integrierten Bausteinen in die ersten Löchergruppen in dem Abschnitt eingesetzt werden, um die Schaltkreise mit Leitungspfaden zum Zuführen von Adresssignalen von einer ersten Quelle zu verbinden und

daß vorbestimmte integrierte Bausteine in der zweiten Löchergruppe des Abschnittes angeordnet werden, um andere logische Schaltkreise innerhalb der Gruppe mit Leitungspfaden zu verbinden, die Adressignale von.einer anderen Quelle empfangen

und

daß bestimmte integrierte Bausteine aus anderen Löchern entfernt werden, wenn die vorbestimmten integrierten Bausteine in die zweite Löchergruppe eingesetzt werden, um die Einzelwort- Abruf mÖglichkeit zu schaffen.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß die genannte Anzahl von Gruppen logischer Schaltkreise und die andere Gruppe von logischen Schaltkreisen von gleicher Art sind.

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