DE2752377A1

DE2752377A1 - Fehlerpruefeinrichtung

Info

Publication number: DE2752377A1
Application number: DE19772752377
Authority: DE
Inventors: Jun Frederick John Aichelmann; Nino Mario Dipilato; Thomas Peter Fehn; George John Rudy
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-12-20
Filing date: 1977-11-24
Publication date: 1978-06-29
Also published as: FR2374690B1; JPS5376713A; JPS578560B2; GB1534129A; FR2374690A1; US4103823A

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Iw/ se
Fehlerprüfeinrichtung

Die Erfindung betrifft eine Fehlerprüfeinrichtung für einen wortorganisierten Speicher mit Paritätsprüfung der einzelnen Bytes eines Datenwortes.

Speziell bei Halbleiterspeichern kommt es immer wieder vor, daß eine gesamte Wortleitung des Speichers funktionsunfähig wird. Der Fehler kann dabei schon direkt im Speicher liegen oder auch in der Stromversorgung eines Chips. Diese Fehlermöglichkeit tritt sowohl bei Festwertspeichern als auch bei schreibbaren Speichern auf.

Der Ausfall einer gesamten Wortleitung kann mit den üblichen Fehlererkennungsmethoden nicht immer erkannt werden. Gebräuchlicherweise wird für jedes Byte eines Datenwortes ein Paritätsbit erzeugt, wobei sowohl eine gerade Parität, als auch eine ungerade Parität üblich sind. Wird z.B. eine gerade Anzahl von Bits pro Byte und eine ungerade Paritätsprüfung verwendet, könnte die gebräuchliche Fehlerprüfeinrichtung wohl einen Wortleitungsfehler erkennen, nach dem alle Bits Null sind, jedoch nicht einen solchen Fehler, nach dem alle Bits Eins sind. Die ungerade Anzahl von Einsen, nämlich die gerade Anzahl der festgerasteten Eins-Bits der Datenbits plus dem einen festgerasteten Paritätsbit, würde nämlich von der Fehlerprüfeinrichtung als korrekte Parität erkannt werden, obwohl in Wirklichkeit ein Ausfall der gesamten Wortleitung vorliegt.

Verwendet man andererseits gerade Parität, würde sich für den oben geschilderten Fall die umgekehrte Situation ergeben, d.h. die Fehlerprüfeinrichtung würde wohl erkennen, wenn alle

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R09826

Bits der Wortleitung auf Eins festgerastet sind, jedoch keinen Fehler signalisieren, wenn alle Bits auf Null eingerastet sind.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Fehlerprüfeinrichtung anzugeben, die es gestattet, den Ausfall einer gesamten Wortleitung zu erkennen.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebene Einrichtung gelöst.

Mit der Erfindung ist es möglich, den Gesamtausfall einer Wortleitung, d.h. das Festrasten aller Bitzellen der Wortleitung in den einen oder anderen Zustand, für alle praktisch \ vorkommenden Fälle zu erkennen.

Enthält jedes Datenbyte des Informationswortes eine ungerade Anzahl von Bits und wird ein gerades Paritätsschema verwendet,| so werden beide Fehlerarten der Wortleitung (alle Bits gleich Null, oder alle Bits gleich Eins) mit Hilfe des einen inversen Paritätsbits erkannt. !

Enthält jedes Datenbyte eine gerade Anzahl von Bits und wird j ein gerades Paritätsprüfverfahren verwendet, so kann mit Hilfe! des inversen Paritätsbits nur erkannt werden, wenn alle Bits j der Wortleitung fehlerhaft den Nullzustand annehmen. Jedoch .

kann mit Hilfe der Paritätsbits der übrigen Bytes der Fehler- j zustand der Wortleitung erkannt werden, der darin besteht, ! daß alle Bits im Eins-Zustand festgerastet sind.

Enthält jedes Datenbyte eine gerade Anzahl von Bits und wird ein ungerades Paritäts-Prüfschema verwendet, so kann der fehlejr hafte Eins-Zustand der Wortleitung mit Hilfe des inversen Paritätsbits erkannt werden. :

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Enthält jedes Datenbyte eine ungerade Anzahl von Bits und wird ungerade Parität verwendet, so werden beide Fehlerarten der Wortleitung mit Hilfe der übrigen Paritätsbits angezeigt.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß für alle Datenbytes das Paritätsbit nach der gleichen Regel erzeugt wird, und daß für ein ausgewähltes Datenbyte das betreffende Paritätsbit vor der Abspeicherung invertiert wird. Dieselbe Inverterschaltung kann dann auch beim Auslesen des Wortes benutzt werden, um das invertierLc Paritätsbit wieder in den Ausgangszustand zurückzubringen. Auf diese Weise kann der Paritätsgenerator für das gesamte Wort aus gleichen Einzelelementen aufgebaut werden.

Weitere vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Ein Ausführungsbeispiel der Erfindung soll nun anhand der Figuren beschrieben werden.

Es	zeigen:
Fig	. 1
Fig	. 2

ein Blockdiagramm der Fehlerprüfeinrichtung,

ein ausführlicheres Blockdiagramm, in dem die Inverterschaltung und die Paritätsbit-Erzeugung, sowie die Prüflogik im einzelnen näher beschrieben sind,

Fig. 3 eine Tabelle, in der die Arbeitsweise der vorliegenden Erfindung für den Fall der Verwendung einer geraden Parität dargestellt ist, wobei die Anzahl der Bits pro Byte ungerade oder gerade sein kann und

Fig. 4 eine Tabelle, in der die Arbeitsweise der ^PI976039 809826/05B1

2 7 S 2 3 7

vorliegenden Erfindung für den Fall der Verwendung einer ungeraden Parität dargestellt ist und wobei eine gerade Anzahl von Bits pro Byte verwendet werden.

Fig. 1 zeigt eine Speichereinrichtung, die aus mehreren Feldern (Arrays) aufgebaut ist. In einem Feld werden X Worte zu Y Bits gespeichert. Bei einem Schreib- oder Lesevorgang wird z.B. ein gesamtes Wort erfaßt. Die Speicherfelder 1, 2, ... N werden auf gebräuchliche Weise über eine Feldauswahleinrichtung 4 adressiert. In der Einrichtung 4 ist eine Takt- und Steuerlogik vorgesehen. Die Feldauswahl- und Wortadressensignale werden dem Speicher über die Steuerleitungen 5 zugeführt. Die Bits eines adressierten Datenwortes werden über die Sammelleitung 6 zum und vom Speicher geführt.

Zur Erfassung einer fehlerhaften Wortleitung ist ein Invertertor 3 vorgesehen. Der Fehler der Wortleitung kann sich so äußern, daß alle Bits des Wortes entweder im Null-Zustand, oder im Eins-Zustand festgerastet sind, daß also kein Schreiboder Lesevorgang möglich ist. Das Invertertor 3 erhält von der Steuerlogik 4 über die Leitungen 7 und 8 während eines Lese- oder Schreibvorganges Steuersignale. Der Inverter 3 ist außerdem über die Leitung 19 mit einer Paritätsbitleitung der Sammelleitung 6 verbunden. Das gezeigte Invertertor 3 kann dabei bei den Logikschaltungen oder auch in den einzelnen Felder des Speichers untergebracht werden.

Die Sammelleitung 6 besteht aus einer Anzahl von Leitungen, die gleich ist der Anzahl Datenbits des Wortes plus den Paritätsbits der einzelnen Datenbytes. Die Sammelleitung 6 ist mit dem Paritätsgenerator und der Prüflogik 9 verbunden. Die von der Einrichtung 9 erzeugten Paritätsprüfsignale werden über die Leitung 10 einer Fehlerlogik 11 zugeführt. Die Einrichtungen 9 und 11 können dabei von bekannter Art sein.

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Sie müssen nur für den jeweils vorliegenden Fall ausgelegt werden, d.h. für eine gerade oder ungerade Anzahl Bits pro Byte und für die vorgesehene gerade oder ungerade Paritätsprüfart.

Die Wirkungsweise des Invertertores 3 und der Einrichtung 9 ist in Fig. 2 näher gezeigt. Die Sanunelleitung 6 ist in Fig.2 in mehrere Gruppen von leitungen 12, 13 und 14 aufgespalten, wobei jede Gruppe ein Byte repräsentiert. Jedes Byte weist M Datenbits und ein einzelnes Paritätsbit auf. In Fig. 2 sind als Beispiel 3 Bytes gezeigt. Die Anzahl der Bytes pro Wort ist dabei jedoch nicht begrenzt. Bei der gleichzeitigen Verarbeitung von mehreren Bytes muß nur sichergestellt werden, daß alle Bytes demselben Informationswort angehören. Dieses Wort ergibt sich dabei aus der adressierten Wortleitung im ausgewählten Feld des Speichers.

Die Datensignale des Bytes 1 werden über die Leitungen 15 dem Paritätsgenerator und Prüfer 16 zugeführt. Das Paritätsbit P1 des Bytes 1 wird der Einrichtung 16 über das Invertertor 3 zugeführt. Das Invertertor 3 enthält ein Paar von UND-INVERTER-Schaltungen 17 und 18, welche mit der Paritätsbitleitung 19 von der Sammelleitung 6 und der Paritätsbitleitung 20 von der Einrichtung 16 verbunden sind. Dem UND-INVERTER-GLIED 18 wird außerdem das Lese-Steuersignal von der Leitung 7 zugeführt, während dem UND-INVERTER-GLIED 17 zusätzlich das Schreib-Steuersignal von der Leitung 8 zugeführt wird. Die Bitsignale der übrigen Datenbytes und der entsprechenden Paritätswerte des adressierten Wortes werden dem Paritätsgenerator und Prüferschaltungen direkt zugeführt. Die Bitsignale des Bytes 2 und das Paritätsbit P2 werden direkt dem Paritätsgenerator und Prüfer 21 und die Bits des Datenbytes N und das Paritätsbit Pn direkt dem Paritätsgeneratorprüfer 22 zugeführt.

^{FI 976 O39} 8 0 3 R 26/0

Es ist deutlich, daß jede der Paritätsgenerator- und Prüferschaltungen 16, 21 und 22 die Datensignale eines speziellen Bytes erhalten und dazu ein Paritätsbit erzeugen. Die Summe der binären Einsen eines Datenbytes und des dazugehörigen Paritätsbits kann dabei ungerade oder gerade vorgegeben werden. Im Falle des Bytes 1 werden die Signale, welche die Datenbits auf den Leitungen 15 darstellen, vom Paritätsgenerator und Prüfer 16 verarbeitet und ein Paritätsbit auf der Leitung 20 erzeugt. Dieses Bit wird vom UND-INVERTER 17 während einer Schreiboperation invertiert und auf die Leitung 19 der Sammelleitung 6 gegeben, die mit jedem der Felder des Speichers verbunden ist. Die Paritätsgeneratoren und Prüfer 21 und 22 arbeiten auf die gleiche Weise wie die Einrichtung 16, d.h. sie erzeugen aus den Datenbitsignalen auf den Leitungen 28 und 29 dazugehörige Paritätsbitsignale auf den Leitungen 23 und 24. Für die Bytes 2 bis N findet jedoch keine Paritätsbitinversion statt. Die Inversion findet also nur hinsichtlich des Bytes 1 statt und zwar sowohl bei Schreibais auch bei Leseoperationen. Bei einer Leseoperation findet die Inversion durch Ansteuerung des UND-INVERTERS 18 statt, ebenso wie oben hinsichtlich des UND-INVERTERS 17 bei einer Schreiboperation geschrieben.

In den Fign. 3 und 4 wird die Arbeitsweise der vorliegenden Erfindung für drei verschiedene Fälle dargestellt:

1. gerade Parität mit ungerader Anzahl von Bits pro Byte;

2. gerade Parität mit gerader Anzahl von Bits pro Byte und

3. ungerade Parität mit gerader Anzahl von Bits pro Byte.

Die erste Reihe der in Fig. 3 gezeigten Tabelle stellt die Situation dar, nach der alle Bits des betreffenden Feldes fehlerfrei auf null gesetzt sind. Die gespeicherten Paritätsbits sind mit P1 angegeben, das fehlerfrei einen Wert infolge der Wirkungsweise des Invertertores 3 annnimmt.

FI 976 039

R098?6/0ⁿB

Die zweite Zeile der Tabelle in Fig. 3 stellt den Fall dar, in dem alle Bits des Feldes fehlerfrei auf Eins gesetzt werden. Demgemäß hat das gespeicherte Paritätsbit P1 einen Wert Null, wenn eine ungerade Anzahl von Bits pro Byte und einen Wert von eins, wenn eine gerade Anzahl von Bits pro Byte verwendet werden. Auch dieser Wert des Paritätsbits ergibt sich aus der Arbeitsweise des Invertertores 3.

In jedem der in den beiden ersten Zeilen der Tabelle nach Fig. 3 gezeigten vier Fällen wird das ParitStsbit P1 beim Lesen der gespeicherten Daten nochmals invertiert, so daß es wiederum den restlichen Paritätsbits P2 bis Pn gleich wird. Infolgedessen erhält jeder Paritätsgenerator - Prüfer 16, 21 und 22 die gleichen Werte für die Paritätsbits und jeder dieser Prüfer wird die Abwesenheit eines festgestellten Fehlers anzeigen. Die Arbeitsweise des Invertertores 3 hat also keine Konsequenzen, wenn kein Fehler beim Schreiben oder Lesen auftritt. Der Paritätsgenerator und Prüfer 16 arbeitet also wie gebräuchlich und zeigt keinen Fehler an, so als ob das Invertertor 3 nicht zwischen den Leitungen 19 und 20 vorgesehen wäre.

Die beiden letzten Zeilen der Tabelle in Fig. 3 stellen die Situation dar, in der eine gesamte Wortleitung ausfällt und infolgedessen beim Lesen fehlerhaft nur Einsen und Nullen festgestellt werden. Bei Vorliegen von gerader Parität und ungerader Anzahl von Bits pro Byte und bei Vorliegen des Fehlerfalles "alles Nullen" wird Paritätsbit P1 durch den UND-IN-VERTER 18 in Flg. 2 invertiert und dem Paritätsgenerator und Prüfer 16 als ein Wert eins zugeführt. Der Paritätsgenerator und Prüfer 16 erzeugt unabhängig davon ein Paritätsbit von allen Null-Datenbits, welche ihm über die Leitung 15 des Bytes !zugeführt werden. Das erzeugte Bit hat den Wert Null, der also nicht gleich ist dem invertierten Paritätsbit P1, das den Wert Eins hat. Infolgedessen wird ein Signal, das die Anwesenheit eines Fehlers anzeigt über die Leitung 25 der Logik 11 zugeführt,

^{FI 976 O39} 809826/0551

- ίο -

die dann für den Fehlerfall vorgesehene Aktionen auslöst. Da der vorliegende Fehler vom Paritätsbit P1 angezeigt wird, ist in Fig. 3 in der dritten Zeile das entsprechende Feld schraffiert gezeichnet. Das gleiche Resultat wird auch für den Fall erhalten, daß alle Bits der Wortleitung fehlerhaft Null sind, eine gerade Parität und eine gerade Anzahl von Bits pro Byte verwendet wird.

In der letzten Zeile der Tabelle in Fig. 3 ist der Fall betrachtet, in dem fehlerhaft alle Bits der Wortleitung den Wert Eins annehmen. Es ist zu sehen, daß dieser Fehler durch den Null-Wert des schraffiert gezeigten P1 Paritätsbitfeldes angezeigt wird, da dieser Null-Wert ungleich ist dem Eins-Wert dieses Paritätsbits, wie er vom Paritätsgenerator und Prüfer 16 aus den Eins-Werten aller Datenbits des betreffenden Bytes erzeugt wird.

Wird eine gerade Anzahl von Bits pro Byte verwendet, wird der Fehler nicht vom Paritätsbit P1, sondern von den Paritätsbits der übrigen Datenbytes angezeigt, wie durch die beiden schraffierten Felder der Paritätsbits P2 und Pn in der letzten Zeile der Tabelle in Fig. 3, rechter Teil, angezeigt wird. Die Paritätsgeneratoren und Prüfer 21 und 22 erzeugen nämlich in diesem Falle ein Paritätsbit, das den Wert Null hat, da alle Datenbits auf den Leitungen 28 und 29 von den betreffenden Datenbytes den Wert Eins haben. Der Paritätsgenerator und Prüfer 21 erzeugt also ein Fehlersignal auf der Leitung 26, da das gelesene Paritätsbit P2 auf der Leitung 23 und das erzeugte Paritätsbit P2 ungleich sind. Auf die gleiche Weise erzeugt auch der Paritätsgenerator und Prüfer 22 ein Fehlersignal auf der Leitung 27, da auch in diesem Falle Ungleichheit herrscht zwischen dem Eins-Wert des gelesenen Paritätsbit PN auf der Leitung 24 und dem Null-Wert des erzeugten Paritätsbit Pn.

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Auch in der Tabelle in Fig. 4 wird das Feld des Paritätsbits, das einen Wortleitungsfehler anzeigt, schraffiert gezeigt. Es ist zu sehen, daß sich die Tabelle nach Fig. 4 nur auf den Fall der ungeraden Parität und auf eine gerade Anzahl von Bits pro Byte bezieht. In der vorletzten Zeile der Tabelle von Fig. 4 wird also der Fehler von den Paritätsbits P2 und Pn angezeigt, während in dem in der letzten Zeile der Tabelle von Fig. 4 aezeigten Fall der auftretende Fehler vom Paritätsbit P1 angezeigt wird.

Bei ungerader Parität und ungerader Anzahl von Bits pro Byte wird das inverse Paritätsbit P1 nicht zur Anzeige des auftretenden Fehlers verwendet, so daß dieser Fall nicht dargestellt wurde.

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Claims

PATENT ANSPRÜCHE

Fehlerprüfeinrichtung für einen wortorganisierten Speicher mit Paritätsprüfung der einzelnen Bytes eines Datenwortes,

dadurch gekennzeichnet, daß Paritätsbit-Erzeugungseinrichtungen (9, 3) vorgesehen sind, welche die Paritätsbits aller Bytes, bis auf eines, nach einer ersten Regel (gerade oder ungerade Parität), und das Paritätsbit für das eine Byte nach einer zur ersten Regel inversen zweiten Regel (ungerade bzw. gerade Parität) erzeugen.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsbit-Erzeugungseinrichtungen für jedes Byte einen Paritätsgenerator und Prüfer (16, 21, 22) aufweisen, die alle nach der gleichen Regel arbeiten und daß zwischen dem Paritätsgenerator und Prüfer (16) des einen Bytes und den Schreibeinrichtungen des Speichers ein Invertertor (3) zur Inversion des Paritätsbits dieses Bytes vorgesehen ist.
3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Invertertor aus einem UND-INVERTER (17) für den Schreib vorgang und aus einem UND-INVERTER 18 für den Lesevorgang bestehen, derart, daß dasselbe Invertertor (3) sowohl während des Schreib- als auch während des Lesevorgangs benutzt wird.
4. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Paritätsgenerator und Prüfer (16, 21, 22) eine Vergleichseinrichtung enthält, welche das vom Speicher gelesene Paritätsbit mit dem aus den gelesenen Datenbits er- ι ί zeugten Paritätsbit vergleicht und das Vergleichsresultat einer Fehlerlogik (11) zuführt.

FI 976 039 .-...._

809826/0551 original inspected

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5. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Paritätsgeneratoren und Prüfer (16, 21, 22) zur Erzeugung der Paritätsbits gerade Parität verwenden und daß die Anzahl der Datenbits pro Byte ungerade ist.

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