KR880011792A - 다단 집적 디코더 - Google Patents

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KR880011792A
KR880011792A KR1019880002742A KR880002742A KR880011792A KR 880011792 A KR880011792 A KR 880011792A KR 1019880002742 A KR1019880002742 A KR 1019880002742A KR 880002742 A KR880002742 A KR 880002742A KR 880011792 A KR880011792 A KR 880011792A
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decoder
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pot2
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predecoder
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호프만 쿠르트
클라우스 라인너
코바리크 오스카
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드로스트, 후흐스
지멘스 악티엔게젤샤프트
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    • G—PHYSICS
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Abstract

내용없음

Description

다단 집적 디코더
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2-7 도는 각각 본 발명의 바람직한 실시예를 나타낸 회로도.

Claims (6)

  1. 선택전치디코더와 각 내부 전치디코더가 1-from-n 디코더로 설계되어 있는 선택전치디코더 및 내부 전치디코더를 가진 하나의 전치디코더와, 다수의 선택디코더 및 내부 디코더를 가진 하나의 주디코더를 포함하는 다단집적디코더에 있어서, a)선택전치디코더(SPDEC)의 각 출력은 하나의 멀티플렉서(MUX)와 하나의 인버터(I)를 통해 연결되고 : b)테스트-인에이블 여분신호(TER)에 의존해서 선택전치디코더(SPDEC)의 출력신호(ZO,ZO:Z1,Z1;Z2.Z2;Z3,Z3)가 인버터(I)의 출력신호(Z0,Z1,Z2,Z3)또는 비빈전신호(Z0,Z1,Z2,Z3)로 이루어지며, c)각 선택 디코더출력(SDEC)의 제1절반부(Y4j, Y4j+2)는 전달트랜지스터(TT)의 소오스단자를 통해 제1전위라인(Pot1)과 연결되며, 각 선택디코더(SDEC)출력의 제2절단부(Y4J+1, Y4J+3)는 또 하나의 전달트랜지스터(TT)의 소오스단자를 통해 제2전위라인(Pot2)과 연결되고, d)2개의 전위라인(Pot1, Pot2)에는 서로 독립적으로 2개의 상보레벨중 하나가 지정되는 것을 특징으로 하는 다단집적디코더.
  2. 제2항에 있어서, 논리레벨이 조절될 수 있는 테스트 신호(TEST1, TEST2, TEST3, TEST4)는 각각의 상기 전위라인(Pot1 ,Pot2, Pot3, Pot4)에 있는 것을 특징으로 하는 다단집적디코더.
  3. 제2항에 있어서, 상기 테스트 신호(TEST1, TEST2, TEST3,TEST4)는 각각의 CMOS인버터의 출력신호이고, 이 CMOS인버터는 그 출력에 의해 각각의 테스트 보조신호(TEST1, TEST2, TEST3, TEST4)에 연결되며 그 소오스에 의해 공급전위(VCC)와 기준전위(VSS)사이에 연결되는 것을 특징으로 하는 다단집적디코더.
  4. 전술한항중 어느 한 항에 있어서, 각 선택디코더(SDEC)출력의 적어도 한그룹 내지 최대로 출력(Y4j…)의 각각은 각각 지정된 전달 트랜지스터(TT)의 소오스단자를 통행 개개의 전위(Pot1, Pot2, Pot3,Pot4)에 각각 연결되고, 이 전위라인(Pot1,Pot2, Pot3, Pot4)에는 각각 서로 독립적으로 2개의 상보논리 레벨중 하나가 지정되는 것을 특징으로 하는 다단집적디코더.
  5. 제1 내지 3항중 어느 한 항에 있어서, 2개의 전위라인(Plt1, Pot2)대신에 2개의 상보논리레벨중 하나를 선택적으로 가지는 단지 하나의 전위라인(Pot)만을 가지며, 각 선택디코더(SDEC)의 각 출력(Y4j, Y4J+1,…)은 전달트랜지스트(TT)의 소오스단자를 통해 상기전위라인(Pot)와 연결되는 것을 특징으로 하는 다단집적디코더.
  6. 제2도 내지 7도중 어느 하나에 관하여 기술된 다단집작디코더.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR88002742A 1987-03-16 1988-03-16 Integrated multistage decoder KR960009244B1 (en)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE87753T1 (de) * 1988-02-10 1993-04-15 Siemens Ag Redundanzdekoder eines integrierten halbleiterspeichers.
KR910003594B1 (ko) * 1988-05-13 1991-06-07 삼성전자 주식회사 스페어컬럼(column)선택방법 및 회로
FR2635600A1 (fr) * 1988-08-19 1990-02-23 Philips Nv Unite de memoire adressable a circuit de selection d'unite ameliore
KR920009059B1 (ko) * 1989-12-29 1992-10-13 삼성전자 주식회사 반도체 메모리 장치의 병렬 테스트 방법
EP0475588B1 (en) * 1990-08-17 1996-06-26 STMicroelectronics, Inc. A semiconductor memory with inhibited test mode entry during power-up
US5072138A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
US5072137A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a clocked access code for test mode entry
DE69129492T2 (de) * 1990-10-02 1998-11-05 Toshiba Kk Halbleiterspeicher
JP2786020B2 (ja) * 1991-02-22 1998-08-13 日本電気アイシーマイコンシステム株式会社 半導体メモリ装置
US5631868A (en) * 1995-11-28 1997-05-20 International Business Machines Corporation Method and apparatus for testing redundant word and bit lines in a memory array
JP4235122B2 (ja) * 2004-02-06 2009-03-11 シャープ株式会社 半導体記憶装置及び半導体記憶装置のテスト方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2538373C3 (de) * 1975-08-28 1978-04-20 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zum Einsatz von teilfunktionsfahigen Halbleiterbausteinen in einem Speicher
US4194130A (en) * 1977-11-21 1980-03-18 Motorola, Inc. Digital predecoding system
JPS5833633B2 (ja) * 1978-08-25 1983-07-21 シャープ株式会社 Ｍｏｓトランジスタ・デコ−ダ
JPS5873097A (ja) * 1981-10-27 1983-05-02 Nec Corp デコ−ダ−回路
JPS58164099A (ja) * 1982-03-25 1983-09-28 Toshiba Corp 半導体メモリ−
JPS5990291A (ja) * 1982-11-16 1984-05-24 Nec Corp メモリ
US4672240A (en) * 1983-02-07 1987-06-09 Westinghouse Electric Corp. Programmable redundancy circuit
JPS6059588A (ja) * 1983-09-12 1985-04-05 Hitachi Ltd 半導体記憶装置
US4720817A (en) * 1985-02-26 1988-01-19 Texas Instruments Incorporated Fuse selection of predecoder output
EP0198935A1 (de) * 1985-04-23 1986-10-29 Deutsche ITT Industries GmbH Elektrisch umprogrammierbarer Halbleiterspeicher mit Redundanz
US4691300A (en) * 1985-12-20 1987-09-01 Motorola, Inc. Redundant column substitution architecture with improved column access time
US4721868A (en) * 1986-09-23 1988-01-26 Advanced Micro Devices, Inc. IC input circuitry programmable for realizing multiple functions from a single input

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Publication number Publication date
JPS63244491A (ja) 1988-10-11
EP0283908A1 (de) 1988-09-28
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JP2603206B2 (ja) 1997-04-23
KR960009244B1 (en) 1996-07-16
DE3862969D1 (de) 1991-07-04
US4855621A (en) 1989-08-08
EP0283908B1 (de) 1991-05-29

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