KR870009552A - 논리회로 - Google Patents

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KR870009552A
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input signals
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마사시 나가시마
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후지쓰 가부시끼 가이샤
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Abstract

내용 없음

Description

논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제2도에 나타낸 회로의 구체적이 회로구성도.
제4도는 본 발명에 의한 다입력 논리회로의 실시예의 일반 회로도.
제5도는 2입력이 있고, 배타적 OR동작이 실행될 경우의 본 발명에 의한 논리회로의 실시예의 회로도.

Claims (7)

  1. n(n2) 입력신호들의 2n조합들의 논리레벨들에 의한 출력신호를 출력하기 위한 n입력논리 회로에서
    상기 n입력신호들의 하나로부터 상보형신호들을 만들기 위한 회로와,
    상기 상보형 신호들중 하나를 공급하는 제1노드와,
    상기 상보형 신호들중 다른 하나를 공급하는 제2노드와,
    상기 출력신호가 출력되는 출력노드와,
    상기 제1노드와 상기 출력노드간에 병렬로 결합된 2n/2개의 제1전류경로들과, 그리고
    상기 제2노드와 상기 출력노드간에 병렬로 결합된 2n/2개의 제2전류경로들을 포함하되,
    상기 제1 및 제2전류경로들중의 각 전류경로는, 상기 n입력신호들의 논리레벨들의 2n조합들과 일치하며 또한 n-1개의 트랜지스터들로 구성되어 있어, n-1개의 입력신호들의 논리레벨의 조합이 전류경로와 일치할 때에 전류경로가 도통될 수 있고,
    상기 출력노드로 고(H)논리레벨을 공급하는 각 전류 경로는, n-1개의 P채널 트랜지스터들로 구성되며
    상기 출력노드로 저(L)논리레벨을 공급하는 각 전류경로는, n-1개의 N채널 트랜지스터들로 구성되는 논리회로,
  2. 상기 n입력신호들에 관해 우 패리티 체크동작을 행하는 특허청구의 범위 제1항 기재의 논리회로.
  3. 상기 n입력신호들에 관해 기 패리티 체크동작을 행하는 특허청구의 범위 제1항 기재의 논리회로.
  4. n(n2) 입력신호들의 논리레벨들의 2n조합에 의한 출력신호를 출력하기 위한 n입력 논리회로에서,
    상기 n입력신호들중 한 신호로부터 상보신호들을 만들기 위한 회로와,
    상기 상보 신호들중 다른 신호를 공급하는 제1노드와,
    상기 상보형 신호들중 다른 한 신호를 공급하는 제2노드와,
    상기 출력신호가 출력되는 출력노드와,
    상기 제1노드와 상기 출력노드간에 병렬로 결합된 2n/2개의 제1전류경로들과, 그리고
    상기 제2노드와 상기 출력노드간에 병렬로 결합된 2n/2개의 제2전류경로들을 포함하되,
    상기 제1 및 제2전류경로들로부터의 각 전류경로는 상기 n입력신호들의 논리레벨들의 2n조합들과 일치하고, 또한 n-1개의 트랜지스터들로 구성되어 있어, n-1입력신호들의 논리레벨의 조합이 전류경로에 일치할 때에 전류경로가 도통될 수 있으며,
    상기 출력노드에 고(H)논리레벨을 공급하는 각 전류경로는 n-1개의 N채널 트랜지스터들로 구성되며,
    상기 출력노드에 저(L)논리레벨을 공급하는 각 전류경로는 n-1개의 P채널 트랜지스터들로 구성되는 논리회로.
  5. 상기 n입력신호들에 관해 우패리티 체크동작을 행하는 특허청구의 범위 제4항 기재의 논리회로.
  6. 상기 n입력신호들에 관해 기패리티 체크동작을 행하는 특허청구의 범위 제4항 기재의 논리회로.
  7. n(n2) 입력신호들 X,Y1,Y2,..., Yn-1에 패리티 체크동작을 행하기 위한 n입력논리회로에서,
    n입력신호들 X,Y1,Y2,..., Yn-1의 각 반전신호들 X,Y1,Y2,..., Yn-1를 얻기위한 n인버터들과,
    상기 입력신호 X와 상기 반전신호 X의 하나를 공급하는 제1입력선과,
    상기 입력신호 X와 상기 반전신호 X의 다른 신호를 공급하는 제2입력선과,
    패리티 체크동작의 결과신호를 만들기 위한 출력선과, 최소 2n-2개열의 직렬연결회로들로 구성하되, 각 열은 n-1개의 제1형의 트랜지스터들로 구성되는 제1회로 블록과,
    최소 2n-2개열의 직렬연결회로들로 구성하되, 각열은 n-1개의 제2형 트랜지스터들로 구성되는 제2회로블록으로서, 상기 제1형의 트랜지스터들은 N채널 및 P채널 트랜지스터들중 하나이며, 상기 제2형의 트랜지스터들은 N채널 및 P채널 트랜지스터들중 다른 것이며, 상기 제1 및 제2회로블록들내의 모든직렬연결회로들은 제1입력선과 상기 출력선간에 병렬로 결합되어 있는 제2회로 블록과,
    최소 2n-2개열의 직렬연결회로들로 구성하되, 각열은 n-1개의 제1형 트랜지스터들로 구성되는 제3회로블록과,
    최소 2n-2개열의 직렬연결회로들로 구성하되, 각열은 n-1개의 제2형 트랜지스터들로 구성되는 제4회로블록으로서, 상기 제3 및 제4회로블록들내의 모든 직렬연결 회로들이 상기 제2입력선과 상기 출력선간에 병렬로 결합되어 있는 제4회로블록을 포함하되,
    상기 제1회로블록에서, 1열내에 트랜지스터들에 상기 입력신호들 Y1-Yn-1중의 기수입력신호들과 상기 입력신호들 Y1-Yn-1의 나머지 신호들의 반전된 신호들이 공급되므로 2n-2개열의 직렬연결회로들의 트랜지스터들에 공급되는 기수입력 신호들과 입력신호의 나머지 신호들의 반전된 신호들과의 적어도 2n-2개의 조합들이 있으며,
    상기 제2회로블록에서, 1열내의 트랜지스터들에 상기 입력신호들 Y1-Yn-1중의 입력신호들의 기수 반전신호들과 상기 입력신호들 Y1-Yn-1의 나머지 신호들이 공급되므로, 2n-2개열의 직렬연결회로들의 트랜지스터들에 공급되는 입력신호들의 기수반전된 신호들과 입력신호의 나머지 신호들과의 적어도 2n-2개의 조합들이 있으며,
    상기 4회로블록에서, 1열내의 트랜지스터들에 상기 입력신호들 Y1-Yn-1중의 입력신호들의 0 또는 우수의 반전된 신호들과 상기 입력신호들 Y1-Yn-1의 나머지 신호들이 공급되므로, 2n-2개열의 직렬연결회로들의 트랜지스터들로 공급되는 입력신호들의 반전된 신호들과 입력신호들의 나머지 신호들과의 적어도 조합들이 있는 논리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8702184A 1986-03-20 1987-03-12 Logic circuit Expired KR900003071B1 (en)

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