JPH07226077A - 同期式ｄｒａｍのヒドン・セルフ・リフレッシュ方法及び装置 - Google Patents
同期式ｄｒａｍのヒドン・セルフ・リフレッシュ方法及び装置Info
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- JPH07226077A JPH07226077A JP6273680A JP27368094A JPH07226077A JP H07226077 A JPH07226077 A JP H07226077A JP 6273680 A JP6273680 A JP 6273680A JP 27368094 A JP27368094 A JP 27368094A JP H07226077 A JPH07226077 A JP H07226077A
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
Abstract
(57)【要約】
【目的】 本発明は、多数個のセルバンクのリフレッシ
ュ動作を独立的に制御してデータアクセス速度を向上さ
せることを目的とする。 【構成】 本発明装置は、外部から少なくとも２つ以上
のセルバンクを指定するための第１アドレス信号を入力
するための第１入力ラインと、外部から前記セルバンク
の内の多数のセルアレーを指定するための第２アドレス
信号を入力するための第２入力ラインと、前記第１入力
ラインからの前記第１アドレス信号の論理値により前記
セルバンク別に前記セルアレーを指定するためのリフレ
ッシュアドレス信号を発生するためのカウンターと、前
記カウンターからの前記リフレッシュアドレス信号及び
前記第２入力ラインからの前記第２アドレス信号を選択
するためのマルチプレクサーと、前記第１入力ラインか
らの前記第１アドレス信号の論理値により独立的に駆動
し、前記マルチプレクサーからのアドレス信号を前記セ
ルバンクの側に伝送するための少なくとも二つ以上のラ
ッチ回路を備える。
ュ動作を独立的に制御してデータアクセス速度を向上さ
せることを目的とする。 【構成】 本発明装置は、外部から少なくとも２つ以上
のセルバンクを指定するための第１アドレス信号を入力
するための第１入力ラインと、外部から前記セルバンク
の内の多数のセルアレーを指定するための第２アドレス
信号を入力するための第２入力ラインと、前記第１入力
ラインからの前記第１アドレス信号の論理値により前記
セルバンク別に前記セルアレーを指定するためのリフレ
ッシュアドレス信号を発生するためのカウンターと、前
記カウンターからの前記リフレッシュアドレス信号及び
前記第２入力ラインからの前記第２アドレス信号を選択
するためのマルチプレクサーと、前記第１入力ラインか
らの前記第１アドレス信号の論理値により独立的に駆動
し、前記マルチプレクサーからのアドレス信号を前記セ
ルバンクの側に伝送するための少なくとも二つ以上のラ
ッチ回路を備える。
Description
【０００１】
【産業上の利用分野】本発明は、多数のセルバンクを有
する同期式ＤＲＡＭ（Synchronous DynamicRandom Aces
s Memory)に関し、特に多数個のセルバンク(cell bank)
のセルフリフレッシュ動作を独立的に制御して同期式
ＤＲＡＭの動作速度を向上させることができる、ヒドン
・セルフ・リフレッシュ(hidden self refresh) 方法及
び装置に関するものである。
する同期式ＤＲＡＭ（Synchronous DynamicRandom Aces
s Memory)に関し、特に多数個のセルバンク(cell bank)
のセルフリフレッシュ動作を独立的に制御して同期式
ＤＲＡＭの動作速度を向上させることができる、ヒドン
・セルフ・リフレッシュ(hidden self refresh) 方法及
び装置に関するものである。
【０００２】
【従来の技術】一般的に、ＤＲＡＭセルは電荷を貯蔵す
るための１つのキャパシターと、前記キャパシターの充
電及び放電通路を開閉するための１つのトランジスタよ
り成り、また前記キャパシターに充填した電荷は時間の
経過によりセルフレイト等を介して少しずつ放電する。
このために、ＤＲＡＭ装置は前記セルキャパシターに電
荷を補充するため周期的にＤＲＡＭセルに貯蔵したデー
タをリフレッシュする必要がある。
るための１つのキャパシターと、前記キャパシターの充
電及び放電通路を開閉するための１つのトランジスタよ
り成り、また前記キャパシターに充填した電荷は時間の
経過によりセルフレイト等を介して少しずつ放電する。
このために、ＤＲＡＭ装置は前記セルキャパシターに電
荷を補充するため周期的にＤＲＡＭセルに貯蔵したデー
タをリフレッシュする必要がある。
【０００３】ＤＲＡＭセルをリフレッシュするため、初
期にはラス・オンリ・リフレッシュ（ＲＡＳ only refr
esh ）方式を用いてきたが、オンチップアドレスカウン
タ(onchip address counter)を搭載してリフレッシュア
ドレスをチップ自ら決定するようにする、カス・ビフォ
ー・ラス・リフレッシュ（ＣＡＳ before ＲＡＳrefres
h ）方式及びセルフリフレッシュ方式等に発展してき
た。
期にはラス・オンリ・リフレッシュ（ＲＡＳ only refr
esh ）方式を用いてきたが、オンチップアドレスカウン
タ(onchip address counter)を搭載してリフレッシュア
ドレスをチップ自ら決定するようにする、カス・ビフォ
ー・ラス・リフレッシュ（ＣＡＳ before ＲＡＳrefres
h ）方式及びセルフリフレッシュ方式等に発展してき
た。
【０００４】しかし、前記のリフレッシュ方式は全て外
部からのリフレッシュモードに切換えることができるよ
うにする特別なクロックシーケンス(clock sequence)を
必要とし、リフレッシュ動作が行われている時間中の入
力と出力は一般的に休止状態でなければならないのでＤ
ＲＡＭの高速化使用に支障をもたらすようになる。ま
た、高集積メモリ素子の場合にはチップの効果的な運用
のため、リフレッシュ周期が長くなるべきであるが、こ
のような場合にはセルのデータリテンションタイムの限
界に至るようになり素子の信頼性を低下させる原因にな
ることもある。
部からのリフレッシュモードに切換えることができるよ
うにする特別なクロックシーケンス(clock sequence)を
必要とし、リフレッシュ動作が行われている時間中の入
力と出力は一般的に休止状態でなければならないのでＤ
ＲＡＭの高速化使用に支障をもたらすようになる。ま
た、高集積メモリ素子の場合にはチップの効果的な運用
のため、リフレッシュ周期が長くなるべきであるが、こ
のような場合にはセルのデータリテンションタイムの限
界に至るようになり素子の信頼性を低下させる原因にな
ることもある。
【０００５】一例をあげると、図１について従来のセル
フリフレッシュ装置を簡単に説明する。図１において、
従来のセルフリフレッシュ装置は４つのセルバンク１０
〜１３及び前記４つのセルバンク１０〜１３の各々を接
続してローセルアレーを選択的に駆動するための４つの
デコーダー２０〜２３を備える。また、従来のセルフリ
フレッシュ装置はクラック信号を発生するためのセルフ
リフレッシュ発振器及びタイマー４０と、前記セルフリ
フレッシュ発振器及びタイマー４０からのクラック信号
によりリフレッシュアドレス信号を発生するリフレッシ
ュカウンター５０と、また外部からのローアドレス信号
を一時的に貯蔵するためのローアドレスラッチ回路７０
を備える。
フリフレッシュ装置を簡単に説明する。図１において、
従来のセルフリフレッシュ装置は４つのセルバンク１０
〜１３及び前記４つのセルバンク１０〜１３の各々を接
続してローセルアレーを選択的に駆動するための４つの
デコーダー２０〜２３を備える。また、従来のセルフリ
フレッシュ装置はクラック信号を発生するためのセルフ
リフレッシュ発振器及びタイマー４０と、前記セルフリ
フレッシュ発振器及びタイマー４０からのクラック信号
によりリフレッシュアドレス信号を発生するリフレッシ
ュカウンター５０と、また外部からのローアドレス信号
を一時的に貯蔵するためのローアドレスラッチ回路７０
を備える。
【０００６】さらに、従来のセルフリフレッシュ装置は
前記リフレッシュカウンター５０からのリフレッシュア
ドレス信号及び、前記ローアドレスラッチ回路７０から
の外部アドレス信号を選択するためのアドレスマルチプ
レクサ６０と、前記アドレスマルチプレクサ６０により
選択したアドレス信号を緩衝させ前記４つのデコーダー
２０〜２３側に各々伝送する４つのローアドレスバッフ
ァー３０〜３３を追加して備える。
前記リフレッシュカウンター５０からのリフレッシュア
ドレス信号及び、前記ローアドレスラッチ回路７０から
の外部アドレス信号を選択するためのアドレスマルチプ
レクサ６０と、前記アドレスマルチプレクサ６０により
選択したアドレス信号を緩衝させ前記４つのデコーダー
２０〜２３側に各々伝送する４つのローアドレスバッフ
ァー３０〜３３を追加して備える。
【０００７】上述した構成の従来のセルフリフレッシュ
装置において、前記アドレスマルチプレクサ６０は、デ
ータアクセスの際、前記ローアドレスラッチ回路７０か
らの外部アドレス信号Ａ0 〜Ａn を前記４つのローアド
レスバッファ−３０〜３３を各々経て前記４つのデコー
ダ−２０〜２３に各々供給する。前記４つのデコーダ−
２０〜２３は前記アドレス信号Ａ0 〜Ａn が自らに接続
したセルバンクを指定する論理値を有する場合にセルバ
ンク内のある１つのローセルアレーを駆動させる。
装置において、前記アドレスマルチプレクサ６０は、デ
ータアクセスの際、前記ローアドレスラッチ回路７０か
らの外部アドレス信号Ａ0 〜Ａn を前記４つのローアド
レスバッファ−３０〜３３を各々経て前記４つのデコー
ダ−２０〜２３に各々供給する。前記４つのデコーダ−
２０〜２３は前記アドレス信号Ａ0 〜Ａn が自らに接続
したセルバンクを指定する論理値を有する場合にセルバ
ンク内のある１つのローセルアレーを駆動させる。
【０００８】一方、セルフリフレッシュモードにおい
て、前記アドレスマルチプレクサ６０は前記リフレッシ
ュカウンター５０からのリフレッシュアドレス信号を、
前記４つのローアドレスバッファー３０〜３３を各々経
て前記４つのデコーダ−２０〜２３に各々供給し、前記
リフレッシュアドレス信号の論理値に該当するある１つ
のセルバンク内のローセルアレーが駆動するようにす
る。
て、前記アドレスマルチプレクサ６０は前記リフレッシ
ュカウンター５０からのリフレッシュアドレス信号を、
前記４つのローアドレスバッファー３０〜３３を各々経
て前記４つのデコーダ−２０〜２３に各々供給し、前記
リフレッシュアドレス信号の論理値に該当するある１つ
のセルバンク内のローセルアレーが駆動するようにす
る。
【０００９】さらに、前記セルリフレッシュ発振器及び
タイマー４０とリフレッシュカウンター５０は、前記リ
フレッシュモードの際に限り駆動し、クラック信号及び
リフレッシュアドレス信号を各々発生する。逆にデータ
アクセスモードにおいて、前記リフレッシュカウンター
５０は初期状態を維持し、また前記セルフリフレッシュ
発振器及びタイマー４０はクラック信号を発生しない。
タイマー４０とリフレッシュカウンター５０は、前記リ
フレッシュモードの際に限り駆動し、クラック信号及び
リフレッシュアドレス信号を各々発生する。逆にデータ
アクセスモードにおいて、前記リフレッシュカウンター
５０は初期状態を維持し、また前記セルフリフレッシュ
発振器及びタイマー４０はクラック信号を発生しない。
【００１０】
【発明が解決しようとする課題】上述した従来のセルフ
リフレッシュ装置はセルバンクにローアドレス信号を共
通的に印加し、また前記セルフリフレッシュ発振器及び
タイマー４０と前記リフレッシュカウンター５０がリフ
レッシュモードに限り動作することにより、リフレッシ
ュモード中にデータアクセス動作を行うことができな
い。これは、リフレッシュモード及びデータアクセスモ
ードの切換えを外部からのローアドレスストローブ信号
及びカラムアドレスストローブ信号により制御するため
であり、一歩進んで外部からのアドレス信号がリフレッ
シュモード中にはローアドレスラッチ回路側に入力する
ことができないためでもある。また、リフレッシュモー
ドを中断することになる場合、前記リフレッシュカウン
ター５０が初期化することによりアドレス指定にならな
かったローセルアレーに貯蔵したデータが消失されるた
め、従来のセルフリフレッシュ装置はＤＲＡＭのデータ
アクセス速度を向上させることができなかった。
リフレッシュ装置はセルバンクにローアドレス信号を共
通的に印加し、また前記セルフリフレッシュ発振器及び
タイマー４０と前記リフレッシュカウンター５０がリフ
レッシュモードに限り動作することにより、リフレッシ
ュモード中にデータアクセス動作を行うことができな
い。これは、リフレッシュモード及びデータアクセスモ
ードの切換えを外部からのローアドレスストローブ信号
及びカラムアドレスストローブ信号により制御するため
であり、一歩進んで外部からのアドレス信号がリフレッ
シュモード中にはローアドレスラッチ回路側に入力する
ことができないためでもある。また、リフレッシュモー
ドを中断することになる場合、前記リフレッシュカウン
ター５０が初期化することによりアドレス指定にならな
かったローセルアレーに貯蔵したデータが消失されるた
め、従来のセルフリフレッシュ装置はＤＲＡＭのデータ
アクセス速度を向上させることができなかった。
【００１１】したがって、本発明の目的は多数個のセル
バンクのリフレッシュ動作を独立的に制御し、データア
クセス速度を向上させることができる同期式ＤＲＡＭの
ヒドン・セルフ・リフレッシュ方法及び装置を提供する
ことにある。
バンクのリフレッシュ動作を独立的に制御し、データア
クセス速度を向上させることができる同期式ＤＲＡＭの
ヒドン・セルフ・リフレッシュ方法及び装置を提供する
ことにある。
【００１２】
【課題を解決するための手段】前記目的の達成のため、
本発明の同期式ＤＲＡＭのヒドン・セルフ・リフレッシ
ュ方法は、外部からの少なくとも２つ以上のセルバンク
を指定するための第１アドレス信号を入力する過程と、
前記第１アドレス信号の論理値に該当するセルバンク内
の多数のセルアレーを指定するためのリフレッシュアド
レス信号を発生する過程と、外部からのセルアレーを指
定するための第２アドレス信号を入力する過程と、前記
第２アドレス信号及び前記リフレッシュ信号を連続的に
選択する過程と、前記連続的に選択したアドレス信号が
前記第１アドレス信号の論理値によりセルバンクの側に
分散ラッチし、前記第２アドレス信号及び前記リフレッ
シュアドレス信号が２つのセルバンクに各々印加される
時間が部分的に重なるようにする過程を備える。
本発明の同期式ＤＲＡＭのヒドン・セルフ・リフレッシ
ュ方法は、外部からの少なくとも２つ以上のセルバンク
を指定するための第１アドレス信号を入力する過程と、
前記第１アドレス信号の論理値に該当するセルバンク内
の多数のセルアレーを指定するためのリフレッシュアド
レス信号を発生する過程と、外部からのセルアレーを指
定するための第２アドレス信号を入力する過程と、前記
第２アドレス信号及び前記リフレッシュ信号を連続的に
選択する過程と、前記連続的に選択したアドレス信号が
前記第１アドレス信号の論理値によりセルバンクの側に
分散ラッチし、前記第２アドレス信号及び前記リフレッ
シュアドレス信号が２つのセルバンクに各々印加される
時間が部分的に重なるようにする過程を備える。
【００１３】前記目的の達成のため、本発明の同期式Ｄ
ＲＡＭのヒドン・セルフ・リフレッシュ装置は、外部か
ら少なくとも２つ以上のセルバンクを指定するための第
１アドレス信号を入力するための第１入力手段と、外部
から前記セルバンクの内の多数のセルアレーを指定する
ための第２アドレス信号を入力するための第２入力手段
と、前記第１入力手段からの前記第１アドレス信号の論
理値により前記セルバンク別に前記セルアレーを指定す
るためのリフレッシュアドレス信号を発生するためのカ
ウンター手段と、前記カウンター手段からの前記リフレ
ッシュアドレス信号及び前記第２入力手段からの前記第
２アドレス信号を選択するためのマルチプレクサ手段
と、前記第１入力手段からの前記第１アドレス信号の論
理値により独立的に駆動し、前記マルチプレクサ手段か
らのアドレス信号を前記セルバンクの側に伝送するため
の少なくとも２つ以上のラッチ手段を備えることを特徴
とする。
ＲＡＭのヒドン・セルフ・リフレッシュ装置は、外部か
ら少なくとも２つ以上のセルバンクを指定するための第
１アドレス信号を入力するための第１入力手段と、外部
から前記セルバンクの内の多数のセルアレーを指定する
ための第２アドレス信号を入力するための第２入力手段
と、前記第１入力手段からの前記第１アドレス信号の論
理値により前記セルバンク別に前記セルアレーを指定す
るためのリフレッシュアドレス信号を発生するためのカ
ウンター手段と、前記カウンター手段からの前記リフレ
ッシュアドレス信号及び前記第２入力手段からの前記第
２アドレス信号を選択するためのマルチプレクサ手段
と、前記第１入力手段からの前記第１アドレス信号の論
理値により独立的に駆動し、前記マルチプレクサ手段か
らのアドレス信号を前記セルバンクの側に伝送するため
の少なくとも２つ以上のラッチ手段を備えることを特徴
とする。
【００１４】
【作用】前記構成により、本発明は多数のセルバンクに
アドレス信号を独立的に印加し、多数のセルバンクに対
するリフレッシュ用アドレス信号を独立的に発生して多
数のセルバンクに対し独立的にリフレッシュ動作を行う
ことができるようにするものである。
アドレス信号を独立的に印加し、多数のセルバンクに対
するリフレッシュ用アドレス信号を独立的に発生して多
数のセルバンクに対し独立的にリフレッシュ動作を行う
ことができるようにするものである。
【００１５】また、本発明は多数のセルバンクに対して
リフレッシュモードを外部からのセルバンク用アドレス
信号を利用しつつリフレッシュモードでデータアクセス
モードに又はデータアクセスモードにモード切換えを自
由にできるようにするにあり、このような利点により、
本発明はデータアクセス速度を向上させる利点を提供す
る。
リフレッシュモードを外部からのセルバンク用アドレス
信号を利用しつつリフレッシュモードでデータアクセス
モードに又はデータアクセスモードにモード切換えを自
由にできるようにするにあり、このような利点により、
本発明はデータアクセス速度を向上させる利点を提供す
る。
【００１６】
【実施例】図２は、本発明の第１実施例により同期式Ｄ
ＲＡＭのヒドン・セルフ・リフレッシュ装置を示す。図
２において、前記同期式ＤＲＡＭのヒドン・リフレッシ
ュ装置は第１入力ライン９０から第１ローアドレス信号
Ａn-1 ，Ａn を共通的に入力するリフレッシュカウンタ
ー５２Ａ〜５２Ｄと、クラック信号を発生するセルフリ
フレッシュ発振器及びタイマー４１と、第２入力ライン
９２から第２ローアドレス信号Ａ0 〜Ａn-2 を供給され
るローアドレスラッチ回路７０を備える。また、前記同
期式ＤＲＡＭのヒドン・セルフ・リフレッシュ装置は多
数のセルアレーを各々備える第１乃至第４セルバンク１
０〜１３と、前記第１乃至第４セルバンク１０〜１３に
各々接続した第１乃至第４デーコーダー２０〜２３を追
加して備える。
ＲＡＭのヒドン・セルフ・リフレッシュ装置を示す。図
２において、前記同期式ＤＲＡＭのヒドン・リフレッシ
ュ装置は第１入力ライン９０から第１ローアドレス信号
Ａn-1 ，Ａn を共通的に入力するリフレッシュカウンタ
ー５２Ａ〜５２Ｄと、クラック信号を発生するセルフリ
フレッシュ発振器及びタイマー４１と、第２入力ライン
９２から第２ローアドレス信号Ａ0 〜Ａn-2 を供給され
るローアドレスラッチ回路７０を備える。また、前記同
期式ＤＲＡＭのヒドン・セルフ・リフレッシュ装置は多
数のセルアレーを各々備える第１乃至第４セルバンク１
０〜１３と、前記第１乃至第４セルバンク１０〜１３に
各々接続した第１乃至第４デーコーダー２０〜２３を追
加して備える。
【００１７】前記第１ローアドレス信号Ａn-1 ，Ａn は
論理値により前記第１乃至第４セルバンク１０〜１３内
のある１つを指定し、前記第２ローアドレス信号Ａ0 〜
Ａn-2 は論理値により前記第１乃至第４セルバンク１０
〜１３内のセルアレーを指定する。また、前記第１及び
第２ローアドレス信号Ａ0 〜Ａn は外部のマイクロコン
ピュータと同様な装置から発生する。
論理値により前記第１乃至第４セルバンク１０〜１３内
のある１つを指定し、前記第２ローアドレス信号Ａ0 〜
Ａn-2 は論理値により前記第１乃至第４セルバンク１０
〜１３内のセルアレーを指定する。また、前記第１及び
第２ローアドレス信号Ａ0 〜Ａn は外部のマイクロコン
ピュータと同様な装置から発生する。
【００１８】前記セルフリフレッシュ発振器及びタイマ
ー４１は、リフレッシュモード及びデータアクセスモー
ドとは係わりなく常に一定な周期のクラック信号を発生
して前記第１乃至第４リフレッシュカウンター５２Ａ〜
５２Ｄに共通的に供給する。
ー４１は、リフレッシュモード及びデータアクセスモー
ドとは係わりなく常に一定な周期のクラック信号を発生
して前記第１乃至第４リフレッシュカウンター５２Ａ〜
５２Ｄに共通的に供給する。
【００１９】前記第１乃至第４リフレッシュカウンター
５２Ａ〜５２Ｄは、前記第１ローアドレス信号Ａn-1 ，
Ａn により相互補完的に動作する。例えば、前記第１ロ
ーアドレス信号Ａn-1 ，Ａn の論理値が“００”の場合
に第１リフレッシュカウンター５２Ａが駆動し、また前
記第１ローアドレス信号Ａn-1 ，Ａn が“０１”、“１
０”又は“１１”の場合には第２、第３又は第４リフレ
ッシュカウンター５２Ｂ，５２Ｃ又は５２Ｄが駆動す
る。また前記第１乃至第４リフレッシュカウンター５２
Ａ〜５２Ｄは前記第１ローアドレス信号Ａn-1 ，Ａn に
より駆動する場合、前記セルフリフレッシュ発振器及び
タイマー４１からのクラック信号が印加のために１つず
つ増加又は減少カウントし、カウントされた値をリフレ
ッシュ用アドレス信号としてアドレスマルチプレクサ６
０に供給する。逆に、前記第１ローアドレス信号
Ａn-1 ，Ａn により選択されなかったリフレッシュカウ
ンターは最終カウント値をそのまま維持することにな
る。
５２Ａ〜５２Ｄは、前記第１ローアドレス信号Ａn-1 ，
Ａn により相互補完的に動作する。例えば、前記第１ロ
ーアドレス信号Ａn-1 ，Ａn の論理値が“００”の場合
に第１リフレッシュカウンター５２Ａが駆動し、また前
記第１ローアドレス信号Ａn-1 ，Ａn が“０１”、“１
０”又は“１１”の場合には第２、第３又は第４リフレ
ッシュカウンター５２Ｂ，５２Ｃ又は５２Ｄが駆動す
る。また前記第１乃至第４リフレッシュカウンター５２
Ａ〜５２Ｄは前記第１ローアドレス信号Ａn-1 ，Ａn に
より駆動する場合、前記セルフリフレッシュ発振器及び
タイマー４１からのクラック信号が印加のために１つず
つ増加又は減少カウントし、カウントされた値をリフレ
ッシュ用アドレス信号としてアドレスマルチプレクサ６
０に供給する。逆に、前記第１ローアドレス信号
Ａn-1 ，Ａn により選択されなかったリフレッシュカウ
ンターは最終カウント値をそのまま維持することにな
る。
【００２０】前記ローアドレスラッチ回路７０は、前記
第２入力ライン９２からの第２のローアドレス信号Ａ0
〜Ａn-2 をラッチし、ラッチされた第２ローアドレス信
号Ａ0 〜Ａn-2 を前記アドレスマルチプレクサ６０に供
給する。このようにすると、前記アドレスマルチプレク
サ６０はリフレッシュモードの場合、前記第１乃至第４
リフレッシュカウンター５２Ａ〜５２Ｄ内のある１つか
ら供給されるリフレッシュアドレス信号を選択する。逆
にデータアクセスモードの場合、前記アドレスマルチプ
レクサ６０は前記第２ローアドレス信号Ａ0 〜Ａn-2 を
選択する。前記アドレスマルチプレクサ６０は図示され
てはいないが、外部から印加する自動リフレッシュ制御
信号の論理状態により切り換えられる。
第２入力ライン９２からの第２のローアドレス信号Ａ0
〜Ａn-2 をラッチし、ラッチされた第２ローアドレス信
号Ａ0 〜Ａn-2 を前記アドレスマルチプレクサ６０に供
給する。このようにすると、前記アドレスマルチプレク
サ６０はリフレッシュモードの場合、前記第１乃至第４
リフレッシュカウンター５２Ａ〜５２Ｄ内のある１つか
ら供給されるリフレッシュアドレス信号を選択する。逆
にデータアクセスモードの場合、前記アドレスマルチプ
レクサ６０は前記第２ローアドレス信号Ａ0 〜Ａn-2 を
選択する。前記アドレスマルチプレクサ６０は図示され
てはいないが、外部から印加する自動リフレッシュ制御
信号の論理状態により切り換えられる。
【００２１】前記同期式ＤＲＡＭのヒドン・セルフ・リ
フレッシュ装置は、前記アドレスマルチプレクサ６０に
より選択されたアドレス信号を共通的に入力する第１乃
至第４ローアドレスラッチ回路及びバッファ８０〜８３
を追加して備える。前記第１乃至第４ローアドレスラッ
チ回路及びバッファ８０〜８３は、前記第１入力ライン
９０からの第１ローアドレス信号Ａn-1 ，Ａn を共通的
に入力し、前記第１ローアドレスＡn-1 ，Ａn の論理値
により相互補完的にラッチ動作を行う。例えば、前記第
１ローアドレス信号Ａn-1 ，Ａn の論理値が“００”の
場合に第１アドレスラッチ回路及びバッファ８０がラッ
チ動作を行い、また前記第１ローアドレス信号Ａn-1 ，
Ａn が“０１”、“１０”又は“１１”の場合には第
２、第３又は第４ローアドレスラッチ回路及びバッファ
回路８１，８２又は８３がラッチ動作を行う。さらに、
前記第１乃至第４ローアドレスラッチ回路及びバッファ
８０〜８３は、前記アドレスマルチプレクサ６０からの
アドレス信号をラッチするためのラッチ回路と、また前
記ラッチ回路によりラッチされたアドレス信号を、自ら
の出力端子に接続したデコーダ−２０〜２３側に伝送す
るバッファとを各々備える。結果的に、前記第１ローア
ドレスラッチ回路及びバッファ８０は、前記第１リフレ
ッシュカウンタ５２Ａによりカウントされたリフレッシ
ュアドレス信号又は前記ローアドレスラッチ回路７０に
よりラッチされた前記第２ローアドレス信号Ａ0 〜Ａ
n-2 を入力し、入力されたアドレス信号を前記第１デコ
ーダー２０側に伝送する。同様に、前記第２乃至第４ロ
ーアドレスラッチ回路及びバッファ８１〜８３も各々第
２リフレッシュカウンター５２Ｂからのリフレッシュア
ドレス信号、又は前記ローアドレスラッチ回路７０によ
りラッチされた前記第２ローアドレス信号Ａ0 〜
Ａn-2 、第３リフレッシュカウンタ５２Ｃからのリフレ
ッシュアドレス信号又は前記ローアドレスラッチ回路７
０によりラッチされた前記第２ローアドレス信号Ａ0 〜
Ａn-2 、第４リフレッシュカウンタ５２Ｄからのリフレ
ッシュアドレス信号又は前記ローアドレスラッチ回路７
０によりラッチされた前記第２ローアドレス信号Ａ0 〜
Ａn-2 を第２乃至第４デコーダー２１〜２３側に伝送す
る。
フレッシュ装置は、前記アドレスマルチプレクサ６０に
より選択されたアドレス信号を共通的に入力する第１乃
至第４ローアドレスラッチ回路及びバッファ８０〜８３
を追加して備える。前記第１乃至第４ローアドレスラッ
チ回路及びバッファ８０〜８３は、前記第１入力ライン
９０からの第１ローアドレス信号Ａn-1 ，Ａn を共通的
に入力し、前記第１ローアドレスＡn-1 ，Ａn の論理値
により相互補完的にラッチ動作を行う。例えば、前記第
１ローアドレス信号Ａn-1 ，Ａn の論理値が“００”の
場合に第１アドレスラッチ回路及びバッファ８０がラッ
チ動作を行い、また前記第１ローアドレス信号Ａn-1 ，
Ａn が“０１”、“１０”又は“１１”の場合には第
２、第３又は第４ローアドレスラッチ回路及びバッファ
回路８１，８２又は８３がラッチ動作を行う。さらに、
前記第１乃至第４ローアドレスラッチ回路及びバッファ
８０〜８３は、前記アドレスマルチプレクサ６０からの
アドレス信号をラッチするためのラッチ回路と、また前
記ラッチ回路によりラッチされたアドレス信号を、自ら
の出力端子に接続したデコーダ−２０〜２３側に伝送す
るバッファとを各々備える。結果的に、前記第１ローア
ドレスラッチ回路及びバッファ８０は、前記第１リフレ
ッシュカウンタ５２Ａによりカウントされたリフレッシ
ュアドレス信号又は前記ローアドレスラッチ回路７０に
よりラッチされた前記第２ローアドレス信号Ａ0 〜Ａ
n-2 を入力し、入力されたアドレス信号を前記第１デコ
ーダー２０側に伝送する。同様に、前記第２乃至第４ロ
ーアドレスラッチ回路及びバッファ８１〜８３も各々第
２リフレッシュカウンター５２Ｂからのリフレッシュア
ドレス信号、又は前記ローアドレスラッチ回路７０によ
りラッチされた前記第２ローアドレス信号Ａ0 〜
Ａn-2 、第３リフレッシュカウンタ５２Ｃからのリフレ
ッシュアドレス信号又は前記ローアドレスラッチ回路７
０によりラッチされた前記第２ローアドレス信号Ａ0 〜
Ａn-2 、第４リフレッシュカウンタ５２Ｄからのリフレ
ッシュアドレス信号又は前記ローアドレスラッチ回路７
０によりラッチされた前記第２ローアドレス信号Ａ0 〜
Ａn-2 を第２乃至第４デコーダー２１〜２３側に伝送す
る。
【００２２】前記第１乃至第４ローアドレスラッチ回路
及びバッファ８０〜８３は、第１乃至第４セルバンク１
０〜１３の内のある一つのセルバンクがリフレッシュモ
ードにあるとしても、残りの３つのセルバンク側に前記
ローアドレスラッチ回路７０によりラッチされた前記第
２ローアドレス信号Ａ0 〜Ａn-2 を伝送してリフレッシ
ュモード中にもデータのアクセスを可能にすることがで
きる。また前記同期式ＤＲＡＭのヒドンセルフリフレッ
シュ装置は、前記ローアドレス信号内のセルバンクを指
定するための前記ビットのローアドレス信号により多数
のセルバンクのリフレッシュ動作を独立的に制御するこ
とができる。
及びバッファ８０〜８３は、第１乃至第４セルバンク１
０〜１３の内のある一つのセルバンクがリフレッシュモ
ードにあるとしても、残りの３つのセルバンク側に前記
ローアドレスラッチ回路７０によりラッチされた前記第
２ローアドレス信号Ａ0 〜Ａn-2 を伝送してリフレッシ
ュモード中にもデータのアクセスを可能にすることがで
きる。また前記同期式ＤＲＡＭのヒドンセルフリフレッ
シュ装置は、前記ローアドレス信号内のセルバンクを指
定するための前記ビットのローアドレス信号により多数
のセルバンクのリフレッシュ動作を独立的に制御するこ
とができる。
【００２３】図３は、本発明の第２実施例による同期式
ＤＲＡＭのヒドンセルフリフレッシュ装置を説明する図
である。図３において、前記同期式ＤＲＡＭのヒドンセ
ルフリフレッシュ装置は、第１入力ライン９０からの第
１ローアドレス信号Ａn-1 、Ａn を入力するリフレッシ
ュカウンター５４と、クラック信号を発生するセルフリ
フレッシュ発振器及びタイマー４１と、第２入力ライン
９２から第２ローアドレス信号Ａ0 〜Ａn-2 を供給され
るローアドレスラッチ回路７０を備える。また、前記同
期式ＤＲＡＭのヒドンセルフリフレッシュ装置は多数の
セルアレーを各々備える第１乃至第４セルバンク１０〜
１３と、前記第１乃至第４セルバンク１０〜１３に各々
接続した第１乃至第４デコーダー２０〜２３を追加して
備える。
ＤＲＡＭのヒドンセルフリフレッシュ装置を説明する図
である。図３において、前記同期式ＤＲＡＭのヒドンセ
ルフリフレッシュ装置は、第１入力ライン９０からの第
１ローアドレス信号Ａn-1 、Ａn を入力するリフレッシ
ュカウンター５４と、クラック信号を発生するセルフリ
フレッシュ発振器及びタイマー４１と、第２入力ライン
９２から第２ローアドレス信号Ａ0 〜Ａn-2 を供給され
るローアドレスラッチ回路７０を備える。また、前記同
期式ＤＲＡＭのヒドンセルフリフレッシュ装置は多数の
セルアレーを各々備える第１乃至第４セルバンク１０〜
１３と、前記第１乃至第４セルバンク１０〜１３に各々
接続した第１乃至第４デコーダー２０〜２３を追加して
備える。
【００２４】前記第１ローアドレス信号Ａn-1 、Ａn は
論理値によって前記第１乃至第４セルバンク１０〜１３
の内のある１つを指定し、前記第２ローアドレス信号Ａ
0 〜Ａn-2 は論理値によって前記第１乃至第４セルバン
ク１０〜１３内のセルアレーを指定する。また、前記第
１及び第２ローアドレス信号Ａ0 〜Ａｎは外部のマイク
ロコンピュータのような装置から発生する。
論理値によって前記第１乃至第４セルバンク１０〜１３
の内のある１つを指定し、前記第２ローアドレス信号Ａ
0 〜Ａn-2 は論理値によって前記第１乃至第４セルバン
ク１０〜１３内のセルアレーを指定する。また、前記第
１及び第２ローアドレス信号Ａ0 〜Ａｎは外部のマイク
ロコンピュータのような装置から発生する。
【００２５】前記セルフリフレッシュ発振器及びタイマ
ー４１は、リフレッシュモード及びデータアクセスモー
ドとは係わりなく常に一定な周期のクラック信号を発生
して前記リフレッシュカウンター５４に共通的に供給す
る。
ー４１は、リフレッシュモード及びデータアクセスモー
ドとは係わりなく常に一定な周期のクラック信号を発生
して前記リフレッシュカウンター５４に共通的に供給す
る。
【００２６】前記リフレッシュカウンター５４は、図４
に示したように、リフレッシュアドレス信号を一時的に
貯蔵するための第１乃至第４レジスター１００〜１０３
と、前記第１乃至第４レジスター１００〜１０３の内の
ある１つのレジスターからのアドレス信号の論理値に
“１”を加算するための加算器１０４を備える。また、
前記リフレッシュカウンター５４は前記加算器１０４の
出力ライン９６及び前記第１乃至第４レジスター１００
〜１０３の入力端子の間に接続した第１乃至第４制御用
スイッチ１０５〜１０８と、前記第１乃至第４レジスタ
ー１００〜１０３の出力端子と前記加算器１０４の入力
端子の間に各々接続した第５乃至第８制御用スイッチ１
０９〜１１２を追加して備える。
に示したように、リフレッシュアドレス信号を一時的に
貯蔵するための第１乃至第４レジスター１００〜１０３
と、前記第１乃至第４レジスター１００〜１０３の内の
ある１つのレジスターからのアドレス信号の論理値に
“１”を加算するための加算器１０４を備える。また、
前記リフレッシュカウンター５４は前記加算器１０４の
出力ライン９６及び前記第１乃至第４レジスター１００
〜１０３の入力端子の間に接続した第１乃至第４制御用
スイッチ１０５〜１０８と、前記第１乃至第４レジスタ
ー１００〜１０３の出力端子と前記加算器１０４の入力
端子の間に各々接続した第５乃至第８制御用スイッチ１
０９〜１１２を追加して備える。
【００２７】前記第１乃至第８制御用スイッチ１０５〜
１１２は、図３に示した第１入力ライン９０からの第１
ローアドレス信号Ａn-1 、Ａn の論理値により動作す
る。例えば、前記第１ローアドレス信号Ａn-1 、Ａn が
“００”の論理値を有する場合、前記第１制御用スイッ
チ１０５は前記加算器１０４でカウントされたリフレッ
シュアドレス信号を前記第１レジスター１０５の入力端
子側に伝送し、また、前記第５制御用スイッチ１０９は
前記第１レジスター１００に貯蔵したリフレッシュアド
レス信号を前記加算器１０４の入力端子側に伝送する。
さらに、前記第１ローアドレス信号Ａn-1 、Ａn が“０
１”の論理値を有する場合、前記第２制御用スイッチ１
０６は前記加算器１０４でカウンタしたリフレッシュア
ドレス信号を前記第２レジスター１０１の入力端子側に
伝送し、また、前記第６制御用スイッチ１１０は前記第
２レジスター１０１に貯蔵されたリフレッシュアドレス
信号を前記加算器１０４の入力端子側に伝送する。ま
た、前記第１ローアドレス信号Ａn-1 、Ａn が“１０”
の論理値を有する場合、前記第３制御用スイッチ１０７
は前記加算器１０４でカウントされたリフレッシュアド
レス信号を前記第３レジスター１０２の入力端子側に伝
送し、また前記第７制御用スイッチ１１１は前記第３レ
ジスター１０２に貯蔵されたリフレッシュアドレス信号
を前記加算器１０４の入力端子側に伝送する。同様に、
前記第１ローアドレス信号Ａn-1 、Ａn が“１１”の論
理値を有する場合、前記第４制御用スイッチ１０８は前
記加算器１０４でカウントされたリフレッシュアドレス
信号を前記第４レジスター１０３の入力端子側に伝送
し、さらに、前記第８制御用スイッチ１１２は前記第４
レジスター１０３に貯蔵されたリフレッシュアドレス信
号を前記加算器１０４の入力端子側に伝送する。結果的
に、前記第１乃至第４レジスター１００〜１０３は第１
乃至第４セルバンク１０〜１３で最終にリフレッシュし
たローセルアレーのアドレスを各々貯蔵することにな
る。
１１２は、図３に示した第１入力ライン９０からの第１
ローアドレス信号Ａn-1 、Ａn の論理値により動作す
る。例えば、前記第１ローアドレス信号Ａn-1 、Ａn が
“００”の論理値を有する場合、前記第１制御用スイッ
チ１０５は前記加算器１０４でカウントされたリフレッ
シュアドレス信号を前記第１レジスター１０５の入力端
子側に伝送し、また、前記第５制御用スイッチ１０９は
前記第１レジスター１００に貯蔵したリフレッシュアド
レス信号を前記加算器１０４の入力端子側に伝送する。
さらに、前記第１ローアドレス信号Ａn-1 、Ａn が“０
１”の論理値を有する場合、前記第２制御用スイッチ１
０６は前記加算器１０４でカウンタしたリフレッシュア
ドレス信号を前記第２レジスター１０１の入力端子側に
伝送し、また、前記第６制御用スイッチ１１０は前記第
２レジスター１０１に貯蔵されたリフレッシュアドレス
信号を前記加算器１０４の入力端子側に伝送する。ま
た、前記第１ローアドレス信号Ａn-1 、Ａn が“１０”
の論理値を有する場合、前記第３制御用スイッチ１０７
は前記加算器１０４でカウントされたリフレッシュアド
レス信号を前記第３レジスター１０２の入力端子側に伝
送し、また前記第７制御用スイッチ１１１は前記第３レ
ジスター１０２に貯蔵されたリフレッシュアドレス信号
を前記加算器１０４の入力端子側に伝送する。同様に、
前記第１ローアドレス信号Ａn-1 、Ａn が“１１”の論
理値を有する場合、前記第４制御用スイッチ１０８は前
記加算器１０４でカウントされたリフレッシュアドレス
信号を前記第４レジスター１０３の入力端子側に伝送
し、さらに、前記第８制御用スイッチ１１２は前記第４
レジスター１０３に貯蔵されたリフレッシュアドレス信
号を前記加算器１０４の入力端子側に伝送する。結果的
に、前記第１乃至第４レジスター１００〜１０３は第１
乃至第４セルバンク１０〜１３で最終にリフレッシュし
たローセルアレーのアドレスを各々貯蔵することにな
る。
【００２８】前記加算器１０４は図１に示した前記セル
フリフレッシュ発振器及びタイマー４１の出力端子９４
からのクラック信号を自らのクラック端子側に入力す
る。また、前記加算器１０４は前記クラック信号が印加
されるたびに、前記第１乃至第４レジスター１００〜１
０３の内のある１つのレジスターからの前記リフレッシ
ュアドレス信号に１を加算して新しいリフレッシュアド
レス信号を発生する。前記加算器１０４で発生する前記
新しいリフレッシュアドレス信号Ａm+1 は、前記加算器
１０４の出力端子９６を経て前記第１乃至第４制御用ス
イッチ１０５〜１０８及び図３に示したアドレスマルチ
プレスサ６０に共通的に供給される。
フリフレッシュ発振器及びタイマー４１の出力端子９４
からのクラック信号を自らのクラック端子側に入力す
る。また、前記加算器１０４は前記クラック信号が印加
されるたびに、前記第１乃至第４レジスター１００〜１
０３の内のある１つのレジスターからの前記リフレッシ
ュアドレス信号に１を加算して新しいリフレッシュアド
レス信号を発生する。前記加算器１０４で発生する前記
新しいリフレッシュアドレス信号Ａm+1 は、前記加算器
１０４の出力端子９６を経て前記第１乃至第４制御用ス
イッチ１０５〜１０８及び図３に示したアドレスマルチ
プレスサ６０に共通的に供給される。
【００２９】前記ローアドレスラッチ回路７０は前記第
２入力ライン９２からの第２ローアドレス信号Ａ0 〜Ａ
n-2 をラッチし、ラッチされた第２ローアドレス信号Ａ
0 〜Ａn-2 を前記アドレスマルチプレクサ６０に供給す
る。ここでは、前記アドレスマルチプレクサ６０はリフ
レッシュモードの場合、前記リフレッシュカウンタ５４
から供給するリフレッシュアドレス信号を選択する。反
対に、データアクセスモードの場合、前記アドレスマル
チプレクサ６０は前記第２ローアドレス信号Ａ0 〜Ａ
n-2 を選択する。前記アドレスマルチプレクサ６０は図
示してない外部から印加される自動リフレッシュ制御信
号の論理状態によって切り換えられる。
２入力ライン９２からの第２ローアドレス信号Ａ0 〜Ａ
n-2 をラッチし、ラッチされた第２ローアドレス信号Ａ
0 〜Ａn-2 を前記アドレスマルチプレクサ６０に供給す
る。ここでは、前記アドレスマルチプレクサ６０はリフ
レッシュモードの場合、前記リフレッシュカウンタ５４
から供給するリフレッシュアドレス信号を選択する。反
対に、データアクセスモードの場合、前記アドレスマル
チプレクサ６０は前記第２ローアドレス信号Ａ0 〜Ａ
n-2 を選択する。前記アドレスマルチプレクサ６０は図
示してない外部から印加される自動リフレッシュ制御信
号の論理状態によって切り換えられる。
【００３０】前記同期式ＤＲＡＭのヒドンセルフリフレ
ッシュ装置は、前記アドレスマルチプレクサ６０により
選択されたアドレス信号を共通的に入力する第１乃至第
４ローアドレスラッチ回路及びバッファ８０〜８３を追
加して備える。前記第１乃至第４ローアドレスラッチ回
路及びバッファ８０〜８３は前記第１入力ライン９０か
らの第１ローアドレス信号Ａn-1 、Ａn を共通的に入力
し、前記第１ローアドレス信号Ａn-1 、Ａn の論理値に
より相互補完的にラッチ動作を行う。例えば、前記第１
ローアドレス信号Ａn-1 、Ａn の論理値が“００”の場
合に第１ローアドレスラッチ回路及びバッファー８０が
ラッチ動作を行い、また、前記第１ローアドレス信号Ａ
n-1 、Ａn が“０１”、“１０”又は“１１”の場合に
は、第２、第３又は第４ローアドレスラッチ回路及びバ
ッファ８１、８２又は８３がラッチ動作を行う。
ッシュ装置は、前記アドレスマルチプレクサ６０により
選択されたアドレス信号を共通的に入力する第１乃至第
４ローアドレスラッチ回路及びバッファ８０〜８３を追
加して備える。前記第１乃至第４ローアドレスラッチ回
路及びバッファ８０〜８３は前記第１入力ライン９０か
らの第１ローアドレス信号Ａn-1 、Ａn を共通的に入力
し、前記第１ローアドレス信号Ａn-1 、Ａn の論理値に
より相互補完的にラッチ動作を行う。例えば、前記第１
ローアドレス信号Ａn-1 、Ａn の論理値が“００”の場
合に第１ローアドレスラッチ回路及びバッファー８０が
ラッチ動作を行い、また、前記第１ローアドレス信号Ａ
n-1 、Ａn が“０１”、“１０”又は“１１”の場合に
は、第２、第３又は第４ローアドレスラッチ回路及びバ
ッファ８１、８２又は８３がラッチ動作を行う。
【００３１】さらに、前記第１乃至第４ローアドレスラ
ッチ回路及びバッファ８０〜８３は、前記アドレスマル
チプレクサ６０からのアドレス信号をラッチするための
ラッチ回路と、また、前記ラッチ回路によりラッチされ
たアドレス信号を自らの出力端子に接続したデコーダー
２０〜２３側に伝送するバッファを各々備える。結果的
に、前記第１ローアドレスラッチ回路及びバッファ８０
は、前記リフレシュカウンター５４によりカウントされ
た第１セルバンク用リフレッシュアドレス信号、又は前
記ローアドレスラッチ回路７０によりラッチされた前記
第２ローアドレス信号Ａ0 〜Ａn-2 を入力して入力され
たアドレス信号を前記第１デコーダー２０側に伝送す
る。同様に、前記第２乃至第４ローアドレスラッチ回路
及びバッファ８１〜８３も、各々前記リフレッシュカウ
ンター５４によりカウントされた前記第２セルバンク１
１用リフレッシュアドレス信号、又は前記ローアドレス
ラッチ回路７０によりラッチされた前記第２ローアドレ
ス信号Ａ0 〜Ａn-2 、前記リフレッシュカウンター５４
によりカウントされた前記第３セルバンク１２用リフレ
ッシュアドレス信号、又は前記ローアドレスラッチ回路
７０によりラッチされた前記第２ローアドレス信号Ａ0
〜Ａn-2 、また前記リフレッシュカウンター５４により
カウンターされたリフレッシュアドレス信号、又は前記
ローアドレスラッチ回路７０によりラッチされた前記第
２ローアドレス信号Ａ0 〜Ａn-2 を第２乃至第４ディコ
ーダー２１〜２３側に伝送する。
ッチ回路及びバッファ８０〜８３は、前記アドレスマル
チプレクサ６０からのアドレス信号をラッチするための
ラッチ回路と、また、前記ラッチ回路によりラッチされ
たアドレス信号を自らの出力端子に接続したデコーダー
２０〜２３側に伝送するバッファを各々備える。結果的
に、前記第１ローアドレスラッチ回路及びバッファ８０
は、前記リフレシュカウンター５４によりカウントされ
た第１セルバンク用リフレッシュアドレス信号、又は前
記ローアドレスラッチ回路７０によりラッチされた前記
第２ローアドレス信号Ａ0 〜Ａn-2 を入力して入力され
たアドレス信号を前記第１デコーダー２０側に伝送す
る。同様に、前記第２乃至第４ローアドレスラッチ回路
及びバッファ８１〜８３も、各々前記リフレッシュカウ
ンター５４によりカウントされた前記第２セルバンク１
１用リフレッシュアドレス信号、又は前記ローアドレス
ラッチ回路７０によりラッチされた前記第２ローアドレ
ス信号Ａ0 〜Ａn-2 、前記リフレッシュカウンター５４
によりカウントされた前記第３セルバンク１２用リフレ
ッシュアドレス信号、又は前記ローアドレスラッチ回路
７０によりラッチされた前記第２ローアドレス信号Ａ0
〜Ａn-2 、また前記リフレッシュカウンター５４により
カウンターされたリフレッシュアドレス信号、又は前記
ローアドレスラッチ回路７０によりラッチされた前記第
２ローアドレス信号Ａ0 〜Ａn-2 を第２乃至第４ディコ
ーダー２１〜２３側に伝送する。
【００３２】
【発明の効果】上述したように、本発明の同期式ＤＲＡ
Ｍのヒドンリフレッシュ装置は、セルバンク数に該当す
るローアドレスラッチ回路及びバッファーを用いて多数
のセルバンクにアドレス信号を独立的に印加することが
できる。また、前記ヒドンリフレッシュ装置は多数のセ
ルバンクに対するリフレッシュ用アドレス信号を独立的
に発生し、多数のセルバンクに対して独立的にリフレッ
シュ動作を行うことができる。また、前記ヒドンリフレ
ッシュ装置は多数のセルバンクに対してリフレッシュモ
ードを外部からのセルバンク用アドレス信号を用いてリ
フレッシュモードからデータアクセスモードに、又はデ
ータアクセスモードへのモード切換えを自在にできる。
このような利点等のために、本発明の同期式ＤＲＡＭの
ヒドンリフレッシュ装置は、データアクセス速度を向上
させる利点を提供する。
Ｍのヒドンリフレッシュ装置は、セルバンク数に該当す
るローアドレスラッチ回路及びバッファーを用いて多数
のセルバンクにアドレス信号を独立的に印加することが
できる。また、前記ヒドンリフレッシュ装置は多数のセ
ルバンクに対するリフレッシュ用アドレス信号を独立的
に発生し、多数のセルバンクに対して独立的にリフレッ
シュ動作を行うことができる。また、前記ヒドンリフレ
ッシュ装置は多数のセルバンクに対してリフレッシュモ
ードを外部からのセルバンク用アドレス信号を用いてリ
フレッシュモードからデータアクセスモードに、又はデ
ータアクセスモードへのモード切換えを自在にできる。
このような利点等のために、本発明の同期式ＤＲＡＭの
ヒドンリフレッシュ装置は、データアクセス速度を向上
させる利点を提供する。
【図１】図１は、従来のセルフリフレッシュ装置のブロ
ック図である。
ック図である。
【図２】図２は、本発明の第１実施例による同期式ＤＲ
ＡＭのヒドンセルフリフレッシュ装置を示すブロック図
である。
ＡＭのヒドンセルフリフレッシュ装置を示すブロック図
である。
【図３】図３は、本発明の第２実施例による同期式ＤＲ
ＡＭのヒドンセルフリフレッシュ装置を示すブロック図
である。
ＡＭのヒドンセルフリフレッシュ装置を示すブロック図
である。
【図４】図４は、図３に示したリフレッシュカウンター
を詳細に示した詳細ブロック図である。
を詳細に示した詳細ブロック図である。
１０〜１３ 第１乃至第３セルバンク ２０〜２３ 第１乃至第４デコーダー ３０〜３３ ローアドレスバッファ ４０，４１ セルフリフレッシュ発振器及びタイマー ５０，５２，５４ リフレッシュカウンター ６０ マルチプレクサ ７０ ローアドレスラッチ回路 ８０，８３ 第１乃至第４ローアドレスラッチ回路及び
バッファ １００〜１０３ 第１乃至第４レジスター １０４ 加算器 １０５〜１１２ 第１乃至第８制御用スイッチ
バッファ １００〜１０３ 第１乃至第４レジスター １０４ 加算器 １０５〜１１２ 第１乃至第８制御用スイッチ
Claims (4)
- 【請求項１】 多数のセルアレーより成る少なくとも
２つ以上のセルバンクを含む同期式ＤＲＡＭのヒドン・
セルフ・リフレッシュ方法において、 外部からの上記セルバンク指定用第１アドレス信号を入
力する過程と、 前記第１アドレス信号の論理値に該当するセルバンク
の、前記多数のセルアレーを指定するためのリフレッシ
ュアドレス信号を発生する過程と、 外部から上記セルアレーを指定するための第２アドレス
信号を入力する過程と、 前記第２アドレス信号及び前記リフレッシュアドレス信
号を連続的に選択する過程と、 前記連続的に選択したアドレス信号が、前記第１アドレ
ス信号の論理値によりセルバンクの側に分散ラッチし、
前記第２アドレス信号及び前記リフレッシュアドレス信
号が２つのセルバンクに各々印加される時間が、部分的
に重なるようにする過程を備えたことを特徴とする同期
式ＤＲＡＭのヒドン・セルフ・リフレッシュ方法。 - 【請求項２】 多数のセルアレーより成る少なくとも２
つ以上のセルバンクを含む同期式ＤＲＡＭにおいて、 外部からの上記セルバンクを指定するための、第１アド
レス信号を入力するための第１入力手段と、 外部からの上記セルアレーを指定するための、第２アド
レス信号を入力するための第２入力手段と、 前記第１入力手段からの前記第１アドレス信号の論理値
により、前記セルバンク別に前記セルアレーを指定する
ためのリフレッシュアドレス信号を発生するためのカウ
ンター手段と、 前記カウンター手段からの前記リフレッシュアドレス信
号及び、前記第２入力手段からの前記第２アドレス信号
を選択するためのマルチプレクサ手段と、 前記第１入力手段からの前記第１アドレス信号の論理値
により、独立的に駆動して前記マルチプレクサ手段から
のアドレス信号を、前記セルバンクの側に伝送するため
の少なくとも２つ以上のラッチ手段を備えたことを特徴
とする同期式ＤＲＡＭのヒドン・セルフ・リフレッシュ
装置。 - 【請求項３】 前記カウンター手段が、前記セルバンク
別に最終リフレッシュしたセルアレーに対する番地を貯
蔵するための少なくとも２つ以上のレジスターと、 前記２つ以上のレジスターの内、ある一つからの前記リ
フレッシュアドレス信号に１を加え、前記加算したリフ
レッシュアドレス信号を前記マルチプレクサ手段に供給
する加算器手段と、 前記第１入力手段からの前記第１アドレス信号の論理値
により独立的に動作して前記加算器手段の出力を前記少
なくとも２つ以上のレジスター側に各々伝送するための
少なくとも２つ以上の切換えスイッチ素子と、 前記第１入力手段からの前記第１アドレス信号の論理値
により、独立的に動作して前記少なくとも２つ以上のレ
ジスターに貯蔵した前記リフレッシュアドレス信号を、
前記加算器手段側に各々伝送するための少なくとも２つ
以上の切換えスイッチ素子を備えたことを特徴とする請
求項２記載の同期式ＤＲＡＭのヒドン・セルフ・リフレ
ッシュ装置。 - 【請求項４】 多数のセルアレーより成る少なくとも２
つ以上のセルバンクを含む同期式ＤＲＡＭにおいて、 外部から前記セルバンクを指定するための第１アドレス
信号を入力するための第１入力手段と外部から前記セル
アレーを指定するための第２アドレス信号を入力するた
めの第２入力手段と、 前記第１入力手段からの前記第１アドレス信号の論理値
により独立的に駆動して前記セルアレーを指定するため
のリフレッシュアドレス信号を発生する少なくとも２つ
以上のカウンター手段と、 前記少なくとも２つ以上のカウンタ手段の内、ある１つ
からの前記リフレッシュアドレス信号及び前記第２入力
手段からの前記第２アドレス信号を選択するためのマル
チプレクサ手段と、 前記第１入力手段からの前記第１アドレス信号の論理値
により、独立的に駆動して前記マルチプレクサ手段から
のアドレス信号を前記セルバンクの側に伝送するため
の、少なくとも２つ以上のラッチ手段を備えたことを特
徴とする同期式ＤＲＡＭのヒドン・セルフ・リフレッシ
ュ装置。
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796669A (en) * | 1997-03-03 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US6134169A (en) * | 1998-11-24 | 2000-10-17 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US6233192B1 (en) | 1998-03-05 | 2001-05-15 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2005332497A (ja) * | 2004-05-20 | 2005-12-02 | Handotai Rikougaku Kenkyu Center:Kk | 半導体集積回路装置 |
| JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
| US7336557B2 (en) | 2004-02-03 | 2008-02-26 | Renesas Technology Corp. | Semiconductor memory device suitable for mounting on portable terminal |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08138374A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 半導体メモリ装置およびそのリフレッシュ方法 |
| JPH09180442A (ja) * | 1995-12-25 | 1997-07-11 | Fujitsu Ltd | 揮発性メモリ装置及びそのリフレッシュ方法 |
| US5627791A (en) * | 1996-02-16 | 1997-05-06 | Micron Technology, Inc. | Multiple bank memory with auto refresh to specified bank |
| US6373769B1 (en) | 1997-06-12 | 2002-04-16 | Infineon Technologies Ag | Decoded autofresh mode in a DRAM |
| KR19990002763A (ko) * | 1997-06-23 | 1999-01-15 | 윤종용 | 반도체 메모리 장치의 리프레쉬 구조 |
| US6075744A (en) * | 1997-10-10 | 2000-06-13 | Rambus Inc. | Dram core refresh with reduced spike current |
| US6061293A (en) * | 1997-12-31 | 2000-05-09 | Intel Corporation | Synchronous interface to a self-timed memory array |
| US6028804A (en) * | 1998-03-09 | 2000-02-22 | Monolithic System Technology, Inc. | Method and apparatus for 1-T SRAM compatible memory |
| US6415353B1 (en) | 1998-10-01 | 2002-07-02 | Monolithic System Technology, Inc. | Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same |
| US6707743B2 (en) | 1998-10-01 | 2004-03-16 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division |
| US5999474A (en) | 1998-10-01 | 1999-12-07 | Monolithic System Tech Inc | Method and apparatus for complete hiding of the refresh of a semiconductor memory |
| US6898140B2 (en) | 1998-10-01 | 2005-05-24 | Monolithic System Technology, Inc. | Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors |
| US6504780B2 (en) * | 1998-10-01 | 2003-01-07 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a dram device using clock division |
| KR100351889B1 (ko) * | 1998-11-13 | 2002-11-18 | 주식회사 하이닉스반도체 | 카스(cas)레이턴시(latency) 제어 회로 |
| KR100557975B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 메모리의 자동 리프레쉬 회로_ |
| US6282606B1 (en) * | 1999-04-02 | 2001-08-28 | Silicon Aquarius, Inc. | Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods |
| US6327209B1 (en) | 2000-08-30 | 2001-12-04 | Micron Technology, Inc. | Multi stage refresh control of a memory device |
| JP2002157880A (ja) * | 2000-11-15 | 2002-05-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100472723B1 (ko) * | 2000-12-26 | 2005-03-08 | 주식회사 하이닉스반도체 | 뱅크 리프레쉬 제어 장치 및 방법 |
| JP2004288226A (ja) * | 2001-03-30 | 2004-10-14 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
| US7085186B2 (en) * | 2001-04-05 | 2006-08-01 | Purple Mountain Server Llc | Method for hiding a refresh in a pseudo-static memory |
| US6590822B2 (en) * | 2001-05-07 | 2003-07-08 | Samsung Electronics Co., Ltd. | System and method for performing partial array self-refresh operation in a semiconductor memory device |
| JP4743999B2 (ja) * | 2001-05-28 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2002352598A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
| GB2380035B (en) * | 2001-09-19 | 2003-08-20 | 3Com Corp | DRAM refresh command operation |
| US6671218B2 (en) | 2001-12-11 | 2003-12-30 | International Business Machines Corporation | System and method for hiding refresh cycles in a dynamic type content addressable memory |
| US7043599B1 (en) * | 2002-06-20 | 2006-05-09 | Rambus Inc. | Dynamic memory supporting simultaneous refresh and data-access transactions |
| US6795364B1 (en) * | 2003-02-28 | 2004-09-21 | Monolithic System Technology, Inc. | Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode |
| US7274618B2 (en) | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
| JP5446384B2 (ja) * | 2009-03-30 | 2014-03-19 | 富士通セミコンダクター株式会社 | インターフェース回路、メモリシステム、およびアクセス制御方法 |
| US8982654B2 (en) * | 2013-07-05 | 2015-03-17 | Qualcomm Incorporated | DRAM sub-array level refresh |
| KR20160001098A (ko) * | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 래치 회로 이를 포함하는 입출력 장치 |
| US20180061484A1 (en) * | 2016-08-29 | 2018-03-01 | Apple Inc. | Systems and Methods for Memory Refresh Timing |
| TWI639920B (zh) | 2017-11-17 | 2018-11-01 | 財團法人工業技術研究院 | 記憶體控制器及其控制方法以及記憶體及其控制方法 |
| TWI671632B (zh) | 2018-10-24 | 2019-09-11 | 財團法人工業技術研究院 | 記憶體裝置及其復新資訊同步方法 |
| CN112786084B (zh) * | 2021-03-16 | 2023-06-23 | 北京时代全芯存储技术股份有限公司 | 记忆体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554646A (ja) * | 1991-08-28 | 1993-03-05 | Ricoh Co Ltd | メモリ装置及びそのダイナミツクｒａｍリフレツシユ方式 |
| JPH05109266A (ja) * | 1991-10-17 | 1993-04-30 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2247835C3 (de) * | 1972-09-29 | 1978-10-05 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Regenerieren der Speicherinhalte von MOS-Speichern und MOS-Speicher zur Durchführung dieses Verfahrens |
| IT1041882B (it) * | 1975-08-20 | 1980-01-10 | Honeywell Inf Systems | Memoria dinamica a semiconduttori e relativo sistema di recarica |
| US4238842A (en) * | 1978-12-26 | 1980-12-09 | Ibm Corporation | LARAM Memory with reordered selection sequence for refresh |
| US4494222A (en) * | 1980-03-28 | 1985-01-15 | Texas Instruments Incorporated | Processor system using on-chip refresh address generator for dynamic memory |
| GB2095442A (en) * | 1981-03-25 | 1982-09-29 | Philips Electronic Associated | Refreshing dynamic MOS memories |
| JPH0642263B2 (ja) * | 1984-11-26 | 1994-06-01 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS63282997A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
| JPH01124195A (ja) * | 1987-11-09 | 1989-05-17 | Sharp Corp | セルフリフレッシュ方式 |
| US4933907A (en) * | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
| US5239505A (en) * | 1990-12-28 | 1993-08-24 | Intel Corporation | Floating gate non-volatile memory with blocks and memory refresh |
| JP2988804B2 (ja) * | 1993-03-19 | 1999-12-13 | 株式会社東芝 | 半導体メモリ装置 |
-
1993
- 1993-11-08 KR KR1019930023636A patent/KR950014089B1/ko not_active IP Right Cessation
-
1994
- 1994-11-08 US US08/335,648 patent/US5511033A/en not_active Expired - Lifetime
- 1994-11-08 DE DE4439817A patent/DE4439817C2/de not_active Expired - Fee Related
- 1994-11-08 JP JP6273680A patent/JP2781350B2/ja not_active Expired - Fee Related
- 1994-11-08 GB GB9422507A patent/GB2284692B/en not_active Expired - Fee Related
-
1998
- 1998-10-07 HK HK98111121A patent/HK1010465A1/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554646A (ja) * | 1991-08-28 | 1993-03-05 | Ricoh Co Ltd | メモリ装置及びそのダイナミツクｒａｍリフレツシユ方式 |
| JPH05109266A (ja) * | 1991-10-17 | 1993-04-30 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796669A (en) * | 1997-03-03 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US6233192B1 (en) | 1998-03-05 | 2001-05-15 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US6134169A (en) * | 1998-11-24 | 2000-10-17 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US7336557B2 (en) | 2004-02-03 | 2008-02-26 | Renesas Technology Corp. | Semiconductor memory device suitable for mounting on portable terminal |
| US7480200B2 (en) | 2004-02-03 | 2009-01-20 | Renesas Technology Corp. | Semiconductor memory device suitable for mounting on portable terminal |
| US7983103B2 (en) | 2004-02-03 | 2011-07-19 | Renesas Electronics Corporation | Semiconductor memory device suitable for mounting on portable terminal |
| JP2005332497A (ja) * | 2004-05-20 | 2005-12-02 | Handotai Rikougaku Kenkyu Center:Kk | 半導体集積回路装置 |
| JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
| US7911866B2 (en) | 2006-03-09 | 2011-03-22 | Fujitsu Semiconductor Limited | Semiconductor memory for automatic executing refresh operations |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4439817A1 (de) | 1995-05-11 |
| US5511033A (en) | 1996-04-23 |
| DE4439817C2 (de) | 2002-03-14 |
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| JP2781350B2 (ja) | 1998-07-30 |
| HK1010465A1 (en) | 1999-06-17 |
| GB2284692A (en) | 1995-06-14 |
| GB9422507D0 (en) | 1995-01-04 |
| GB2284692B (en) | 1998-04-08 |
| KR950014089B1 (ko) | 1995-11-21 |
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