DE2833850A1

DE2833850A1 - Verzoegerungsschaltung

Info

Publication number: DE2833850A1
Application number: DE19782833850
Authority: DE
Inventors: John Lewis Edwin Baldwin; Terence Edward Corbyn
Original assignee: Independent Broadcasting Authority
Current assignee: Independent Broadcasting Authority
Priority date: 1977-08-04
Filing date: 1978-08-02
Publication date: 1979-03-22
Also published as: GB2013379A; JPS5463652A; GB2013379B; US4271483A

Description

Beschreibung

Die Erfindung betrifft digitale Schaltungen, sie bezieht sich insbesondere auf Verzögerungsschaltungen.

Bei der Verarbeitung digitaler Signale ist es bekannt, die Signale durch ein Schieberegister hindurchzuleiten, wobei die Größe des Schieberegisters die Verzögerung bestimmt. Eine derartige Anordnung ist aus der US-PS 4 051 531 bekannt. Mit dem Begriff "Größe"ist die Anzahl der Stufen gemeint, durch die die digitalen Signale beim Durchlaufen des Registers hindurchlaufen. Die Schwierigkeit bei einer derartigen Anordnung besteht darin, daß die Hersteller im allgemeinen Schieberegister nur in vorgegebenen Größen herstellen, die normalerweise um einen Faktor 2 voneinander differieren. Wenn also zum Beispiel eine Verzögerung von 200 Bits benötigt wird, muß eine Kombination von Schieberegistern unterschiedlicher Größe verwendet werden, um eine derartige Verzögerung zu verwirklichen, so läßt sich z.B. in diesem Fall ein 128-Bit Schieberegister, ein 64-Bit Schieberegister und 8-Bit Schieberegister verwenden. Dies kann teuer und mit einem großen Raumbedarf verbunden sein.

Die vorliegende Erfindung liefert eine Anordnung mit Direktzugriffsspeicher (RAM), um mindestens einen Teil einer gewünschten Verzögerung zu verwirklichen.

Merkmale und Vorteile der Erfindung werden nun in Verbindung mit der Beschreibung von vorteilhaften Ausführungsbeispielen der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

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Fig« 1 ein Blockschaltbild einer Grundschaltung gemäß einer Ausführungsform der Erfindung;

Fig. 2 ein genaueres Blockschaltbild der Ausführungsform gemäß Fig.1;

Fig. 3 Diagramme, die dem Verständnis des Blockschaltbilds der Fig. 2 dienen;

Fig. 4 Diagramme, die dem besseren Verständnis einer weiteren Ausführungsform der Erfindung dienen; und

Fig. 5 Diagramme, die dem besseren Verständnis einer weiteren Ausführungsform der Erfindung dienen.

Die in Fig. 1 dargestellte bevorzugte Ausführungsform der Erfindung beruht auf einer Kombination eines Standard-Schieberegisters 10 und einer Speichereinrichtung 11. Das Register .10 liefert einen Teil, und bevorzugt den größeren Teil der gewünschten Verzögerung, und der Rest der Verzögerung wird durch einen Direkt-Zugriffsspeicher (RAM) verwirklicht. Diese Anordnung liefert eine große Verzögerung unter Verwendung eines minimalen Schaltungsaufwandes. Sofern nur eine kurze Verzögerung benötigt wird, die keine Potenz von 2 ist, läßt sich der RAM alleine verwenden.

Fig. 2 zeigt in Form eines Blockschaltbilds, wie die Schaltung gemäß Fig. 1 verwirklicht werden kann. Ein typisches Beispiel der Verwendung der Schaltung ist in Fig. 2 dargestellt und betrifft die digitale Aufzeichnung eines PAL-Fernseh-Video-Signals durch Abtastung des Video-Signals mit einer vielfachen, z.B. der doppelten Hilfsträger-Frequenz (2d ). Fig. 2 wird daher in Verbindung mit dieser Verwendung beschrieben.

Wenn ein PAL-Video-Signal digital aufgezeichnet wird und dabei eine Abtastung mit 2f erfolgt, muß eine Ver-

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zögerung von einer Zeile erzeugt werden, pro Zeile sind jedoch 283,7516 Perioden des PAL-^HiIfsträgers vorhanden.

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Für ein Video-Signal, welches mit 2f abgetastet ist,

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'sind also 2 χ 283,7516 = 567,5032 Abtastsignale pro Zeile vorhanden. Die Verzögerung von einer Zeile ist daher durch eine Verzögerung von 567 oder 568 Bits möglich. Durch Verwendung der Anordnung gemäß Fig. 2 läßt sich dies dadurch verwirklichen, daß ein kommerziell erhältliches 512-Bit-Schieberegister 10 mit dem RAM 11 kobminiert wird, wobei der RAM 11 eine Verzögerung von 45 oder 46 Bits liefert.

Der RAM ist ein Standard-Lese/Schreib-RAM mit einer Kapazität, die mindestens der gewünschten Verzögerung entspricht, d.h. 47 Bits beträgt, wobei der RAM durch einen variablen Zähler 12 adressiert wird, dessen Modul gleich der erforderlichen Verzögerung für den RAM ist. Der Modul des Zählers 12 wird dadurch gesetzt, daß ein die erforderliche Verzögerung kennzeichnendes Signal, z.B. 46 oder 47 an die Dateneingangsanschlüsse des Zählers angelegt wird. Der Zähler 12 enthält in der dargestellten Ausführung zwei Abschnitte, die je ein 4-Bit-Ausgangssignal erzeugen können. Für die Verzögerung von 4 6 oder 47 ist dies notwendig, für andere Verzögerungen können jedoch mehr oder weniger Abschnitte erforderlich sein.

Fig. 3 zeigt das Zeitsteuerdxagramm für den RAM 11, der eine Verzögerung von η Taktimpulsen liefert, da er von einem Modulo-n-Zähler adressiert wird. Während der Zeitdauer, die durch eine Taktperiode belegt ist, wird der RAM zuerst in die "Lese"-Betriebsart und dann in die "Schreibe"-Betriebsart gesetzt. Es wird daher die η Taktimpulse zuvor eingeschriebene Information erhalten, und die neue Information wird eingeschrieben, Zugriff zur neuen Information kann η Taktimpulse später erlangt werden, wodurch sich die gewünschte Verzögerung ergibt.

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Bei einigen Anwendungen können ansonsten geeignete Schieberegister und/oder Direkt-Zugriffs-Speicher (RAM) nicht in der Lage sein, mit der erforderlichen Geschwindigkeit betrieben zu werden. In diesem Fall kann dies Problem dadurch gelöst werden, daß m parallele Pfade verwendet werden, die mit einer Datengeschwindigkeit oder Datenrate von 1/m betrieben werden. Durch alle oben genannten Ausführungsformen lassen sich Verzögerungsdauern leicht verwirklichen, die zuvor schwierig oder teuer erzeugt werden konnten.

Eine zusätzliche Verzögerung kann auf vielerlei verschiedene Weise je nach Art des verwendeten RAM und der Art, in der der RAM adressiert wird, verwirklicht werden. Fig. 2 zeigt Diagramme, die dem Verständnis einer weiteren Ausbildungsform der Erfindung dienen und als die Anordnung der Fig. 1 verwendet werden kann. Ein Standard-Lese/Sehreib-RAM mit nur einem Tor wird verwendet, um die zusätzliche Verzögerung zu liefern. Bei dieser Art der Anordnung werden Daten im Abstand von einer Taktperiode in den RAM eingeschrieben und aus dem RAM ausgelesen.

Die Schreib- und Lese-Adressen sind derart angeordnet, daß sie durch ein Intervall η durch geeignete externe Berechnung und Einstellung des korrekten Moduls getrennt sind. Aus Fig. 4 läßt sich erkennen, daß Daten während der ersten Hälfte der Taktperiode z.B. in die Adresse χ eingeschrieben werden. Während der zweiten Hälfte des Takts werden Daten aus dem Speicher an Adressen x-n ausgelesen. Dann werden damit Daten wiedergewonnen, die n-Taktimpulse zuvor eingeschrieben waren, wodurch die gewünschte Verzögerung erzeugt ist. Die Verzögerung läßt sich in einfacher Weise dadurch ändern, daß der Wert η in der Berechnungs-und Einstellschaltung geändert wird, der die Lese-und Schreibadressen erzeugt. Dies kann in

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ähnlicher Weise erfolgen, wie in Verbindung mit den Figuren 2 und 3 beschrieben wurde.

Ein alternativer RAM? der ebenfalls verwendet werden kann, ist ein Zwei-Tor RAM, und Fig„ 5 zeigt den Z-usaismenhang zwischen Lese- und Schrexbadressen, die eine Verzögerung von η-Taktimpulsen bei einem 2wei-Tor-RÄM liefern. Sin Zweitor-RAM besitzt die nützliche Eigenschaft, daß die Speicherzellen derart aufgebaut sind, daß gleichzeitig Daten in den Speicher eingeschrieben bzw= aus dem Speicher ausgelesen werden können. Es sind zwei Sätze von Adressen erforderlich; eine Leseadresse und eine Schreibadresse, und diese Adressen werden bei jedem Taktimpuls beide inkrementiert. Durch Verwendung eines geeigneten Zählersystems oder Berechnungs-und Einstellschaltung (Arithmetik) läßt es sich verwirklichen, daß die Lese- und die Schrexbadressen immer einen gewissen numerischen Wert η voneinander wegjLiegen. Die Differenz zwischen Lese- und Schrexbadressen gibt dann die Zahl der Taktimpuls-Verzögerung durch den RAM an.

Leerseife

Claims

70 Brorapton Road, London S.W.3, England

Verzögerungsschaltung

Patentansprüche

Digitale Verzögerungsschaltung zum Verzögern digitaler Signale um eine Zeit, die η Informationsbits äquivalent ist, dadurch gekennzeichnet, daß ein Direkt-Zugriffsspeicher (RAM) (11) und eine Einrichtung zum Zuführen der digitalen Daten in den Direkt-Zugriffs-Speicher (11) vorgesehen sind, daß eine Einrichtung (12) zum Adressieren des Direkt-Zugriffs-Speichers (11) vorgesehen ist, um Daten in den Speicher (11) einzuschreiben und auszulesen, daß ein Taktimpulsgenerator sowohl mit dem Direkt-Zugriffs-Speicher (11) und der Einrichtung (12) zum Adressieren des Speichers (11) verbunden ist, und daß Daten η Bits nach ihrem Einschreiben in den Speicher (11) aus den Speicher (11) ausgelesen werden.
2. Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß ein Schieberegister (10) mit dem Direkt-

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Zugriffs-Speicher (11) und dem Taktimpulsgenerator verbunden ist, um eine zusätzliche Verzögerung zu liefern.
3. Verzogerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (12) zum Adressieren des Speichers (11) ein variabler Modulo-Zähler ist, und daß der Direkt-Zugriffs-Speicher ein Standard-Lese/ Schreib-Spnicher ist.
4. Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (11) ein Speicher mit zwei Adressentoren ist, und daß die Differenz zwischen den Lese-und den Schreibadressen die gewünschte Verzögerung ergibt.

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