DE2905990C2 - - Google Patents

Description

Die Erfindung betrifft eine Videoanzeigeanordnung für Flachbildschirm nach dem Oberbegriff des Patentanspruchs 1 und wie sie aus der US-PS 40 06 298 bekannt ist.

Bei dieser bekannten Anordnung ist der A/D-Wandler über einen Zwischenspeicher mit dem RAM und dieser wiederum über einen Spaltentreiber mit der Matrixanordnung verbunden.

In der DE-AS 21 12 637 ist eine Möglichkeit aufgezeigt, mit der bei einer bestimmten komplexen Schaltungsanordnung, die aus einer Vielzahl von miteinander verschalteten, integrierten Schaltkreisen besteht, die Anzahl der auf einem Chip vorgegebener Größe unterzubringenden logischen Schaltungen erhöht werden kann, wobei eine optimale Übertragung der Daten zwischen den Chips und eine rationelle Verarbeitung in den logischen Schaltungen auf den Chips möglich sein soll. Dies wird dort im wesentlichen dadurch erreicht, daß in jedem integrierten Schaltkreis die an Ausgängen logischer Schaltungen entstehenden Signale parallel einem Ausgabeschieberegister zur seriellen Übertragung zu einem benachbarten integrierten Schaltkreis zugeführt werden und in diesem durch ein Eingabeschieberegister wieder parallel jeweiligen weiteren logischen Schaltungen angeboten werden.

Aufgabe der Erfindung ist es, die Anordnung gemäß der US-PS 40 06 298 so weiterzubilden, daß die Integrierbarkeit von Anzeige und Speicher und verringerter Verdrahtungsaufwand erreicht werden.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Bei der erfindungsgemäßen Lösung ist die Anzahl der Leitungen, welche erforderlich sind, um den RAM mit verschiedenen Schaltungselementen zu verbinden, wesentlich reduziert, so daß der Aufbau der Anordnung vereinfacht ist, ohne daß die erzielbare Gesamtbildgüte beeinträchtigt ist.

Bevorzugte und vorteilhafte Ausgestaltungen der erfindungsgemäßen Anordnung gehen aus den Ansprüchen 2 und 3 hervor.

Die nachfolgende nähere Beschreibung, welche nur beispielsweise erfolgt, wird am besten im Zusammenhang mit den beigefügten Zeichnungen verstanden; darin zeigt

Fig. 1 ein Blockschaltbild eines Videosignalwiedergabegerätes mit einem flachen Bildschirm gemäß einer erfindungsgemäßen Ausführungsform;

Fig. 2A-2G Signalverläufe zur Veranschaulichung der Arbeitsweise der in Fig. 3 gezeigten Ausführungsform;

Fig. 3 ein Blockschaltbild einer weiteren erfindungsgemäßen Ausführungsform; und

Fig. 4 ein Blockschaltbild einer weiteren erfindungsgemäßen Ausführungsform.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche Teile.

Bei der Anordnung nach Fig. 1 wird ein gesendetes Videosignal oder Signalgemisch beispielsweise mit einer Antenne 11 empfangen. Die Anordnung hat einen Tuner 12, einen Videozwischenfrequenzverstärker 13 und einen Videodetektor 14. Diese Schaltungen sind, wie gezeigt, in Reihe geschaltet, wobei sie dem Durchschnittsfachmann allgemein bekannt sind. Es reicht aus, zu erwähnen, daß ein Videosignal S am Ausgang des Videodetektors 14 erzeugt wird. Da der Tuner 12, der Videozwischenfrequenzvertärker 13 und der Videodetektor 14 sämtlich allgemein bekannt sind, erfolgt keine nähere Beschreibung dieser Bestandteile.

Der Speicher 26 ist ein Speicher mit wahlfreiem Zugriff oder RAM. Jedes Abtastsignal oder jeder Abfragewert wird in den Speicher 26 mit wahlfreiem Zugriff serienweise auf einer Bitbasis eingeschrieben. Während eines Zeilenintervalls werden 256 8-Bit-Wörter in den Speicher 26 mit wahlfreiem Zugriff reihenweise eingeschrieben. Während des nächsten Zeilenintervalls werden sämtliche Bits der niedrigstwertigen Bits aus dem Speicher mit wahlfreiem Zugriff zu einem Parallel- Serien-Wandler 27 reihenweise ausgelesen, worauf dann sämtliche Bits der nächsthöheren Wertigkeit ausgelesen werden usw., bis sämtliche Bits der höchstwertigen Bits aus dem Speicher 26 mit wahlfreiem Zugriff zum Schieberegister serienweise ausgelesen werden.

Nachdem sämtliche Bits einer gegebenen Bitpegelsignifikanz oder -wertigkeit von dem Parallel-Serien-Wandler 27 aufgenommen sind, werden diese Bits parallel zur Sperrschaltung 20 zugeführt, in welcher sie während einer Dauer gespeichert werden, welche eine Funktion der Bitpegelsignifikanz ist. D. h. die niedrigstwertigen Bits werden in der Sperrschaltung 20 mit der kürzesten Dauer eingespeichert, wogegen die höchstwertigen Bits mit der längsten Dauer eingespeichert werden. Die eingespeicherten Bits werden verwendet, um die Bildwiedergabeelemente in einer in Bereitschaft gesetzten Zeile oder Linie aus Bildwiedergabeelementen der Matrixanordnung 22 wahlweise zu erregen. Je nach der Bitpegelsignifikanz der in der Sperrschaltung 20 eingespeicherten Bits wird somit eine impulsbreite Modulationswirkung der wahrgenommenen Helligkeit des durch die erregten Bildwiedergabeelemente ausgestrahlten Lichtes erzielt. D. h. ein gegebenes Bildwiedergabeelement wird derart erregt, daß die wahrgenommene Helligkeit des dabei ausgestrahlten Lichtes für ein Bit einer höheren Bitpegelsignifikanz größer ist.

Die im Videosignal S enthaltene Videoinformation wird auf der X-Y Matrixanordnung 22 sichtbar gemacht. Die X-Y Matrixanordnung 22 besteht aus erregbaren Bildwiedergabeelementen in X-Y-Anordnung. Diese Elemente sind erregbare lichtausstrahlende Vorrichtungen, welche dann, wenn sie erregt werden, Licht einer wahrnehmbaren Intensität ausstrahlen, welche die Funktion einer Größe der Erregerspannung für die Dauer ist, während welcher diese Spannung angelegt wird. Jede Linie oder Reihe von Wiedergabeelementen wird sequenziell auf einer zeilenweisen Basis in Bereitschaft gesetzt. Wenn eine bestimmte Reihe von Bildwiedergabeelementen in Bereitschaft gesetzt wird, so können dann ausgewählte Elemente dieser in Bereitschaft gebrachte Elemente erregt werden. Die Inbereitschaftsetzung der aufeinanderfolgenden Reihen aus Bildwiedergabeelementen wird synchron mit der Horizontalzeilenfrequenz des empfangenen Videosignals durchgeführt. Ein Bildraster aus erregten Elementen wird somit auf der Matrixanordnung 22 entsprechend der in dem empfangenen Videosignal enthaltenen Videoinformation gebildet.

Das Gerät, welches zur Inbereitschaftsetzung und zur Erregung der Reihen aus Bildwiedergabeelementen in der Matrixanordnung 22 verwendet wird, wird nun beschrieben. Die Inbereitschaftsetzungsschaltung besteht aus einer Synchronsignaltrennschaltung 17, einem Zeitsteuersignalgeber 18, einem Ringzähler 23 und den Ansteuerschaltungen 24. Die Synchrontrennschaltung 17 ist mit dem Ausgang des Videodetektors 14 verbunden und kann das Horizontalsynchronsignal von dem empfangenen Videosignal S trennen. Der Ausgang der Synchrontrennschaltung 17 ist mit dem Zeitsteuersignalgeber 18 verbunden, welcher verschiedene Zeitsteuersignale erzeugt, die mit dem getrennten Horizontalsynchronsignal synchronisiert sind. Ein Ausgang des Zeitsteuersignalgebers 18 ist mit dem Ringzähler 23 verbunden. Der Ringzähler ist eine herkömmliche Ringzählervorrichtung mit einer Vielzahl von Ausgängen, welche in einer bestimmten Reihenfolge einzeln erregt werden. Aufgrund jedes dem Ringzähler 23 zugeführten Zeitsteuerimpulses wird der nächstfolgende Ausgang desselben erregt. Diese Ausgänge des Ringzählers 23 sind mit entsprechenden Eingängen der Ansteuerschaltung 24 verbunden, wobei diese Schaltung angeschlossen ist, um die zugeordneten Reihen aus Bildwiedergabeelementen in der Bildwiedergabetafel 22 in Bereitschaft zu setzen. Je nachdem, welcher Ausgang des Ringzählers 23 erregt ist, wird somit die zugeordnete Reihe aus Bildwiedergabeelementen in Bereitschaft gesetzt.

Die Inbereitschaftsetzungsschaltung für die in der Matrixanordnung 22 enthaltenen Bildwiedergabeelemente besteht aus einem Analog-Digital-Umsetzer 15, einer Sperrschaltung 16, einer Speichervorrichtung 19, einer Sperrschaltung 20 und einer Ansteuerschaltung 21. Der Analog-Digital-Umsetzer 15 ist mit dem Videodetektor 14 gekoppelt und kann das Videosignal S abtasten. Ein Abtasteingang des Analog-Digital-Umsetzers 15 ist mit einem Eingang des Zeitsteuersignalgebers beispielsweise zur Aufnahme von 256 Abtastimpulsen während eines Horizontalzeilenintervalls verbunden. Der Analog-Digital-Wandler 15 fungiert somit zum Erhalt von 256 Abfragewerten während eines Zeilenintervalls des Videosignals. Jeder Abfragwert wird derart digitiert, daß die abgetastete Amplitude des Videosignals durch ein 8-Bit-Wort dargestellt ist.

Der Analog-Digital-Umsetzer 15 enthält eine Vielzahl von Ausgangsklemmen, beispielsweise 8 Ausgangsklemmen, welche mit der Sperrschaltung 16 verbunden sind. Ein Sperrsteuereingang der Sperrschaltung 16 ist mit dem Zeitsteuersignalgeber verbunden, wobei dann, wenn ein Sperrsteuersignal empfangen wird, die der Sperrschaltung durch den Analog-Digital-Umsetzer 15 zugeführten Bits darin eingesperrt oder eingespeichert werden. Jeder der durch den Analog-Digital-Umsetzer 15 erzeugte digitierte 8-Bit- Abfragwert wird der Sperrschaltung 16 parallel zugeführt. Diese 8 Bits haben acht unterschiedliche Bitpegel. D. h. diese Bitpegel erstrecken sich von dem niedrigstwertigen Bit bis zum höchstwertigen Bit. Jeder Bitwert ist selbstverständlich entweder eine binäre "1" oder eine binäre "0". Je nach der Amplitude des abgetasteten Videosignals S, ist eine binäre "1" oder eine binäre "0" in jedem Bitpegel eines 8-Bit-Wortes vorgesehen. Der niedrigste Analogamplitudenpegel ist durch (00000000) und die höchste Videosignalamplitude ist durch (11111111) dargestellt.

Der Ausgang des Speichers 26 mit direktem Zugriff ist mit einem Schieberegister 27 verbunden und der Ausgang dieses Schieberegisters 27 mit der Sperrschaltung 20 verbunden. Darüber hinaus ist eine Wahlschaltung 25 zwischen der Sperrschaltung 16 und dem Speicher 26 mit direktem Zugriff vorgesehen. Der Zeitsteuerimpulsgeber 18 ist ferner in Fig. 1 als Zeitsteuerimpulsgeber 18′ gezeigt, welcher zusätzlich zur Erzeugung der zuvor erwähnten Zeitsteuersignale T₁ und T₃ auch Zeitsteuersignale T₄-T₆ und Einschreib/Auslösesignale Q₁-Q₁₁ erzeugt. Der Speicher mit wahlfreiem Zugriff 26 ist eine herkömmliche Speichereinrichtung mit direktem Zugriff, welche beispielsweise aus m Speicherzellen gebildet ist, wobei jede Speicherzelle n Speicherfächer aufweist.

Digitalsignale werden in den Speicher 26 mit direktem Zugriff eingeschrieben und aus dem Speicher 26 mit direktem Zugriff in einem serienweisen Bitformat ausgelesen. Der Speicher 26 mit direktem Zugriff enthält Fachadreßeingänge und Zellenadreßeingänge zur Aufnahme von Fach- und Zellenadressen. Diese Adressen werden durch den Zeitsteuersignalgeber 18′ erzeugt. Wie nachfolgend zu beschreiben sein wird, werden die Signale Q₁, Q₂ und Q₃ als Fachadressen verwendet, während die Signale Q₄-Q₁₁ als Zellenadressen verwendet werden. Der Speicher 26 mit direktem Zugriff weist zusätzlich einen Schreib/Lesesteuereingang auf, welcher mit dem Zeitsteuersignalgeber 18′ zum Empfang eines Schreib/Lesesteuersignals T₄ verbunden ist, welches, wie nachfolgend beschrieben wird, eine Frequenz hat, welche der Hälfte der Horizontalzeilenfrequenz gleich ist, und in einem bestimmten Zustand den Speicher mit direktem Zugriff für den Einschreibvorgang in den entsprechenden Zustand versetzt, während es in einem anderen Betriebszustand den Speicher mit direktem Zugriff für einen Auslesevorgang in den entsprechenden Zustand bringt.

Die Eingangsklemme des Speichers 26 mit direktem Zugriff ist mit der Wahlschaltung 25 zum Empfang der serienmäßig gestalteten Abfragewerte D₃ gekoppelt, welche dem Speicher mit direktem Zugriff durch die Wählerschaltung zugeführt werden. Die Wahlschaltung 25 kann einen Parallel- Serien-Umsetzer zum Umsetzen der 8 Bits aufweisen, welche von der Sperrschaltung 16 parallel empfangen werden, und zwar zu einer serienmäßig gestalteten Folge aus Bits D₃. Die Wahlschaltung 25 enthält Zeitsteuereingänge, welche mit dem Zeitsteuersignalgeber 18′ zum Empfang der Signale Q₁, Q₂ und Q₃ verbunden sind, wobei diese Signale durch die Wahlschaltung 25 zur serienmäßigen Gestaltung des 8-Bit-Wortes verwendet werden, das aus der Sperrschaltung empfangen wird.

Der Parallel-Serien-Wandler 27 kann ein herkömmliches m-Bit-Schieberegister sein, welches mit dem Speicher 26 mit direktem Zugriff zur Aufnahme der Bits verbunden ist, welche aus dem Speicher mit direktem Zugriff reihenweise ausgelesen werden. Der Parallel-Serien-Wandler 27 enthält m Ausgangsklemmen, welche mit entsprechenden m Eingangsklemmen der Sperrschaltung 20 verbunden sind.

Der Zeitsteuersignalgeber 18′ ist mit der Synchrontrennschaltung 17 zur Erzeugung der verschiedenen Zeitsteuersignale verbunden, wobei sämtliche mit den Horizontalsynchronimpulsen synchron sind, die von dem Videosignal durch die Synchronsignaltrennschaltung getrennt sind. Die Zeitsteuersignale, welche durch den Zeitsteuersignalgeber 18′ erzeugt werden, sind Zeitsteuersignale T₁ und T₃, wie bei dem in Fig. 1 gezeigten Beispiel nach dem Stand der Technik, zusammen mit dem periodischen Schreib/Lesesteuerimpuls T₄, den Fachadreßsignalen Q₁-Q₃ und den Zähleradreßsignalen Q₄-Q₁₁. Ebenso erzeugt werden Ausleseschiebeimpulse T₆, welche, wie nachfolgend zu beschreiben sein wird, 256 Schiebeimpulse bilden, die während einer Periode der Zeitsteuerimpulse erzeugt werden, die zur Erzeugung der Sperrimpulse T₅ verwendet werden, sowie die Sperrimpulse T₅. Die Schiebeimpulse T₆ werden dem Schieberegister 27 während jedes Auslesezyklus zugeführt, während die Sperrimpulse T₅ der Sperrschaltung 20 auch während jedes Auslesezyklus zugeführt werden.

Die Art und Weise, in welcher die in Fig. 1 dargestellte Ausführungsform während eines Einschreibzyklus arbeitet, wird nun unter Bezugnahme auf die in den Fig. 2A- 2C dargestellten Signalverläufe beschrieben. Das durch den Videodetektor 14 erzeugte und dem Analog-Digital-Wandler 15 zugeführte Videosignal S erscheint so, wie in Fig. 2A gezeigt. Die durch den Zeitsteuersignalgeber 18′ erzeugten Zeitsteuerimpulse T₁ sind in Fig. 2B gezeigt, wobei sie dem Analog-Digital-Wandler 15 zugeführt werden, um somit m Abfragewerte während jedes abwechselnden Zeilenintervalls zu erhalten. Zum Zwecke dieser hier dargestellten Ausführungsform sei angenommen, daß m = 256, und daß jeder Abfragewert aus n Bits zusammengesetzt ist, worin n = 8 ist. Diese 8-Bit- Abfragewerte oder Wörter D₁ werden der Sperrschaltung 16 parallel zugeführt. Die Sperrschaltung 16 spricht auf jeden Zeitsteuerimpuls T₁, um das ihr zugeführte 8-Bit- Wort zu sperren bzw. zeitweilig einzuspeichern, an.

Zwischen aufeinanderfolgenden Zeitsteuerimpulsen erzeugt der Zeitsteuersignalgeber 18′ die Zeitsteuerimpulse T _QW gemäß Fig. 2C. Diese Zeitsteuerimpulse werden von 000 bis 111 durch einen (nicht gezeigten) geeigneten Zähler gezählt, wobei das Zählergebnis dieses Zählers als Fachadreßsignal Q₁, Q₂ und Q₃ während des Einschreibzyklus zugeführt werden. Zusätzlich werden die Zeitsteuerimpulse T₁ durch einen anderen (nicht gezeigten) Zähler gezählt, dessen Zählergebnis als Zähladreßsignale Q₄-Q₁₁ während des Einschreibzyklus verwendet wird. Wenn somit der erste Abfragewert erhalten wird, wird eine erste Zelle adressiert. Während des Abtastintervalls werden Fachadreßsignale Q₁-Q₃ von 000 auf 111 erhöht. Das niedrigstwertige Bit des 8-Bit-Abfragewertes wird im Fach 000 der adressierten Speicherzelle gespeichert, das nächste mehrwertige Bit wird im Fach 001 gespeichert usw., bis das höchstwertige Bit im Fach 111 gespeichert ist. Diese Fachadreßsignale werden auch der Wahlschaltung 25 zugeführt, um den 8-Bit-Abfragewert serienmäßig zu gestalten und um diesen serienmäßig gestalteten Abfragewert D₃ dem Speicher 26 mit wahlfreiem Zugriff in einer zunehmenden Reihenfolge der Bitpegelsignifikanz zuzuführen. Das niedrigstwertige Bit wird somit als erstes zugeführt, wobei dieses niedrigstwertige Bit in das adressierte Fach 000 eingespeichert wird. Dann wird das nächstwertige Bit dem Speicher 26 mit wahlfreiem Zugriff zugeführt und dort im Fach 001 gespeichert. Diese serienmäßige Gestaltung wird fortgesetzt, bis das höchstwertige Bit dem Speicher 26 mit wahlfreiem Zugriff zugeführt und in das Fach 111 der adressierten Speicherzelle eingespeichert wird. Dann wird der nächste Abtastimpuls erzeugt, um den nächsten Abfragewert des Videosignals zu erhalten. Fachadreßsignale Q₁-Q₃ werden während des nächsten Abfrageintervalls erzeugt, so daß der 8-Bit-Abfragewert serienweise dem Speicher 26 mit wahlfreiem Zugriff zugeführt und jedes Bit in sein zugeordnetes Speicherfach eingespeichert wird. Es ist ersichtlich, daß dann, wenn dieser nächste Abtastimpuls erzeugt wird, das durch die Zähladreßsignale Q₄-Q₁₁ erzeugte Zähladreßsignal auch erhöht wird.

Während des Einschreibzyklus wird daher jedes der 256 8-Bit-Wörter reihenweise dem Speicher 26 mit wahlfreiem Zugriff zugeführt und dort in eine entsprechende Speicherzelle eingespeichert. Sämtliche Bits desselben Pegels werden in dasselbe Speicherfach in jeder der entsprechenden Speicherzellen eingespeichert. Somit werden sämtliche niedrigstwertigen Bits in das Speicherfach 000 in ihren entsprechenden Speicherzellen eingespeichert, wobei die nächstwertigen Bits sämtlich in das Speicherfach 001 in ihren entsprechenden Speicherzellen eingespeichert werden usw., wobei sämtliche höchstwertigen Bits in das Speicherfach 111 in ihren entsprechenden Speicherzellen eingespeichert werden.

Während dieses Einschreibvorganges zeigt der Schreib/Lesesteuerimpuls T₄ einen Betriebszustand, beispielsweise eine binäre "1". Dies versetzt den Speicher 26 mit wahlfreiem Zugriff in den erforderlichen Zustand für den Einschreibzyklus. Am Ende dieses Einschreibzyklus, d. h. am Ende des Horizontalzeilenintervalls, zeigt der Schreib/Lesesteuerimpuls T₄ seinen anderen Zustand, beispielsweise eine binäre "0", um den Speicher 26 mit wahlfreiem Zugriff für einen Auslesevorgang während des nächsten Zeilenintervalls in den entsprechenden Zustand zu versetzen. Nun wird nachfolgend die Art und Weise, auf welche dieser Auslesevorgang durchgeführt wird, beschrieben.

Es sei angenommen, daß der Zeitsteuersignalgeber 18′ 255 Zeitsteuerimpulse während einer Dauer erzeugt, welche zwei Horizontalzeilenintervallen gleich ist. Diese Zeitsteuerimpulse sind in Fig. 2D gezeigt. Diese Zeitsteuerimpulse werden auch gezählt, um Sperrimpulse T₅ zu erzeugen, welche als dunklere Impulse in Fig. 2D gezeigt sind. Von diesen Sperrimpulsen ist der nullte Impuls von dem Ende des Horizontalsynchronimpulses h um eine Zeitsteuerimpulsperiode, d. h. um × 2 H, verzögert. Der Zähler (nicht gezeigt) zählt diese 255 Zeitsteuerimpulse, um somit die Sperrimpulse am nullten Zeitsteuerimpuls bzw. am ersten, dritten, siebten, fünfzehnten, einunddreißigsten, dreiundsechzigsten und einhundertsiebenundzwanzigsten Zeitsteuerimpulse gemäß Fig. 2D zu erzeugen.

Die Sperrimpulse T₅ werden beispielsweise in einem 3-Bit-Zähler zur Erzeugung der Fachadreßsignale Q₁, Q₂ und Q₃ gezählt. Dieser (nicht gezeigte) 3-Bit-Zähler wird auf eine Zählung von 000 am Ende des Horizontalsynchronimpulses h zurückgestellt, d. h. aufgrund des in Fig. 2D gezeigten 255sten Zeitsteuerimpulses. Dann wird aufgrund des ersten Sperrimpulses, welcher mit dem nullten Zeitsteuerimpuls zusammenfällt, die Zählung dieses 3-Bit- Zählers, d. h. die Fachadresse, auf eine Zählung von 001 erhöht. Aufgrund des nächsten Sperrimpulses, d. h. des ersten Zeitsteuerimpulses, wird das Zählergebnis oder der Zählwert des 3-Bit-Zählers auf ein Zählergebnis oder einen Zählsatz von 010 erhöht. Aufeinanderfolgende Sperrimpulse, d. h. der dritte, siebte, fünfzehnte, einunddreißigste und dreiundsechzigste Zeitsteuerimpuls erhöhen den Zählwert dieses 3-Bit-Zählers in einer bestimmten Reihenfolge, bis der Zählwert 111 erhalten wird. Dieser Zählwert wird beibehalten, bis der Zähler aufgrund des nächsten 255sten Zeitsteuerimpulses rückgestellt wird. Diese Fachadreßsignale werden von dem Zeitsteuersignal 18′ dem Speicher 26 mit wahlfreiem Zugriff während des Auslesezyklus zugeführt, d. h. dann, wenn der Schreib/Lesesteuerimpuls T₄ eine binäre "0" ist.

Fig. 2E zeigt die Zeitsteuerimpulse T _QR , welche dem zuvor erwähnten 3-Bit-Zähler zur Erzeugung der Fachadreßsignale Q₁-Q₃ zugeführt werden. Parallel mit der Zunahme der Signifikanz des Bitpegels, der in den entsprechenden Fächern gespeichert ist, die durch diese Fachadreßsignale adressiert werden, nimmt auch der Abstand oder die Zeittrennung zwischen aufeinanderfolgenden Zeitsteuerimpulsen T _QR ebenso zu. Eine geeignete Schaltung, wie z. B. eine Tortaktschaltung, wird durch jeden der Zeitsteuerimpulse T _QR gemäß Fig. 2E in Bereitschaft bzw. in den erforderlichen Zustand gesetzt, um 256 Schiebeimpulse T₆ zu erzeugen, wobei die Hüllen dieser Schiebeimpulse in Fig. 2F gezeigt sind.

Die Schiebeimpulse T₆ werden dem Parallel-Serienwandler 27 zugeführt und zusätzlich durch einen (nicht gezeigten) 8-Bit-Zähler gezählt, um Zähladreßsignale Q₄-Q₁₁ zu erzeugen. Somit wird die adressierte Zelle von einem Zählwert von 00000000 auf einen Zählwert von 11111111 durch die aufeinanderfolgenden Schiebeimpulse T₆ erhöht.

Es sei nun angenommen, daß ein Einschreibzyklus soeben beendet worden ist und daß daher der Schreib/Lesesteuerimpuls T₄ einem Übergang von einer binären "1" zu einer binären "0" unterworfen wird, wobei der Auslesezyklus eingeleitet wird. Am Beginn dieses Auslesezyklus wird der 255ste Zeitsteuerimpuls (Fig. 2D) erzeugt. Dadurch wird der zuvor erwähnte 3-Bit-Zähler zur Erzeugung der Fachadresse 000 zurückgestellt. Das bedeutet, daß das Fach in jeder Speicherzelle in dem Speicher 26 mit wahlfreiem Zugriff, in welchem das niedrigstwertige Bit jedes Abfragewertes gespeichert ist, adressiert wird. Unmittelbar auf diese Adressierung der Speicherfächer in dem Speicher 26 mit wahlfreiem Zugriff werden die Schiebeimpulse T₆ (Fig. 4F) erzeugt. Der erste Schiebeimpuls setzt die Zellenadreßsignale Q₄-Q₁₁ auf einen Zählwert von 00000000, wodurch das niedrigstwertige Bit in dieser Speicherzelle zum Parallel-Serienwandler 27 ausgelesen wird. Aufgrund des nächsten Schiebeimpulses T₆ werden die Zellenadreßsignale Q₄-Q₁₁ auf einen Zählwert von 00000001 erhöht, wodurch das niedrigstwertige Bit in dieser nächsten Speicherzelle zum Parallel-Serienwandler 27 ausgelesen wird. Dieser Vorgang wird fortgesetzt, bis sämtliche niedrigstwertigen Bits sämtlicher 8-Bit-Abfragewerte, die in dem Speicher 26 mit wahlfreiem Zugriff gespeichert sind, zum Parallel-Serien-Wandler 27 ausgelesen werden. Wenn dann sämtliche niedrigstwertigen Bits in das Schieberegister eingespeichert werden, wird der erste Sperrimpuls T₅, der mit dem nullten Zeitsteuerimpuls (Fig. 2D) zusammenfällt, erzeugt, um die niedrigstwertigen Bits aus dem Parallel-Serien-Wandler 27 zur Sperrschaltung 20 sämtlich parallel zu überführen. Diese niedrigstwertigen Bits betätigen die Ansteuerschaltung 21, worauf ausgewählte Elemente der Bildwiedergabeelemente, welche in der in Bereitschaft gesetzten Reihe aus Bildwiedergabeelementen in der Matrixanordnung 22 vorgesehen sind, erregt werden.

Dieser Sperrimpuls, auf welchen als auf ein Sperrimpuls mit dem niedrigstwertigen Bit Bezug genommen wird, wird durch den obenerwähnten 3-Bit-Fachadreßzähler gezählt, um die Fachadreßsignale auf einen Zählwert von 001 gemäß Fig. 2E zu erhöhen. Sämtliche Speicherfächer in dem Speicher 26 mit wahlfreiem Zugriff, in welchen das nächstmehrwertige Bit (d. h. das Bit 2 B) jedes 8-Bit- Abfragewertes gespeichert ist, werden daher adressiert. Unmittelbar auf die Adressierung dieses Speicherfaches werden Schiebeimpulse T₆ erzeugt, um somit die 256 nächst bedeutenden Bits aus dem Speicher 26 mit wahlfreiem Zugriff in dem Parallel-Serien-Wandler 27 reihenweise einzuschieben. Wenn alle diese nächst bedeutenden Bits (d. h. das Bit 2 B) in den Parallel-Serien-Wandler 27 eingespeichert worden sind, so wird der nächste Sperrimpuls T₅, der auf den Sperrimpuls 2 B bezogen ist, welcher mit dem ersen Zeitsteuerimpuls gemäß Fig. 2D zusammenfällt, erzeugt. Somit werden diese nächst bedeutenden Bits aus dem Parallel-Serien-Wandler 27 in die Sperrschaltung 20 überführt. Die Bits der geringeren Signifikanz, d. h. die niedrigstwertigen Bits, welche in der Sperrschaltung gespeichert worden sind, werden daher nunmehr durch diese Bits der nächst größeren Signifikanz ersetzt. Diese Bits, welche nunmehr in der Sperrschaltung 20 gespeichert sind, werden der Ansteuerschaltung 21 zugeführt, worauf ausgewählte Elemente der Bildwiedergabeelemente, die sich in der in Bereitschaft gesetzten Reihe aus Bildwiedergabeelementen in der Matrixanordnung 22 befinden, erregt werden.

Der Sperrimpuls 2 B, welcher soeben der Sperrschaltung 20 zugeführt worden ist, erhöht den Zählwert des obenerwähnten Fachadreßzählers auf einen Zählwert von 010. Somit wird das Speicherfach in jeder Speicherzelle des Speichers 26 mit direktem Zugriff, worin das nächst bedeutende Bit (d. h. das Bit 3 B) gespeichert ist, adressiert. Wie in Fig. 2F gezeigt, werden Schiebeimpulse T₆ erzeugt, um somit jedes der Bits 3 B aus den Speicherzellen in dem Speicher 26 mit wahlfreiem Zugriff zum Parallel-Serien-Wandler 27 reihenweise auszulesen. Nach der Erzeugung des Sperrimpulses 3 B, welcher mit dem dritten Zeitimpuls zusammenfällt, der in Fig. 2D gezeigt ist, werden dann die Bits 3 B aus dem Parallel-Serien- Wandler 37 in die Sperrschaltung 20 übertragen, wodurch die Bits 2 B, welche zuvor in der Sperrschaltung 20 gespeichert waren, verschoben oder versetzt werden. Diese Bits 3 B werden der Ansteuerschaltung 21 zur Erwägung ausgewählter Elemente der Wiedergabeelemente zugeführt, welche in der in Bereitschaft gebrachten Reihe in der Matrixanordnung 22 angeordnet sind.

Nach der Erzeugung des Sperrimpulses 3 B wird die Fachadresse erhöht, um somit das Speicherfach in jeder Speicherzelle des Speichers 26 mit wahlfreiem Zugriff zu erhöhen, worin das Bit 4 B gespeichert ist. Die Schiebeimpulse T₆ verschieben reihenweise diese Bits 4 B aus dem Speicher 26 mit wahlfreiem Zugriff in das Schieberegister 27, worin sie zeitweilig gespeichert werden, bis der Sperrimpuls 4 B erzeugt wird, welcher, wie ersichtlich, mit dem siebten Zeitsteuerimpuls gemäß Fig. 2D zusammenfällt. Zu diesem Zeitpunkt werden die Bits 4 B aus dem Parallel-Serien-Wandler 27 in die Sperrschaltung 20 geführt, um die zuvor gespeicherten Bits 3 B daraus zu verlegen. Diese Bits 4 B, welche nun in der Sperrschaltung gespeichert sind, erregen die Bildwiedergabeelemente in der in Bereitschaft gesetzten Reihe der Bildwiedergabeelemente der Matrixanordnung 22 wahlweise.

Der Sperrimpuls 4 B erhöht die Fachadreßsignale, so daß die Bits der nächsthöheren Signifikanz, d. h. die Bits 5 B, aus dem Speicher 26 mit wahlfreiem Zugriff in den Parallel-Serien-Wandler 27 reihenweise gelesen werden. Diese Bits 5 B werden in den Parallel-Serien-Wandler eingespeichert und verbleiben dort, bis der Sperrimpuls 5 B erzeugt wird, welcher mit dem fünfzehnten Zeitsteuerimpuls gemäß Fig. 2D zusammenfällt. Dann werden diese Bits 5 B in die Sperrschaltung 20 überführt, von welcher aus sie verwendet werden, um ausgewählte Bildwiedergabeelemente in der Matrixanordnung 22 zu erregen. Der Sperrimpuls 5 B erhöht ferner die Fachadresse, so daß die Bits der nächst höheren Signifikanz, d. h. die Bits 6 B, aus dem Speicher 26 mit wahlfreiem Zugriff in Parallel-Serien-Wandler 27 gelesen werden. Beim nächsten Sperrimpuls, d. h. beim Sperrimpuls 6 B, welcher mit dem einunddreißigsten Zeitsteuerimpuls gemäß Fig. 2D zusammenfällt, werden die Bits 6 B in die Sperrschaltung 20 überführt, um ausgewählte Bildwiedergabeelemente in der Matrixanordnung 22 zu erregen. Der Sperrimpuls 6 B erhöht auch die Fachadresse, so daß die Bits der nächst höheren Signifikanz, d. h. die Bits 7 B, dann aus dem Speicher mit direktem Zugriff reihenweise in den Parallel-Serien-Wandler 27 eingelesen oder eingegeben werden. Die Bits 7 B werden in dem Parallel-Serien-Wandler 27 zeitweilig gespeichert, bis der Sperrimpuls 7 B erzeugt wird, welcher dem dreiundsechzigsten Zeitsteuerimpuls gemäß Fig. 2D entspricht. Dann werden die Bits 7 B aus dem Parallel-Serien-Wandler 27 in die Sperrschaltung 20 überführt, um die Bildwiedergabeelemente in der Matrixanordnung 27 wahlweise zu erregen. Dieser Sperrimpuls 7 B erhöht auch die Fachadresse, so daß nunmehr die Bits der nächst höheren Signifikanz, d. h. die MSB-Bits, aus dem Speicher 26 mit wahlfreiem Zugriff in dem Parallel-Serien-Wandler 27 reihenweise eingegeben werden. Diese MSB-Bits werden in dem Parallel-Serien-Wandler 27 zeitweilig gespeichert, bis der MSB-Sperrimpuls erzeugt wird, welcher mit dem einhundertsiebenundzwanzigsten Zeitsteuerimpuls gemäß Fig. 2D zusammenfällt. Zu diesem Zeitpunkt werden die MSB-Bits in die Sperrschaltung 20 überführt, um die Bildwiedergabeelemente in der in Bereitschaft gebrachten Reihe der Matrixanordnung 22 wahlweise zu erregen.

Es ist ersichtlich, daß dann, wenn der Sperrimpuls 7 B erzeugt wird, die Fachadreßsignale Q₁-Q₃ auf einen Zählwert von 111 erhöht werden. Dieser Zählwert wird beibehalten, bis der nächste zweihunderfünfundfünfzigste Zeitsteuerimpuls gemäß Fig. 2D erzeugt wird. D. h. der MSB-Sperrimpuls, der dem einhundertsiebenundzwanzigsten Zeitsteuerimpuls gemäß Fig. 2D entspricht, ändert die Fachadresse nicht. Somit werden keine weiteren Bits aus dem Speicher 26 mit wahlfreiem Zugriff ausgelesen, bis der nächste Lesezyklus beginnt, d. h. dann, wenn der Schreib/Lesesteuerimpuls T₄ einen Übergang von einer binären "1" in eine binäre "0" durchmacht.

Aus Fig. 2D ist ersichtlich, daß das niedrigstwertige Bit LSB in der Sperrschaltung 20 gespeichert ist und somit dieses Bit verwendet wird, um ausgewählte Bildwiedergabeelemente in der Matrixanordnung 22 während einer Dauer zu erregen, welche einer Zeitsteuerimpulsperiode, d. h. ×2 H, gleich ist. Das nächst bedeutendste Bit, das Bit 2 B, wird in die Sperrschaltung 20 eingespeichert und verwendet, um die Bildwiedergabeelemente während einer Dauer zu erregen, welche zwei Zeitsteuerimpulsperioden, d. h. ×2 H, gleich ist. Die Bits 3 B werden in die Sperrschaltung 20 eingespeichert und verbleiben dort während einer Dauer, welche gleich ×2 H ist, die Bits 4 B werden während einer Dauer von ×2 H, die Bits 5 B werden während einer Dauer von ×2 H, die Bits 6 B werden für eine Dauer von ×2 H, die Bits 7 B werden während einer Dauer von ×2 H und die höchstwertigen Bits, die Bits MSB, werden während einer Dauer von ×2 H gespeichert. Parallel zur Zunahme der Signifikanz der Bitpegel der in der Sperrschaltung 20 gespeicherten Bits nimmt auch die Dauer der Speicherung dieser Bits entsprechend zu, wobei auch die Dauer zunimmt, während welcher die ausgewählten Bildwiedergabeelemente erregt werden. Es ist ersichtlich, daß dadurch die wahrgenommene Helligkeit der erregten Bitpegel erhöht wird, wodurch die wahrgenommene Helligkeit eine Funktion des Gewichts oder des Bitpegels der gespeicherten Bits gemacht wird. D. h. die Signifikanz der Bitpegel ist als ein Impulsbreitenmodulationsfaktor dargestellt, welcher wiederum die wahrgenommene Helligkeit der erregten Bildwiedergabeelemente festlegt.

Wie in Fig. 2G gezeigt, wird am Beginn jedes Auslösezyklus, d. h. am Beginn jedes abwechselnden Zeilenintervalls, ein Impuls T₃ dem Ringzähler 23 zugeführt, um den Zählwert dieses Ringzählers zu erhöhen, um somit die nächste Reihe der Bildwiedergabeelemente in der Matrixanordnung 22 in Bereitschaft zu setzen. Nach Beendigung eines empfangenen Teilbildes der Videosignale S wird der Zählwert des Ringzählers 23 durch einen kompletten Zyklus hindurch erhöht, wodurch in einer bestimmten Reihenfolge sämtliche Reihen der in der Matrixanordnung vorgesehenen Bildwiedergabeelemente in Bereitschaft gesetzt werden würden. Infolgedessen wird ein aus einem Teilbildintervall des empfangenen Videosignals abgeleitetes Videobild durch die Matrixanordnung 22 auf zeilenweiser Basis dargestellt, wobei jede Zeile des dargestellten Videobildes aus abwechselnden Zeilenintervallen des empfangenen Videosignals abgeleitet ist.

Bei der oben beschriebenen Ausführungsform gemäß Fig. 1 ist ersichtlich, daß vor der Erzeugung eines einem bestimmten Bitpegel zugeordneten Sperrimpulses die Bits dieses Bitpegels vom Speicher 26 mit wahlfreiem Zugriff ausgelesen werden sollen. Dieses Auslesen dieser Bits kann zu jedem Zeitpunkt vor der Erzeugung des Sperrimpulses erfolgen. So z. B. findet der Sperrimpuls 7 B in Übereinstimmung mit dem dreiundsechzigsten Zeitsteuerimpuls gemäß Fig. 2D statt. Die Bits 7 B können aus dem Speicher 26 mit wahlfreiem Zugriff zu jedem beliebigen Zeitpunkt nach der Entstehung des Sperrimpulses 6 B und vor dem Sperrimpuls 7 B ausgelesen, d. h. zu jedem Zeitpunkt während des Intervalls von dem einunddreißigsten bis zum dreiundsechzigsten Zeitsteuerimpuls gemäß Fig. 2D, werden. Es ist nicht erforderlich, daß die Bits 7 B aus dem Speicher 26 mit wahlfreiem Zugriff unmittelbar auf die Entstehung des Sperrimpulses 6 B gelesen werden müssen.

Bei der dargestellten Ausführungsform muß nur eine einzige Leitung zum Zuführen der Serienbits dem Speicher 26 mit wahlfreiem Zugriff während des Einschreibzyklus und zum Auslesen dieser Bits serienweise zum Parallel-Serien-Wandler 27 während des Auslesezyklus vorgesehen sein. Die Anzahl der Leiter, welche mit dem Speicher 26 mit wahlfreiem Zugriff verbunden werden müssen, ist somit wesentlich herabgesetzt. Der Parallel-Serien-Wandler 27 kann ferner aus herkömmlichen Mehrbitschieberegisterplättchen gebildet sein. Zur Aufnahme der 256 Bits kann beispielsweise der Parallel- Serien-Wandler 27 aus acht 32-Bit-Registern gebildet sein, wobei diese Register im Handel als eine kleine Konstruktion mit einer integrierten Schaltung erhältlich sind. Diese acht gesonderten Plättchen nehmen verhältnismäßig wenig Raum ein und können daher auf derselben Schaltungsplatte Platz finden, auf welcher die Sperrschaltung 20, die Ansteuerschaltung 21 und die Matrixanordnung 22 angeordnet sind. Nur ein einziger Leiter muß zwischen dem Speicher 26 mit wahlfreiem Zugriff unter diesem Parallel-Serien-Wandler 27 vorgesehen werden, um die Bits D₄ dem Parallel-Serien-Wandler 27 zuzuführen. Darüber hinaus kann der Speicher 26 mit wahlfreiem Zugriff ein Speicher mit integrierter Schaltung herkömmlicher Art sein, welcher, obwohl auf eine gesonderten Schaltungsplatte angeordnet, keine komplizierte Verbindung mit dem Parallel-Serien-Wandler 27 oder mit irgendeiner anderen Komponente, mit welcher dieses verbunden ist, erfordert.

Die Dauer, während welcher jedes Bit der entsprechenden Bitpegelsignifikanz in der Sperrschaltung 20 eingespeichert ist, erhöht sich ersichtlich als ein Faktor von 2 parallel mit der Zunahme dieser Bitpegelsignifikanz. D. h. die Dauer, während welcher Bits eines gegebenen Bitpegels in der Sperrschaltung eingespeichert bleiben, ist zweimal so lang wie die Dauer, in welcher die Bits des nächstniedrigen Bitpegels gespeichert bleiben. Die γ-Charakteristik der Matrixanordnung 22 kann gegebenenfalls berücksichtigt werden, indem diese zunehmende Dauer, während welcher die Bits einer höheren Bitpegelsignifikanz in der Sperrschaltung 20 gespeichert bleiben, modifiziert wird. D. h. diese Dauer kann etwas größer oder etwas kleiner als das zweifache der Dauer sein, während welcher die Bits der nächstniedrigen Bitpegelsignifikanz gespeichert sind.

Bei der in Fig. 1 gezeigten Ausführungsform wird der Informationsinhalt der abwechselnden Zeilenintervalle verwendet, um ein Videobild zu erhalten. D. h. nur abwechselnde Zeilenintervalle werden abgetastet, wobei diese Abtastwerte in dem Speicher 26 mit dem wahlfreien Zugriff gespeichert und um diesen Speicher während dieser Zwischenzeilenintervalle ausgelesen werden, in welchen der Abfragevorgang nicht stattfindet. Fig. 3 zeigt eine Alternativausführungsform, bei welcher jedes Zeilenintervall abgetastet wird, wobei der Informationsinhalt dieses abgetasteten Zeilenintervalls auf der Matrixanordnung 22 dargestellt wird. Die Ausführungsform gemäß Fig. 3 unterscheidet sich von jener gemäß Fig. 1 dadurch, daß der Speicher 26 mit wahlfreiem Zugriff (Fig. 1) durch zwei gesonderte Speicher 26 a bzw. 26 b ersetzt ist, während der Zeitsteuersignalgeber 18′ (Fig. 1) durch den Zeitsteuersignalgeber 18″ ersetzt ist, welcher das oben beschriebene Fach- und Zelladreßsignal Q₁-Q₃ bzw. Q₄-Q₁₁ für den Speicher 26 a bzw. 26 b mit direktem Zugriff erzeugt. Darüber hinaus ist ein Steuerkreis oder Schaltkreis 28 mit der Wahlschaltung 25 verbunden und durch den Schreib/Lesesteuerimpuls T₄ gesteuert, um auf die Fachadreßsignale Q₁-Q₃ anzusprechen, die für den Speicher 26 a mit direktem Zugriff erzeugt werden, sowie auf die Fachadreßsignale Q′₁-Q′₃, welche für den Speicher 26 b mit direktem Zugriff erzeugt werden, um den einen oder den anderen Speicher mit direktem Zugriff mit jedem 8-Bit- Abfragewert zu speisen. Sowohl der Speicher 26 a als auch der Speicher 26 b mit wahlfreiem Zugriff ist mit dem Parallel-Serien- Wandler 27 verbunden, um die aus dem Speicher mit wahlfreiem Zugriff ausgelesenen entsprechenden Bits diesem Wandler 27 zuzuführen, wobei diese Speicher mit wahlfreiem Zugriff zusätzlich durch ergänzende Schreib/Lesesteuerimpulse T₄ und ₄ derart gesteuert werden, daß dann, wenn beispielsweise der Speicher 26 a mit wahlfreiem Zugriff in seinem Einschreibzyklus betrieben wird, der Speicher 26 b mit wahlfreiem Zugriff in seinem Auslesezyklus betrieben wird und umgekehrt. Der Zeitsteuersignalgeber 18″ führt Zeitsteuerimpulse T′₃ den Ringzähler 23 zu, wobei ferner diese Zeitsteuerimpulse mit der Horizontalzeilenfrequenzgeschwindigkeit erzeugt werden, so daß die Reihen der Bildwiedergabeelemente in der Matrixanordnung 22 aufeinanderfolgend mit dieser Horizontalzeilenfrequenz in Bereitschaft gesetzt werden.

Der Betriebszustand oder Arbeitsgang der in Fig. 3 gezeigten Ausführungsform ist dem oben beschriebenen Vorgang der Ausführungsform gemäß Fig. 1 ähnlich, nur daß nun die Zeitsteuerimpulse T₁, welche zum Abtasten verwendet werden, während jedes Horizontalzeilenintervalls erzeugt werden und daß die Frequenz der in Fig. 2D gezeigten Zeitsteuerimpulse verdoppelt ist. Durch die Verdoppelung der Frequenz der Zeitsteuerimpulse gemäß Fig. 2D wird der Speicher 26 a und dann auch der Speicher 26 b mit wahlfreiem Zugriff abwechselnd ausgelesen, so daß das während jedes Zeilenintervalls erhaltene, abgetastete Videosignal dem Parallel-Serien-Wandler 27 während des nächstfolgenden Zeilenintervalls zugeführt wird. Während eines gegebenen Zeilenintervalls, worin beispielsweise der Speicher 26 a mit wahlfreiem Zugriff mit dem abgetasteten Videosignal gespeist wird, werden somit die Inhalte des Speichers 26 b mit wahlfreiem Zugriff in den Parallel-Serien- Wandler 27 in der oben erörterten Art und Weise zugeführt.

Während des nächsten Zeilenintervalls wird dann das abgetastete Videosignal in den Speicher 26 b mit wahlfreiem Zugriff eingegeben, während die Inhalte des Speichers 26 a mit wahlfreiem Zugriff in den Parallel-Serien-Wandler eingelesen werden. Wenn der Schreib/Lesesteuerimpuls T₄ beispielsweise eine binäre "1" ist, so betätigt der Schaltkreis 28 die Wahlschaltung 25, um jeden 8-Bit-Abfragewert dem Speicher 26 a mit direktem Zugriff zuzuführen. Dieser Schreib/Lesesteuerimpuls setzt auch den Speicher 26 a mit wahlfreiem Zugriff in den für den Einschreibvorgang erforderlichen Zustand, wobei sein ergänzender Steuerimpuls ₄ den Speicher 26 b mit wahlfreiem Zugriff für einen Auslesevorgang in Bereitschaft setzt. Beim nächsten Zeilenintervall ist der Schreib/Lesesteuerimpuls T₄ eine binäre "0", um den Schaltkreis 28 zu betätigen, um jeden 8-Bit-Abfragewert aus der Wahlschaltung 25 dem Speicher 26 b mit direktem Zugriff zuzuführen. Dieser Steuerimpuls T₄ setzt nun den Speicher 26 a mit wahlfreiem Zugriff in Bereitschaft für einen Auslesevorgang, wobei der ergänzende Steuerimpuls ₄ den Speicher 26 b mit direktem Zugriff für einen Einschreibvorgang in Bereitschaft setzt.

Es ist ersichtlich, daß bei der Ausführungsform gemäß Fig. 3 jeder Sperrimpuls T₅ immer noch am nullten Zeitsteuerimpuls bzw. am ersten, dritten, siebten, fünfzehnten, einunddreißigsten, dreiundsechzigsten und am einhundertsiebenundzwanzigsten Zeitsteuerimpuls gemäß Fig. 2D erzeugt wird. Da die Frequenz dieser Zeitsteuerimpulse verdoppelt ist, wird selbstverständlich die Zeitdauer zwischen aufeinanderfolgenden Sperrimpulsen um die Hälfte herabgesetzt. Dies bedeutet, daß die Frequenz der Schiebeimpulse T₆ verdoppelt werden muß. Nichtsdestoweniger erhöht sich die Dauer, während welcher die Bits entsprechend der unterschiedlichen Bitpegelsignifikanzen in der Sperrschaltung 20 gespeichert sind, parallel zur Zunahme der Bitpegelsignifikanz von einer minimalen auf eine maximale Dauer. Diese Dauer ist die Hälfte der Dauer, während welcher die Bits der entsprechenden Bitpegelsignifikanz in der Sperrschaltung bei der Ausführungsform gemäß Fig. 1 gespeichert sind.

Die Ausführungsform gemäß Fig. 4 ist eine weitere Alternativausführungsform, bei welcher der Informationsinhalt jedes Zeilenintervalls ausgetastet und in der Matrixanordnung 22 dargestellt wird. Bei dieser Ausführungsform besteht die Speichervorrichtung aus dem Speicher 26′ a und dem Speicher 26′ b mit wahlfreiem Zugriff, wobei diese beiden Speicher serienweise miteinander verbunden sind. Der Zeitsteuersignalgeber 18′′′ wird zur Erzeugung der Einschreibfachadressen Q₁-Q₃ und der Einschreibzellenadressen Q₄-Q₁₁ sowie der Auslesefachadressen Q′₁-Q′₃ und der Auslesezellenadressen Q′₄-Q′₁₁ verwendet. Sämtliche Einschreibadressen werden dem Speicher 26′ a mit wahlfreiem Zugriff und die Ausleseadressen werden sämtlich dem Speicher 26′ B mit wahlfreiem Zugriff zugeführt. Der Speicher 26′ a ist mit der Wahlschaltung 25 zur Aufnahme der serienmäßig gestalteten 8-Bit-Abfragewerte daraus verbunden. Der Ausgang des Speichers 26′ a mit wahlfreiem Zugriff ist mit dem Speicher 26′ b mit wahlfreiem Zugriff verbunden und kann mit hoher Geschwindigkeit das darin enthaltene abgetastete Videosignal übertragen.

Die in dem Analog-Digital-Wandler 15 zum Austasten des ankommenden Videosignals S verwendeten Zeitsteuerimpulse T₁ werden durch den Zeitsteuersignalgeber 18′′′ während jedes Zeilenintervalls erzeugt. Der Speicher 26′ a mit wahlfreiem Zugriff wird während seines Einschreibzyklus genau wie der oben näher erörterte Speicher 26 mit wahlfreiem Zugriff betätigt. Jeder Abfragewert des Videosignals S, der während jedes Zeilenintervalls erhalten wird, wird somit in den Speicher 26′ a mit wahlfreiem Zugriff eingegeben. Während des Horizontalaustastintervalls, das zwei aufeinanderfolgende Zeilenintervalle trennt, werden die Inhalte des Speichers 26′ a mit wahlfreiem Zugriff, d. h. die Abfragewerte (z. B. 256 Abfragewerte) des soeben beendeten Zeilenintervalls des Videosignals S mit großer Geschwindigkeit dem Speicher 26′ b mit wahlfreiem Zugriff zugeführt, worin sie in dieselben Speicherzellen wie bei dem Speicher 26′ a mit wahlfreiem Zugriff eingespeichert werden. Während des nächsten Zeilenintervalls, in welchem der Speicher 26′ a mit wahlfreiem Zugriff einen weiteren Einschreibzyklus macht, macht dann der Speicher 26′ b mit wahlfreiem Zugriff einen Auslesezyklus durch, wodurch sämtliche Abfragewerte des vorhergehenden Zeilenintervalls des Videosignals S in den Parallel-Serien-Wandler 27 reihenweise eingegeben werden. Bei der Ausführungsform gemäß Fig. 4 wird selbstverständlich der Auslesezyklus des Spichers 26′ b mit wahlfreiem Zugriff in einem Zeilenintervall wie bei den oben beschriebenen Auslesezyklen jedes Speichers 26 a bzw. 26 b mit wahlfreiem Zugriff gemäß Fig. 3 durchgeführt, und nicht während einer Dauer, welche zwei Zeilenintervallen gleich ist, wie es der Fall mit dem Arbeitsgang der in Fig. 1 gezeigten Ausführungsform ist. Bei der Ausführungsform gemäß Fig. 4 werden somit die Zeitsteuerimpulse, welche zur Erzeugung der Fachadreßsignale verwendet werden, eine Frequenz haben, welche das zweifache der Frequenz der in Fig. 2D gezeigten Zeitsteuerimpulse ist. Nichtsdestoweniger nimmt parallel mit der Zunahme der Signifikanz der aus dem Speicher 26′ b mit wahlfreiem Zugriff ausgelesenen Bitpegel die Verzögerung bei dem Auslesen dieser Bitpegel entsprechend zu. Die Dauer, während welcher jeder Bitpegel in der Sperrschaltung 20 gespeichert bleibt, nimmt daher parallel mit der Signifikanz des Bitpegels zu. D. h. die niedrigstwertigen Bits werden in der Sperrschaltung 20 mit einer Minimaldauer gespeichert, während die höchstwertigen Bits in der Sperrschaltung mit einer Maximaldauer gespeichert werden.

Da jedes Zeilenintervall des ankommenden Videosignals abgetastet wird, ist die Frequenz der dem Ringzähler 23 zugeführten Zeitsteuerimpulse T′₃ der Horizontalzeilenfrequenz gleich. Die in den Fig. 3 und 4 gezeigte Matrixanordnung 22 kann beispielsweise 240 Reihen aus Bildwiedergabeelementen enthalten, um jedes nutzbare Zeilenintervall des ankommenden Videosignals darzustellen, wogegen die Matrixanordnung 22 gemäß Fig. 1 aus 120 kleinen aus Bildwiedergabeelementen zur Darstellung von nur abwechselnden nutzbaren Reihen des Videosignals bestehen kann.

Während die vorliegende Erfindung insbesondere unter Bezugnahme auf bestimmte bevorzugte Ausführungsformen beschrieben und dargestellt wurde, sind verschiedene Abänderungen und Abwandlungen in Bezug auf Form und Einzelheiten innerhalb des Schutzumfanges der beigefügten Patentansprüche möglich. Es ist beispielsweise angenommen, daß jeder Abfragewert in den Speicher 26 (oder in den Speicher 26 a bzw. 26 b bzw. 26′ a) mit wahlfreiem Zugriff von dem niedrigstwertigen Bit bis zum höchstwertigen Bit eingegeben worden ist und daß diese Bits in derselben Reihenfolge ausgelesen werden. Diese Bits können gegebenenfalls in die Speicher mit wahlfreiem Zugriff auf der Basis einer abnehmenden Bitpegelsignifikanz eingeschrieben und somit daraus ausgelesen werden. D. h. das höchstwertige Bit, worauf das Bit der nächsten geringeren Signifikanz folgt usw. kann in den Speicher mit direktem Zugriff eingeschrieben werden sowie sämtliche Bits der großen Signifikanz, worauf sämtliche Bits einer geringeren Signifikanz folgen usw. aus dem Speicher mit wahlfreiem Zugriff ausgelesen oder ausgegeben werden können. Das bedeutet, daß die Sperrimpulse T₅ gemäß Fig. 4D durch die Herabsetzung der Zeitdauer voneinander getrennt werden, d. h. das Spiegelbild der in Fig. 4D gezeigten Darstellung.

Obwohl darüber hinaus angenommen worden ist, daß 256 Abfragewerte während abwechselnder Zeilenintervalle (oder während jedes Zeilenintervalls) erhalten werden, ist ersichtlich, daß gegebenenfalls jede beliebige Anzahl m von Abfragewerten erhalten werden kann und daß die Anzahl der Bits n, welche zur Darstellung jedes Abfragewertes verwendet werden, kleiner oder größer als acht sein kann.

Der Zeitsteuersignalgeber 18′ kann ferner aus Torschaltungen, wie z. B. aus einer Vielzahl von UND-Torschaltungen gebildet sein, zur Erzeugung der entsprechenden Fach- und Zählenadressen während des Einschreibzyklus bzw. Auslesezyklus, sowie aus gesonderten Taktsignalgebern zur Erzeugung entsprechender Taktsignale während des Einschreibzyklus bzw. Auslesezyklus, wobei diese Taktsignale in entsprechende Frequenzen zur Erzeugung der verschiedenen Abtast-, Sperr-, Schiebe- und Adreßimpulse, welche oben erläutert wurden, geteilt werden.

Claims (3)

1. Videoanzeigeanordnung für Flachbildschirm mit XY-Matrixanordnung von Anzeigeelementen, mit einem A/D-Wandler, der m Abtastproben pro Zeile eines Videosignals nimmt, wobei jede Abtastprobe in n Bits unterschiedlicher Wertigkeit digitalisiert wird, die parallel abgegeben werden und mit einem Speicher mit wahlfreiem Zugriff RAM, in dem die digitalisierten Abtastproben gespeichert werden, aus dem sie zeilenweise der Wertigkeit nach geordnet ausgelesen und der Matrixanordnung zugeführt werden, wobei jeder Bit-Wertigkeit eine vorgegebene Einschaltdauer der Anzeigeelemente zugeordnet ist, dadurch gekennzeichnet, daß eine Wahlschaltung (25) die parallelen n-Bit-Ausgangssignale des A/D- Wandlers (15) dem RAM (26) seriell zuführt, daß der RAM (26) einen Eingang für bitserielles adressierbares Einlesen und einen Ausgang für bitserielles adressierbares Auslesen besitzt und eine Speicherkapazität von n × m Speicherplätzen aufweist, und daß an dem Ausgang des RAM ein Parallel-Serien-Wandler (27) angeschlossen ist, dem die Bits gleicher Wertigkeit einer Zeile bitseriell zugeführt werden und der diese bitparallel an die Matrixanordnung (22) abgibt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der RAM aus einem ersten und einem zweiten RAM (26 a, 26 b) besteht, daß ein Schalter (28) vorgesehen ist, mit welchem der erste RAM (26 a) auswählbar ist, in welchen die n Bits jedes durch den A/D-Wandler (15) während einer ersten Zeile des Videosignals erhaltenen Abfragewertes einschreibbar sind, und mit welchem der zweite RAM (26 b) auswählbar ist, in welchen die n Bits jedes durch den A/D-Wandler (15) während der nächstfolgenden Zeile des Videosignals erhaltenen Abfragewert einschreibbar sind, und daß ein Auslesefachadressen- und Auslesezellenadressengenerator (18″) vorgesehen ist, mit welchem die in dem zweiten RAM (26 b) gespeicherten n × m Bits auslesbar sind, wenn der erste RAM (26 a) durch den Schalter (28) ausgewählt ist, und mit welchem die in dem ersten RAM (26 a) gespeicherten n × m Bits auslesbar sind, wenn der zweite RAM (26 b) durch den Schalter (28) ausgewählt ist, wobei die in jeder Zeile des Videosignals enthaltene Bildinformation sichtbar gemacht oder dargestellt wird.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der RAM aus einem ersten und zweiten RAM (26′ a, 26′ b) gebildet ist, wobei der erste RAM (26′ a) mit dem A/D-Wandler (15) zur Aufnahme der n Bits jedes durch den A/D-Wandler (15) während jeder Zeile des Videosignals erhaltenen Abfragewertes und der zweite RAM (26′ b) mit dem ersten RAM (26′ a) zur Hochgeschwindigkeitsübertragung der in dem ersten RAM (26′ a) gespeicherten n × m Bits in dem zweiten RAM (26′ b) während jeder Horizontalaustastlücke des Videosignals gekoppelt ist, wobei ein Auslesefachadressen- und Auslesezellenadressengenerator (18′′′) während jeder Zeile der Videosignale zum Volladressieren von Speicherfächern und Speicherzellen in dem zweiten RAM (26′ b) wirksam ist.