DE3230679A1

DE3230679A1 - Bildzeilen-zwischenspeicher-vorrichtung

Info

Publication number: DE3230679A1
Application number: DE19823230679
Authority: DE
Inventors: Atish 60137 Glendale Heights Ill. Ghosh; John Jacob 60193 Schaumburg Ill. Pasierb jun.
Original assignee: Bally Manufacturing Corp
Current assignee: Bally Manufacturing Corp
Priority date: 1981-08-20
Filing date: 1982-08-18
Publication date: 1983-03-10
Also published as: AU8641382A; BE894158A; DE3230679C2; SE8204746D0; DK372182A; ES515112A0; PT75317B; PT75317A; JPS5846978A; GB2104760A; CA1175137A; NL8203130A; GB2104760B; JPH0420636B2; IT1189340B; FR2511789A1; US4398189A; ES8306272A1; NO822824L; BR8204824A

Description

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BALLY MANUFACTURING CORPORATION Bildzeilen-Zwischenspeicher-Vorrichtung

Die Erfindung bezieht sich auf eine Bildzeilen-Zwischenspeicher-Vorrichtung nach dem Oberbegriff des Patentanspruchs 1.

Das Anwendungsgebiet sind elektronische Videospielgerate.

Die zunehmende Kompliziertheit von Videospielgeräten erfordert din Wiedergabe (Darstellung) einer immer grösseren Anzahl sich bewegender Objekte auf dem Bildschirm des Monitors. Da neuerdings auch allgemein Farbbild-Monitore verwendet werden, müssen auf den Bildschirmen auch komplizierte Hintergrundbilder dargestellt werden, vor denen sich die Objekte beim Spielen bewegen.

Moderne Videospielgeräte werden häufig durch Mikrorechner gesteuert. Derzeit im Handel erhältliche Mikrorechner haben eine begrenzte Rechenleistung, die leicht durch gleichzeitige Forderungen nach Bildoerechnungen und einer Wiedergabesteuerung überschritten werden kann.

Diese Anforderungen sind bislang durch Verwendung von Hochgeschwindigkeits-Universalrechnern (Mehrzweckrechnern) erfüllt worden. Für Videospielgeräte sind diese Rechner jedoch zu kostspielig.

Man ist daher in letzter Zeit bei Videospielgeräten bestrebt, Schaltungsanordnungen zu entwickeln, die den Mikrorechner des Spielgeräts von der Bildwiedergabesteuerung befreien. Der Mikrorechner steht dann insofern für Bildberechnungen zur Verfügung, als er die Überwachung und Steuerung der Bildwiedergabe an die Wiedergabeschaltungsanordnung delegieren kann. Die Eildwiedergabeschaltungsanordnung "stiehlt" dem Mikrorechner jedoch insofern Zeit, als sie mit dem Mikrorechner in Verbindung treten und durch diesen überwacht werden muß.

Ein Eeispiel einer derartigen Wiedergabeschaltungsanordnung ist in der US-PS 4 112 422 angegeben. Hier schreibt der Mikrorechner einer getrennten Wiedergabeschaltung die wiederzugebenden (darzustellenden) Objekte und deren Wiedergabesteile auf dem Bildschirm vor. Die Wiedergabeschaltung erzeugt daraufhin ein Signal, das für ein Heimfernsehempfangsgerät geeignet ist, das Zähler enthält, die aktiviert werden, wenn die Wiedergabestellen der verschiedenen Objekte erreicht werden. Bei dieser Ausbildung ist für jedes wiederzugebende bzw. darzustellende Objekt ein Zähler erforderlich.

Bei dieser Schaltungsanordnung nimmt die Größe, Kompliziertheit und Kostspieligkeit notwendigerweise mit der Anzahl der wiederzugebenden (darzustellenden) Objekte zu. Ferner muß der Mikrorechner mit der Wiedergabeschaltung "Schritt halten". Die Wiedergabeschaltung ist daher im wesentlichen nicht für die Mikro-

rechneroperationen "transparent". Die Freiheit des Mikrorechners zur Ausführung von Spielberechnungen wird dadurch ebenfalls erheblich eingeschränkt.

Einige Nachteile der in der US-PS 4 112 422 vorgeschlagenen Lösung können durch die in der US-PS 4 177 462 vorgeschlagene Lösung vermieden werden. Die in dieser US-PS 4 177 462 angegebene Wiedergabeschaltung enthält Wiedergabesteuereinheiten, die auf vom Mikrorechner gelieferte Daten einwirken. Jede Steuereinheit soll bis zu sechzehn Objekte steuern und einen im wesentlichen einfarbigen Hintergrund zwischen jeweils zwei Objekten einschieben können. Die Objekte werden in Abhängigkeit von Daten dargestellt, die durch den Mikrorechner geliefert werden, der seinerseits die Wiedergabeschaltung abfragen muß, um aus einer auswechselbaren Festwertspeicher-Kassette in der Wiedergabeschaltung einen Teil der Spielberechnungslogik aufzunehmen.

Diese Wiedergabeschaltung befreit den Mikrorechner bestenfalls nur in begrenztem Maße von Aufgaben, deren Ausführungszeit andernfalls für Spielberechnungen zur Verfügung stünden. Der Betrieb des Mikrorechners muß bei jeder Kommunikation zwischen dem Mikrorechner und der Wiedergabeschaltung unterbrochen werden. Ein weiterer Nachteil der in der US-PS 4 177 462 angegebenen Lösung besteht darin, daß hierbei inhaltsadressierbare Speicher erforderlich sind, bei denen es sich um Spezlalzweckgeräte handelt und die kostspielig sind. Aus wirtschaftlichen Gründen ist es daher zweckmäßig, Schaltungsanordnungen für Videospielgerate aus einfachen, billigen, im Handel erhältlichen Bauelementen herzustellen.

Der Erfindung liegt die Aufgabe zugrunde, eine Wiedergabeschaltung und ein Wiedergabeverfahren anzugeben, das für den Spielsteuerungs-Mikrorechner im wesentlichen transparent ist, so daß die Wiedergabeschaltung und der Mikrorechner weitgehend unabhängig voneinander betreibbar sind. Ferner sollen eine Schaltung und ein Verfahren angegeben werden, die bzw. das das Zusammensetzen eines eine hohe Auflösung aufweisenden Bildes ermöglicht, das eine große Anzahl farbiger Objekte auf einem farbigen Hintergrund in Abhängigkeit von minimalen Befehlen aus einem Spielsteuerungs-Mikrorechner darstellt.

Sodann soll ein einfaches und wirtschaftliches Verfahren zur Darstellung und Manipulierung einer grossen Anzahl von Objekten auf einem Bildschirm eines Spielgeräts ermöglicht werden.

Ferner soll die Möglichkeit des "Kippens" eines Bildes auf dem Bildschirm bestehen, bei der ein einziges Bild oder ein einziges Objekt umgekehrt oder das Spiegelbild des Bildes oder Objektes oder beides dargestellt werden kann.

Die erfindungsgemäße Lösung dieser Aufgabe ist in den Ansprüchen gekennzeichnet.

Danach besteht ein Merkmal der Erfindung in der raschen Zusammensetzung einer einzigen horizontalen Zeile eines Bildes in Abhängigkeit von einer minimalen Information aus dem Spiel-Mikrorechner. Die Übertragung einer Information aus dem Mikrorechner in die Wiedergabeschaltung kann dann während einer sehr kurzen Zeit durch eine rasche Kommunikationsoperation durchgeführt werden. Abgesehen von dieser

kurzzeitigen Kommunikation (Übertragungsverbindung), die jederzeit während eines Wiedergabezyklus stattfinden kann, arbeiten der Mikrorechner und die Wiedergabeschaltung unabhängig voneinander.

Das Spielbild kann in einer Permanentspeichereinrichtung Blöcke aus digitalen Daten von wiederzugebenden Objekten aufweisen. Einige der Datenblöcke können Darstellungen eines einzigen Objekts in einer Folge verschiedener Orientierungen sein. Eine aufeinanderfolgende Darstellung der verschiedenen Orientierungen in aufeinanderfolgenden Bildern erweckt dann bei dem Betrachter den Eindruck eines einzigen rotierenden Objekts. Wegen der Flexibilität der Wiedergabeschaltung brauchen nur Darstellungen von Drehungen über einen einzigen Quadranten gespeichert zu werden. Das heißt, die Schaltung kann die 360°-Drehung einer Pfeilspitze um eine Achse wiedergeben, wenn die Darstellung eines nach oben zeigenden Pfeiles, eines demgegenüber um 90° nach rechts zeigenden Pfeiles und eine zur Darstellung des Eindrucks einer gleichförmigen Bewegung hinreichende Anzahl von Lagen dazwischen in dem Permanentspeicher enthalten sind. Die Wiedergabeschaltung kann die eine oder beide Achsen zweier zueinander senkrechter Darstellungsachsen umkehren bzw. drehen, um die drei übrigen Quadranten zu erzeugen.

Ferner kann die Schaltung einer Permanentspeichereinrichtung zur Speicherung einer Hintergrundinformation in Form von Blöcken digitaler Daten aufweisen.

Bei einer Ausführung der Erfindung bestimmt eine Einrichtung, welche Datenbits aus der Objekt- oder

Vordergrundspeichereinrichtung und der Hintergrundspeichereinrichtung zum Zusammensetzen jeder horizontalen Zeile eines mit Rasterzeilenabtastung arbeitenden Videobildschirmgeräts erforderlich sind. Nachdem dies festgestellt worden ist, beginnt eine Übertragungseinrichtung mit dem Laden der Zwischenspeichereinrichtung mit den digitalen Daten, die für weitere horizontale Zeilen erforderlich sind. Das Laden der Zwischenspeichereinrichtung beginnt unmittelbar vor dem Beginn der Wiedergabe eines einzigen Bildes und wird während der gesamten Wiedergabe dieses Bildes fortgesetzt. Währenddessen bewirkt eine Ausgabeeinrichtung, daß die Zwischenspeichereinrichtung mit der Ausgabe eines Daten-Stroms zur Steuerung der Bilddarstellung bzw. Wiedergabe beginnt.

Sodann ist eine Steuereinrichtung zur Steuerung des Bildes auf einem Farbmonitor in Abhängigkeit von der in dem Ausgabedatenstrom enthaltenen Information vorgesehen. Bei speziellen Ausführungsformen, die nachstehend beschrieben werden, können die Datenstromsignale zur unmittelbaren Steuerung der den Färb- und IntensitätsanschlUssen eines Farbstrahlerzeugers im Monitor zugeführten Spannungen verwendet werden.

Besonders günstig ist eine Ausbildung, bei der die Zwischenspeichereinrichtung zwei Zwischenspeicher aufweist, die für einander abwechselnde Zeilen verwendet werden. Hierbei kann, während der eine Zwischenspeicher einen Datenstrom zur Steuerung der Wiedergabe einer Bildzeile auf dem Bildschirm eines Farbmonitors ausgibt, der

andere Zwischenspeicher mit den Daten für die folgende Zeile geladen werden. Anstelle nur zweier derartiger Zwischenspeicher kann auch eine größere Anzahl von Zwischenspeichern oder beispielsweise ein Speicher mit zwei Eingabe-Ausgabe-Toren verwendet werden.

Die Erfindung und ihre Weiterbildungen werden nachstehend anhand der Zeichnung eines bevorzugten Ausführungsbeispiels näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild eines bevorzugten AusfUhrungsbeispiels der Erfindung,

Fig. 2 ein Blockschaltbild eines in Fig. 1 als Block dargestellten Taktgeberabschnitts.

Fig. 3 eines in Fig. 1 als Block dargestellten Vordergrundgenerators,

Fig. 4A und 4B ein Schaltbild eines Objekabschnitts, der in Fig. 3 als logischer Unterabschnitt dargestellt ist,

Fig. 5 ein Schaltbild des Objektsteuerabschnitts, der als logischer Unterabschnitt in Fig. 3 dargestellt ist,

Fig. 6 ein Schaltbild des Vordergrund-Festwertspeichers, der in Fig. 3 als logischer Block dargestellt ist,

Fig. 7 ein Schaltbild des Objektladeabschnitts, der in Fig. 3 als logischer Unterabschnitt dargestellt ist,

Fig. 8 ein Schaltbild des in Fig. 3 als logischer Block dargestellten Schieberegisters,

Fig. 9 ein Schaltbild des in Fig. 3 als logischer Unterabschnitt dargestellten Zwischenspeieherabschnitts,

Fig. 10 ein Schaltbild des in Fig. 3 als logischer Unterabschnitt dargestellten Ausgabeabschnitts,

Fig. 11 ein Blockschaltbild des in Fig. 1 als Block dargestellten Steuerabschnitts,

Fig. 12 ein Schaltbild des in Fig. 11 als Block dargestellten Zentralabschnitts,

Fig. 13 ein Blockschaltbild des in Fig. 1 als Block dargestellten Hintergrundgenerators,

Fig. 14 ein Schaltbild des in Fig. 13 als Block dargestellten Hintergrundgenerators,

Fig. 15 ein Schaltbild des in Fig. 13 als logischer Unterabschnitt dargestellten Kommunikationsabschnitts,

Fig. 16 ein Blockschaltbild des in Fig. 2 vereinfacht dargestellten Zeitgeberabschnitts,

Fig. 17A und 17B ein Schaltbild des in Fig. 16 als Block dargestellten Zeitgeberabschnitts.

Ein spezieller Aufbau eines Ausführungsbeispiels der Erfindung ist ein Zweizeilen-Zwischenspeicher, der

für einen Farbvideomonitor mit Rasterabtastung verwendet wird. Fig. 1 zeigt schematisch die logische Wirkungsweise des speziellen Aufbaus.

Der Zweizeilen-Zwischenspeicher enthält einen Vordergrundgenerator 10 und einen Hintergrundgenerator 12. Bei dem speziellen Ausführungsbeispiel ist der Vordergrundgenerator 10 blockorientiert und in der Lage, 128 einzelne, unabhängige Objekte wiederzugeben. Der Hintergrundgenerator ist ebenfalls blockorientiert und kann Selektionen aus 256 verschiedenen Blöcken wiedergeben. Permanentspeichereinrichtungen bildende Vordergrund- und Hintergrund-Festwertspeicher in den jeweiligen Generatoren sind mit Informationen zur Steuerung der Wiedergabe (Anzeige) programmiert bzw. geladen. Der Vordergrund- und der Hintergrundgenerator werden durch einen Zeitgeberabschnitt 14 gesteuert. Die Generatoren geben ihre Daten in einen Steuerabschnitt 16 aus. Ein Mikroprozessor 18 überwacht den gesamten Betrieb der Vorrichtung.

Der Vordergrundgenerator enthält zwei Zwischenspeicher in Form von Direktzugriffspeiehern (RAM). Jeder Zwischenspeicher kann die Informationen für eine horizontale Zeile oder Abtastzeile speichern. Die Zwischenspeicher wirken als Komplemente voneinander. Während aus dem einen Zwischenspeicher die Informationen zur Wiedergabe einer Abtastzeile ausgelesen werden, wird der andere Zwischenspeicher mit den Daten für die nächste Abtastzeile geladen, und umgekehrt. Jede Abtastzeile ist durch Unterteilung in 512 Bildelemente bzw. Bildpunkte digitalisiert.

Der Hintergrund besteht aus einer Anordnung von Blöcken, die 32 Bildelemente breit und 32 Zeilen hoch sind. Jeder Block kann durch einen Programmierer einzeln als eines von 256 verfügbaren Bildern vorgeschrieben werden.

Der Zeitgeberabschnitt 14 enthält einen Taktgeber und Zähler. Der Taktgeber 30 schaltet einen 10-Bit-Horizontalzähler 32 weiter, wie es in Fig. 2 vereinfacht dargestellt ist. Der Horizontalzähler zählt während einer aktiven Videoabtastung von null bis 511 und während eines Horizontalrücklaufs von 512 bis 634. Eine "aktive Videoabtastung" ist die Zeit, während der eine Horizontalzeile tatsächlich auf dem Bildschirm wiedergegeben wird.

Wenn der Horizontalzähler 32 den Zählwert 634 erreicht, stellt sich der Zähler selbsttätig auf null zurück. Jedesmal wenn der Zählwert 512 erreicht wird, wird ein 9-Bit-Vertikalzähler 34 weitergeschaltet. Jeder Horizontalzählwert oder -zählschritt bewirkt, daß der Monitor ein Horizontalbildelement auf dem Bildschirm zeichnet bzw. wiedergibt, ausgenommen während einer Horizontalaustastung, durch Mittel, die im Zusammenhang mit der "Kipp"-Fähigkeit beschrieben werden. Jeder Vertikalzählschritt löst das Aufzeichnen einer Horizontalzeile durch Mittel auf, die ebenfalls im Zusammenhang mit der "Kipp"-Fähigkeit beschrieben werden, ausgenommen während einer Vertikalaustastung. Aufeinanderfolgende Horizontalzeilen werden eine unter der anderen wiedergegeben, so wie der Monitor normalerweise betrachtet wird.

Der Vertikalzähler beginnt bei null und zählt während der aktiven Wiedergabezeit bis 239. Das Bild

wird für den Strahlrücklauf für eine Dauer von sechzehn Zählschritten, beginnend mit dem Zählwert 239,5, ausgetastet, und eine zweite aktive Periode beginnt bei dem Zählwert 255,5· Me Austastung beginnt erneut beim Zählwert 495 für die Dauer von sechzehn Zählschritten. Beim Zählwert 511 wird der Vertikalzähler auf null zurückgesetzt, und der Zyklus beginnt von vorn. Der Halbzeilen-Zählwert wird durch Decodierung des 317ten Horizontalzählwerts ermittelt.

Die Horizontalzeilen während der zweiten aktiven Periode oder Wiedergabezeit sind mit den während der ersten aktiven Periode aufgenzeichneten Zellen verschachtelt (im Zeilensprungverfahren). Die erste Wiedergabe ist ein Teilbild aus den ungeradzahligen Zeilen; die zweite Wiedergabe ein Teilbild aus den geradzahligen Zeilen. Die beiden verschachtelten Teilbilder bilden ein einziges "Bild" oder »Vollbild". Das Wiedergabeauflösungsvermögen entspricht 512 Bildelementen pro Horizontalzeile, und es gibt 479 verschachtelte Zeilen.

Eine ausführlichere Erläuterung des Zeitßeberabschnitts erfolgt im Zusammenhang mit der "Kipp"-Fähigkeit.

Ein Objektabschnitt 20, der das Speichern und Auslesen von Objektpackungen bewirkt, ist in dem Logikdiagramm des Vordergrundgenerators 10 (Fig. 3) und dem Schaltbild des Objektabschnitts (Fig, 4) dargestellt. Die Objektpackungen werden in einem Objekt-RAM 50 gespeichert. Jede Objektpackung besteht aus vier Informations-Bytes. Das erste Byte der Packung enthält eine Anfangsvertikalposition, das zweite Byte

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eine Bildzahl und einen HFLP- und einen VFLP-Indikator, das dritte Byte eine Anfangshorizontalposition und das vierte Byte ein Austastbyte, das vom Programmierer als eine Art Zustandsbyte benutzt werden kann. Das vierte Byte beeinflußt das wiedergegebene Bild in keiner Weise« Jedes Byte enthält acht Datenbits.

Der Objekt-RAM 50 enthält die den Platz jedes der Voroergrundobjekte auf dem Bildschirm beschreibenden Daten»

Bei diesem speziellen Ausführungsbeispiel enthält der Objekt-RAM 50 vier 256 · 4 Fairchild 93422, die paarweise adressiert werden. Das Auslesen eines einzigen Adressenplatzes bewirkt, daß der RAM ein Datenbyte ausgibt. Vier aufeinanderfolgende Adressenplätze bilden die Daten für ein einziges Objekt, so daß hier 128 Objekte gleichzeitig ge-,. , speichert werden können. Die Erfindung umfaßt auch eine Ausbildung, die eine größere oder kleinere .Anzahl von Objekten als 128 aufweisen und mehr oderv weniger als acht Speicherbytes pro Objekt benutzen kann,

Ein Objekt steuerabschnitt 22 im Vordergrundgerie.rator 10, der das Auslesen von Objektpackungen aus,; .

dem Objekt-RAM 50 steuert, ist in dem Blockschaltbild nach Fig. 3 und das Schaltbild einer speziellen Ausführung in Fig. 5 dargestellt. Ein_: Objekt--. _t adressenzähler 52 in dem Objektsteuerabschnitt-,4st-. ein 9-Bit-Zähler, der die Objekt-RAM-Speicherplä^zf;„ adressiert. Dieser Zähler wird zu Beginn jeder Horizontalabtastzeile auf null gestellt.

Der Objektadressenzähler beginnt mit der Adresse der ersten Objektpackung und zählt schrittweise bis vier, um anhand des Vertikalpositionsbytes jeder Packung festzustellen, ob ein Objekt in einen von zwei RAM-Zwischenspeichern 54 und 55 während der augenblicklichen Abtastzeile geladen werden muß.

Das Bit der höchsten Stelle des 9-Bit-Vertikalzählers kann als Teilbildzähler verwendet werden, um festzustellen, ob es sich bei dem Teilbild um das ungeradzahlige (0 bis 239,5) oder das geradzahlige (256 bis 495) handelt. Der Vertikalzähler ist daher für jedes Teilbild ein 8-Bit-Zähler, der am oberen Rand des Bildschirms beginnend von null an rückwärtszählt. Die Vertikalposition ,jeder Pakkung wird jedoch im Objekt-RAM 50 vorgeschrieben, und zwar dadurch, daß die Zeilen, am unteren Rand des Bildschirms beginnend, von null an vorwärtsgezählt werden.

Eine Prüfung, ob ein Objekt in einen Zwischenspeicher übertragen werden soll, kann daher in der Weise bewirkt werden, daß der Vertikalzählerinhalt zum Vertikalpositionsbyteinhalt aus dsm Objekt-RAM 50 addiert wird. Wenn die beiden 8-Bit-Zahlen addiert werden, werden die vier höchststelligen Bits "Einsen", und zwar 16 Abtastzeilen bevor alle acht Bits zu "Einsen" werden. Dieser Fall tritt einmal im ungeradzahligen und einmal im geradzahligen Teilbild auf. Eine Prüfung auf das Vorhandensein von lauter

J50 "Einsen" in den vier höchststelligen Bits gestattet daher die übertragung des Objekts in einen der Zwischenspeicher 54 und 55, während 16 Horizontalzeilen wiedergegeben werden, bevor die unterste Horizontalpositionszeile des Objekts wiedergegeben wird.

Die Addition wird durch einen Addierer 52 in einem Objektabschnitt 20 bewirkt, dem die niedrigststelligen acht Bits 54 aus dem Vertikalzähler und die Ausgangsgröße 56 des Objekt-RAM 50 zugeführt werden, die eines der Anfangsvertikalpositionsbytes aufweist. Die Ausgangssignale des Addierers werden in einen Vertikalselbsthalteschalter 58 übertragen, dem Taktsignale LVERT* über eine Leitung 59 zugeführt werden und der durch Impulse EOPAC des ObJektadressenzählers 52 gelöscht wird. Der Vertikalselbsthalteschalter 58 überträgt die Ausgangsimpulse seiner vier höchststelligen Bits 60 in eine Ladedetektorschaltung 62. Die Ladedetektorschaltung, bei der es sich im Ausführungsbeispiel nach Fig. 4 um ein NAND-Glied handelt, tastet eine Zählersteuerschaltung 65 auf, wenn die Eingangssignale des Ladedetektors lauter "Einsen" darstellen, wobei er über eine Leitung 64 ein logisch niedriges Signal LDET* überträgt. Der "*" in "LDET*" und "LVERT*" entspricht den oberen horizontalen Linien in der Zeichnung über den Abkürzungen und bedeutet, daß auf dieser Leitung normalerweise ein logisch hohes Signal übertragen wird. Weitere Eingangssignale aus dem Taktgeberabschnitt 14 und dem Objektadressenzähler 52 schalten das Ladedetektorsignal am Ende alternierender Horizontaltaktimpulse HCLK 25 Nanosekunden lang durch, wie noch beschrieben wird.

Das Schaltbild nach Fig. 6 stellt einen speziellen Aufbau des Vordergrund-ROM 68 (ROM = Festwertspeieher) dar. Die vier niedrigststelligen Bits 66 aus dem Vertikalselbsthalteschalter 58 werden Adressenanschlüssen A3 bis A6 des Vordergrund-ROM 68 zugeführt und zu Beginn jeder Horizontalzeile um Eins erhöht. Die Anschlüsse A3 bis A6 führen zu aufein-

anderfolgenden Gruppen von acht Adressen im Vordergrund-ROM. Jede Gruppe stellt Daten fi'r eine Horizontalzeile eines Bildes dar.

Die ZählerSteuerschaltung 65 in einem Objektsteuerabschnitt 22, dessen Schaltbild in Fig. 5 dargestellt ist, dient zur Steuerung der Frequenz und des Weiterschaltbetrags des Objektadressenzählers 52. Zu Beginn jeder Horizontalabtastung bewirkt die Steuerschaltung, daß der Objektadressenzähler in 200-Nanosekunden-Schritten von vier zählt. Wenn die Ladedetektorschaltung 62 feststellt, daß ein Objekt in den Zwischenspeicher geladen werden muß, überträgt sie ein "logisch niedriges" Sifjnal (auch O-Signal genannt) LDET* über die Leitung 64 zur Zählersteuerschaltung, wie bereits erwähnt wurde. Die Zählersteuerschaltung 65 schaltet die Zählsequenz des Objektadressenzählers auf Schritte von 1, so daß aufeinanderfolgende Datenbytes aus dem Objekt-RAM 50 ausgelesen werden können. Gleichzeitig wird die Zeit zwischen den Schritten auf 800 Nanosekunden erhöht, um hinreichend Zeit zur Einspeiclierung eines Objekts in den Zwischenspeicher zu schaffen. Die geringere Zählfrequenz verhindert, daß die "Hardware" das Einspeichern eines zweiten Objekts in den Zwischenspeicher versucht, bevor das Einspeichern des ersten Objekts abgeschlossen ist. Sobald ein Objekt in den Zwischenspeicher eingespeichert worden ist, erhöht sich die Zählfrequenz auf 200 Nanosekunden-Schritte von 4.

Wenn der Objektadressenzähler 52 in Schritten von zu zählen beginnt, ist das zweite Byte, das aus dem Objekt-RAM 50 ausgelesen wird, die Bildzahl (Bildnummer) des Objekts, das in den Zwischenspeicher ge-

laden wird. Die Bildzahl wird in einem Bildselbsthalteschalter 72 festgehalten bzw. verriegelt, und zwar durch ein Signal LOBJ*, das aus Signalen des Objektadressenzählers 52 auf einer OBJ-Mehrfachleitung 73 erzeugt wird. Die Bildzahl wird dann über die oberen Adressenleitungen 74 zum Vordergrund-ROM 68 Übertragen. Die oberen Adressenleitunf,en 74 adressieren denjenigen Speicherblock, in dem die Darstellung des betreffenden Bildes, das der Bildzahl entspricht, gespeichert ist. Ein Byte-Zähler 76 in einem Objektladeabschnitt 23, dessen spezieller Aufbau in Fig. 7 dargestellt ist, wird ebenfalls durch die Zählersteuerschaltung 65 aufgetastet (freigegeben), wenn die Bildzahl festgehalten (verriegelt) ist. Der Byte-Zähler adressiert die beiden niedrigststelligen Ziffern des Vordergrund-ROM, wie es in Fig. 4 dargestellt ist.

Der Zählwert 512 im Objektadressenzähler wird als o-S:Lgnal (logisch niedriges Signal) über eine Leitung EOPAC in der OBJ-Mehrfachleitung 73 übertragen, wie es in Fig. 5 dargestellt ist, um den BiIdselbsthalteschalter 72 zu löschen. Der Selbsthalteschalter wird dann zu Beginn jeder Horizontalabtastung aufgetastet, wenn über die Leitung EOPAC ein 1-Signal bzw. logisch hohes Signal übertragen wird.

Ein Flipflop 77 im Objektadressenzähler überträgt sein Ausgangssignal über eine Leitung START, um den Objektadressenzähler zurückzusetzen. Der 634ste Zählschritt bzw. Zählwert 634 des Horizontalzählers 32 wird dem Löschanschluß 77-1 des Flipflop als O-Signal zugeführt, so daß auf der Leitung START ein O-Signal auftritt. Es sei daran erinnert, daß

der Zählwert 634 am Ende einer Horizontalaustastung auftritt. Sowie der Horizontalzähler mit dem Auszählen der nächsten Zeile beginnt, wird dem Löscheingang 77-1 ein 1-Signal zugeführt und das Flipflop 77 freigegeben. Das O-Signal auf der Leitung START setzt den Objektadressenzähler auf null zurück, wie Fig. 5 zeigt.

Bei dem speziellen in Fig. 6 dargestellten Ausführungsbeispiel ist der Vordergrund-ROM aus vier ROM's 2732 der Texas Instruments, Inc. aufgebaut. Die vier ROM's mit der Speicherkapazität von 4K · 8 Bits werden gleichzeitig adressiert, so daß sich ein Speicher mit einer Kapazität von 4K · 32 Bits ergibt.

Sobald die Bildzahl im Selbsthalteschalter festgehalten ist, ruft der Adressenzähler 52 das dritte Byte, das Horizontalpositionsbyte, aus dem Objekt-RAM 50 auf. Die Horizontalpositions- und folgenden Bytes werden in einen 8-Bit-Zwischenspeicher-Ladezähler 78 während einer Zeitspanne von etwa 3,2 MikroSekunden, der zur Abtastung von 32 Bildelementen erforderlichen Zeit, geladen. Während des Ladens wird der Zähler mit der halben Bildelementfrequenz durch die Vorderflanken der Impxilse auf der den niedrigststelligen Zählwert aus dem Horizontalzähler übertragenden Leitung weite?."geschaltet.

Der Byte-Zähler 76 zählt währenddessen diejenigen Bits aus, die einer Horizontalzeile des im Vordergrund-ROM 68 gespeicherten Bildes entsprechen, wobei er den ROM veranlaßt, die entsprechenden Daten auszulesen. Er zählt dabei von 0 bis 3 und adressiert die beiden niedrigststelligen Ziffern der ROM-Adresse,

Das Zählen erfolgt mit einer 800 Nanosekunden entsprechenden Frequenz. Der Zähler wird beim vierten Zählschritt gelöscht.

Die Ziffer der dritthöchsten Stelle der ROM-Adresse wird über eine Leitung DV8 vom Vertikalzähler adres siert, der angibt, ob die folgende Wiedergabe ein ungeradzahliges oder ein geradzahliges Teilbild betrifft. PUr jedes Bild hat die ROM-Bildinforraation die Form eines Satzes aus Wörtern für ein Teilbild, dem ein Satz aus Wörtern für das zweite Teilbild

Aus dem ROM 68 werden die Daten in Form von 32-Bit-Wörtern ausgelesen. Jedes Wort wird zunächst in eine Gruppe von Schieberegistern 80 geladen. Eine spezielle AusfUhrungsform von Schieberegistern ist in Fig. 8 dargestellt. Das Wort wird bitweise durch einen von zwei Kipp-Multiplexern 82, 83 und dann durch einen von zwei Dateneingangsfreigabemultiplexern 84, 85 geschoben, die einen speziellen Aufbau aufweisen können, wie er in Fig. 9 dargestellt ist, die einen speziellen Aufbau eines Zwischenspeicherabschnitts 23 des Vordergrund-Generators 10 zeigt. Die Kipp-Multiplexer ermöglichen eine Kipp-Fähigkeit, die noch beschrieben wird. Die Schieberegister schieben die das Wort bildenden Bits mit der gleichen Geschwindigkeit heraus, mit der der Zwischenspeicher-Ladezähler 78 ^ählt. Die Bits werden über Zwischenspeicher-Sel^sthalteschalter 86, 87 in einen der Zwischenspeicher-RAM* s 54, 55 eingeschrieben. Die Bildlnformation aus dem ROM wird in aufeinanderfolgende Zwischenspeicher-Plätze, mit dem durch das Horizontalpositionsbyte vorgeschriebenen Speicherplatz beginnend, geladen. Der Zwischenspeicher-Ladezähler 78

adressiert die Zwischenspeicher-RAM¹s über einen 2-ZU-1-Zwischenspeicher-Multiplexer 89, der in Fig. 7 dargestellt ist.

Die Schieberegister 80 schieben jedes Wort heraus, und zwar acht Bits gleichzeitig. Wenn alle 32 Bits in einen der Zwischenspeicher geschoben worden sind, erhöht der Bytezähler 76 die Adresse des ROM 68, und dann werden die nächsten 32 Bits in die Schieberegister geladen. Dieser Vorgang wiederholt sich insgesamt viermal bei jeder Horizontalzeile eines einzigen Objekts, wobei insgesamt 128 Datenbits in den Zwischenspeicher geschrieben werden. Für jedes Bildelement sind vier Datenbits erforderlich, so daß 32 Bildelemente eine einzige Horizontalzeile eines Objekts darstellen.

Jedesmal wenn in einen der Zwischenspeicher 54, 55 Daten geladen werden, werden zuerst die im Zwischenspeicher vorhandenen Daten ausgelesen und zusammen mit den eingegebenen Daten durch eines von zwei ODER-Gliedern 90, 91 einer ODER-Verknüpfung unterzogen. Das Ergebnis der ODER-Verknüpfung wird dann im entsprechenden Zwi schenspeieher-Selbsthalte schalter festgehalten und wieder in den Zwischenspeicher eingelesen. Die ODER-VerknUpfung stellt sicher, daß eine aus lauter Nullen bestehende Bildhintergrundinformation in den Zwischenspeicher eingeschrieben wird, bereits im Zwischenspeicher enthaltene Objektdaten aber nicht gelöscht werden.

Das Laden oder Entladen (Schreiben oder Lesen) der Zwischenspeicher wird durch eine Zwischenspeicher-Freigabeeinheit 93 gesteuert, die auch den Zwischenspeicher-

-Zk-

Selbsthalteschaltern 86, 87 Taktimpulse zuführt. Aus den Zwischenspeichern werden die Daten zu Beginn jeder Horizontalzeile ausgelesen. Dabei schaltet der 2-zu-1-Multiplexer 89 die Zwischenspeicher-Adressenleitungen des ausgewählten Zwischenspeichers auf den Ausgang H0-H8 des HorizontalZählers 30. Aus dem Zwischenspeicher ausgelesene Daten werden in einem von zwei Datenausgabe-Selbsthalteschaltern 94, 95 in einem Ausgabeabschnitt 25 des Vordergrundgenerators 10 festgehalten (verriegelt). Ein spezieller Aufbau des Ausgabeabschnitts ist in Fig. 10 als Schaltbild dargestellt. Während der Horizontalzähler von 0 bis 511 zählt, werden die entsprechenden 512 Datenbytes nacheinander aus dem Zwischenspeicher ausgelesen und Nullen in die entsprechenden Speicherplätze durch Pesthalten aller Dateneingänge des Zwischenspeichers auf 0 und Freigabe des Schreibbetriebs eingeschrieben, so daß der Zwischenspeicher gelöscht wird. Das Löschen ist notwendig, um zunächst die alten Daten (die vorhergehende Horizontalzeile) aus dem Zwischenspeicher zu entfernen, bevor neue Daten (der nächsten Horizontalzeile) eingegeben werden können.

Die Daten werden in einem der Datenausgabe-Selbsthalteschalter 94, 95 festgehalten, und zwar acht Bits auf einmal. Ein 2-zu-1-A-Multiplexer 98 für vier Bits schaltet zwischen den niedrigst- und höchststelligen vier Bits mit der Bildelementfrequenz hin und her, um einen vier Bit breiten Datenstrom 99 zu bilden. Die 4-Bit-Ausgangsgröße des Α-Multiplexers bildet die Hälfte der Eingangsgröße eines 4-Bit-2-zu-2-B-Multiplexers 202 im Steuerabschnitt 16, wie die Fig. 11 und 12 zeigen. Die andere Hälfte der Eingangsgröße kann durch die Hin-

tergrundinformation gebildet werden, wie noch beschrieben wird. Ob der Hintergrund oder der Vordergrund gewählt wird, hängt von der Vordergrundinformation ab. Wenn die Vordergrunddaten beispielsweise lauter Nullen in den niedrigststelligen drei Bits enthalten, wie sich aus Fig. 12 ergibt, dann wird der Hintergrund wiedergegeben, andernfalls der Vordergrund.

Die Ausgangsdaten des B-Multiplexers 202 stellen eine Adresse eines Farb-RAM 204 dar, wie es in den Fig. 11 und 12 dargestellt ist. Der Farb-RAM ist ein schneller bipolarer RAM, der sechzehn 12-Bit-Wörter aufweist. Jedes 12-Bit-Wort kann durch den Programmierer geändert werden und entspricht einer Farbe, so daß 4096 Farben gebildet werden, von denen immer sechzehn gleichzeitig wiedergegeben werden können. Wenn sich die Daten in der Vordergrund/ Hintergrund-Kombination ändern, werden verschiedene Speicherplätze im Farb-RAM adressiert und entsprechende Daten zur Monitortreiberschaltung 206 ausgegeben. Der B-Multiplexer 202 kommuniziert mit dem Farb-RAM 204. über einen C-Multiplexer 208. Der C-Multiplexer ist ein Quadrupel-2-zu-1-Multiplexer, der dem Mikroprozessor eine direkte Adressierung des Farb-RAM gestattet. Die aus dem Farb-RAM ausgelesenen Daten werden durch ein ohmsches Widerstandsnetzwerk und einen Stromspiegel, der die Monitortreiberschaltung aufweist, den Farbstrahlerzeugern eines Farbmonitors zugeführt. Der B-Multiplexer 202 kommuniziert mit dem Farb-RAM 204 über einen 2-zu-1-C-MuItiplexer 208.

Aufbau und Wirkungsweise des Hintergrundgenerators ergeben sich aus den Fig. 13 und 14. Das Hintergrund-

bild enthält eine Anordnung von 32 · 32 Blocks. Jeder Block ist sechzehn Bildelemente breit und acht Zeilen hoch. Die Hintergrundwiedergabe kann jedoch die Bildelemente paarweise so steuern, daß das Auflösungsvermögen des Hintergrunds gegenüber dem des Vordergrunds verringert wird. Die ■Wiedergabeinformation für Jedes Bildelementpaar enthält dann zwei Datenbits. Ein Hintergrund-RAM 302 mit einer Kapazität von 1K · 8 kann zur Speicherung einer Gruppe von Datenbytes verwendet werden, die als Hinweisadressen auf die 32 · 32-Anordnung dienen.

Jedes 8-Bit-Datenbyte im RAM 302 weist auf eine Anfangsadresse im Hintergrund-Speicher 304 hin. Der betreffende Hintergrund-ROM enthält dann 256 verschiedene Bilder, die zur Wiedergabe in jedem Block der Anordnung ausgewählt werden können.

Der Hintergrund-RAM 302 wird durch einen 2~zu-1-Hintergrund-Multiplexer 306 adressiert. Der Hintergrund-Multiplexer wählt, gesteuert durch den Mikroprozessor, entweder die Mikroprozessoradressenmehrfachleitung 308 oder eine 1O-Bit-Taktmehrfachleitung 210 aus dem Taktgeberabschnitt an. Die höchststelligen Bits auf der Taktmehrfachleitung sind das vierte bis siebte höchststellige Bit des Vertikalzählwerts, V3 - V7; die übrigen Bits sind die fünf höchststelligen Horizontalzählwertbits, H4 - H8, wie Fig. 13 zeigt. Die Horizontal- und Vertikalzählerbits der niedrigeren Stellen werden nicht zur Adressierung des Hintergrund-RAM benutzt, um sicherzustellen, daß die zum RAM führenden Adressenleitungen nur 32mal während einer Horizontalzeile und 32mal bei einer Vertikalabtastung wechseln.

Das heißt, die Adressenleitungen wechseln nur einmal alle siebzehn Horizontalzählschritte und alle neun Vertikalzählschritte. Jedesmal wenn die Horizontal- und Vertikalzählwerte daher innerhalb der Grenzen eines Blocks liegen, erscheinen die gleichen acht Datenbits am Ausgang des Hintergrund-RAM 302.

Die Ausgangsgröße des Hintergrund-RAM 302 wird in einem Hintergrund-Selbsthalteschalter 312 festgehalten. Die festgehaltenen Daten erscheinen auf den oberen, zum Hintergrund-ROM 304 führenden Adressenleitungen. Das Festhalten (Verriegeln) wird durch ein NAND-Glied 313 mit dem dritten Horizontalzählwert nach einem Wechsel der RAM-Adresse getaktet, um eine Anpassung an die Zugriffszeit des RAM zu bewirken.

Die drei niedrigststelligen Vertikalzählwertbits und das viertniedrigststellige Horizontalzählwertbit treten in absteigender Reihenfolge auf den den niedrigeren Stellen zugeordneten, zum Hintergrund-ROM 304 führenden Adressenleitungen auf, wie Fig. 14 ebenfalls zeigt. Die oberen Adressenleitungen bleiben daher unverändert, während die Leitungen der niedrigeren Stellen bei jedem neunten Horizontalzählwert während der Abtastung einer einzigen Zeile Bytes in dem Hintergrund-ROM auszählen. Die acht ein Byte bildenden Datenbits aus dem Hintergrund-ROM werden dann in einem Hintergrundausgabe-Selbsthalteschalter 314 festgehalten. Die acht Datenbits stellen vier Bildelementpaare dar.

Ein 4-ZU-1-Multiplexer 316 setzt die acht Bits in einen zwei Bit breiten Strom 318 um. Das Multiplexen wird durch das zweit- und drittniedrigste Horizontalzählerbit gesteuert, so daß sich eine Hintergrundauflösung ergibt, die gleich der halben Auflösung des Vordergrundes ist.

Der zwei Bit breite Strom 318 aus dem 4-zu-1-Multiplexer wird den alternierenden niedrigststelligen Eingangsbits des 2-zu-1-B-Multiplexers 202 zugeführt, wie es in den Fig. 11 und 12 dargestellt ist. Der Ausgang des B-Multiplexers adressiert den Farb-RAM über den 2-zu-1-C-Multiplexer 206, wie bereits erwähnt wurde. Die zweite Gruppe von Eingängen des C-Miiltiplexers kann mit dem Mikroprozessor verbunden sein, so daß sich die Möglichkeit ergibt, die Farbausgangssignale von Zeit zu Zeit direkt durch den Mikroprozessor zu steuern.

Der Hintergrund-RAM wird von Zeit zu Zeit während der Austastperiode teilweise mit neuen Daten geladen. Das Laden wird durch den Spielverlauf bestimmt. Bei einem normalen Spielverlauf brauchen nur sehr wenige Hintergrundblocks geändert zu werden, so daß selbst ein sehr langsamer Mikroprozessor hinreichend Zeit hat, diese Änderungen während der Vertikalaustastung durchzuführen.

Die Daten für den Hintergrund-RAM werden durch einen bidirektionalen Zwischenspeicher 220 von der Mikroprozessor-Datenmehrfachleitung abgenommen, wie schon im Zusammenhang mit den Vordergrunddaten beschrieben wurdeο

Ein Inszenierungs-RAM 402 in einem Kommunikationsabschnitt 26 kann zur Kommunikation (Herstellung

einer Verbindung) mit der steuernden Zentralprozessoreinheit (CPU), die auf Mikroprozeseorbasis ausgebildet sein kann, verwendet werden, wie es in Fig. 3 dargestellt ist. Fig. 5 ist ein Schaltbild eines speziellen Aufbaus des Kommunikationsabschnitts. Aus dem Inszenierungs-RAM werden während jeder zweiten Vertikalaustastzeit in Zeitabschnitten von etwa 1/30 Sekunden Daten in den Objekt-RAM 50 übertragen. Die Gesamtübertragung dauert acht Horizontalzeilenzeiten, d.h. etwa 508 Mikrosekunden bei diesem Ausführungsbeispiel. Während der Übertragungszeit wählt ein den Inszenierungs-RAM adressierender Inszenierungs-Multiplexer 404 einen Übertragungszähler 405 als Eingang. Gleichzeitig wählt ein den Objekt-RAM adressierender Objekt-Multiplexer 4o6 den Übertragungszähler als Eingang. Die Auswahl erfolgt zu Beginn der letzten acht Vertikalzählschritte in der zweiten Vertikalaustastperiode. Bei dem in Fig. 11 dargestellten Ausführungsbeispiel ist vorgesehen, daß der Mikroprozessor die Auswahl verhindern kann.

Der Übertragungszähler 405 wählt aufeinanderfolgende Speicherplätze im Inszenierungs-RAM 402 schrittweise an. Die aus dem Inszenierungs-RAM ausgelesenen Daten werden dem Eingang des Objekt-RAM 50 zugeführt. Ein Schreibfreigabesignal wird ebenfalls durch den Übertragungszähler aus den Signalen des Taktgebers 30 und Horizontalzählers 32 erzeugt und für jede Adresse zum Objekt-RAM übertragen. Da die zu allen RAM¹S führenden Adressenleitungen identisch sind, werden die Daten aus dem Inszenierungs-RAM 402 zum Objekt-RAM 50 übertragen.

Ein dem Mikroprozessor durch den Übertragungszähler 405 zu Beginn der Übertragung zugeführtes Unterbrechungssignal hindert den Mikroporzessor an der Übertragung von Daten während der nächsten 508 MikrοSekunden, während der Zeit, in der der Inszenierungs-RAM 402 seine Daten überträgt.

Die Datenübertragung erfolgt zwischen den Vertikalzählwerten 496 und 503. Beim Vertikalzählwert 504 schaltet der Inszenierungs-Multiplexer 404 um und gestattet der Mikroprozessoradressenmehrfachleitung, den Inszenierungs-RAM zu adressieren. Der Objekt-Multiplexer 406 gestattet gleichzeitig dem Objektadressenzähler 52 die Adressierung des Objekt-RAM für Auslesezwecke. Der Inszenierungs-RAM steht dadurch zur Auffrischung durch den Mikroprozessor zur Verfügung, ausgenommen während der Vertikalzählwerte 496 bis 503. Die Mikroprozessordaten werden in den Inszenierungs-RAM über einen bidirektionalen Zwischenspeicher 410 eingegeben, der mit einer Mikroprozessordatenmehrfachleitung 412 kommunizieren kann.

Der Übertragungszähler 405 arbeitet in Abhängigkeit von Kombinationen von Ausgangssignalen des Horizontal- und des Vertikalzählers. Bei diesem Ausführungsbeispiel ist es ein 9-Bit-Zähler. Die fünf niedrigst- stelligen Bits sind die fünf höchststelligen Horizontalzähl wertbits, wie es in Fig. 5 dargestellt ist. Die drei höchststelligen Bits sind die drei niedrigststelligen Vertikalzählwertbits. Der Zähler zählt daher während der zur Wiedergabe von vier Horizontalzeilen erforderlichen Zeit von 0 bis 1023. Bei diesem speziellen Aufbau wird daher nur die Hälfte der verfügbaren Zeit zur Datenübertragung verwendet.

Der Inszenierungs-RAM in Fig. 15 ist aus zwei im Handel erhältlichen RAM's des Typs Intersil IM2114 mit einer Kapazität von 102.4 · 4 Bits aufgebaut.

Die Kipp-Fähigkeit ist mit den Taktgeber- und Vordergrundabschnitten verknüpft und wird bei diesem speziellen Aufbau durch den Mikroprozessor gesteuert. Das der Kippfähigkeit zugrundeliegende Prinzip umfaßt ein komplementäres Zählen oder Rückwärt szähl en als Verfahren zum Umkehren und/oder Bewirken einer Rechts-Links-Umkehr der auf dem Bildschirm dargestellten Bilder. Das hier beschriebene Ausführungsbeispiel eignet sich besonders für das komplementäre Zählen, bei dem, richtig angewandt, lediglich die Horizontal- und/oder Vertikalabtastrichtungen der Rasterabtastung umgekehrt werden.

Ein KIPP-Befehl des Mikroprozessors kehrt das gesamte Bild um, wobei rechts und links sowie oben und unten vertauscht werden, wie dies bei einem Cocktail-Tischspiel erforderlich ist, bei dem zwei Spieler einander gegenübersitzen. Der KIPP-Befehl beeinflußt das Ausgangssignal des Taktgeberabschnitts.

Fig. 16 ist eine ausführlichere schematische Darstellung des TaktgeberabSchnitts als die vereinfachte schematische Darstellung in Fig. 2. Wie man sieht, enthält der Horizontalzähler 32 nach Fig. 2 einen ersten Horizontalzähler 500 und eine KIPP-Horizontallogikschaltung 502. Der erste Horizontalzähler 500 enthält mehrere Horizontalsynchronzähler 510, die eine Horizontallogikschaltung 512 beaufschlagen, wie sich aus dem Schaltbild nach Fig.16 ergibt. Die Horizontalzähler werden durch die Vorder-

flanken der positiven 100-MikroSekunden-Impulse HCLK des Systemtaktgebers 30 weitergeschaltet. Die Horizontallogikschaltung führt der Leitung 317* beim Zählwert 317 ein O-Signal und einer Leitung 634* beim Zählwert 634 ein O-Signal zu. Das O-Signal auf der Leitung 634* wird den Horizontal synchronzählern 510 zur Rücksetzung zugeführt und bewirkt, daß diese auf Jeder von zehn Ausgangsleitungen SHO bis SH9 ein O-Signal abgeben. Die Horizontalsynchronzähler werden dadurch bei Jedem 635sten Zählschritt zurückgesetzt.

Die Horizontalsynchronzähler 510 werden durch die 100-Nanosekunden-Horizontaltaktimpulse HCLK, die vom Systemtaktgeber 30 und dem D-Flipflop 514 erzeuftt werden, weitergeschaltet. Die Taktimpulse HCLK bewirken, daß die Zähler über die Ausgangsleitungen SHO bis SH9, die in aufsteigender Reihenfolge ihrer Stellenwertigkeit numeriert sind, Ausgangssignale abgeben.

Der Vertikalzähler 34 nach Fig. 2 enthält nach Fig. 15 einen ersten Vertikalzähler 520 und eine Logik 522. Der erste Vertikalzähler enthält mehrere Vertikalsynchronzähler 530 und eine Vertikallogikschaltung 532. Die Vertikallogischaltung erzeugt auf der Leitung VBLK (VBLK*) zwisehen den Vertikalzählwerten 239,5 und 255,5 und zwischen den Vertikalzählwerten 495 und 511 ein 1-Signal (0-3ignal), wie schon erwähnt wurde. Die Vertikallogikschaltung erzeugt ebenfalls ein O-Signal auf einer Leitung 511* beim Zählwert 511.

Die Vertikal synchronzähl er 530 werden durch das Signal auf der Ausgangsleitung SH9 der Synchronzähler 510 weitergeschaltet. Auf der Ausgangsleitung SH9 erscheint bei jedem Zähler 635 ein 1-Signal. Die Leitung SH9 bildet zugleich die Leitung HBLK, die zum Monitor führt. Die Vertikalsynchronzähler werden demzufolge zu Beginn jeder Horizontalaustastperiode HBLK weitergeschaltet.

Die Vertikalsynchronzähler 530 werden alle 512 Zählschritte durch ein O-Signal auf der Leitung 511* zurückgesetzt. Das O-Signal auf der Leitung 511* ist ein kurzer Impuls, weil die Zähler praktisch sofort zurückgesetzt werden, sobaldauf der Leitung 511* ein 0-Signal auftritt.

Die Schaltbilder für die KIPP-Horizontal- und -Vertikallogik 502, 522 sind ebenfalls in Fig. 17 dargestellt. Die Signale auf den Ausgangsleitungen SHO bis SH5 des ersten Horizontalzählers 500 werden dem Eingang eines D-Flipflop 5A0 vom Typ 74S174 _mit einer kurzen Einstellzeit von etwa 5 NanoSekunden zugeführt. Die den Signalen auf den Leitungen SHO bis SH2 entsprechenden Ausgangssignale dieses D-Flipflop 540 werden einem von mehreren Exklusiv-ODER-Gliedern 542 zugeführt. Die zweite Eingangsleitung aller Exklusiv-ODER-Glieder 542 ist eine KIPP-Leitung vom Mikroprozessor.

Das Ausgangssignal jedes der Exklusiv-ODER-Glieder 542 wird jeweils einem anderen einer Triade von Exklusiv-ODER-Gliedern 544 zugeführt, die ebenfalls jeweils die KIPP-Leitung als Eingangsleitung aufweist. Die jeweils den Eingangssignalen auf den Leitungen SHO bis SH2 entsprechenden Ausgangssignale der ODER-Glieder 544 sind mit *H0 bis *H2 bezeichnet.

Das Flipflop 540 wird durch ein Signal SQ2C* der in Fig. 4 dargestellten Ladedetektorschaltung ausgelöst. Das Signal SQ2C* ähnelt, wegen der Verzögerungen in zwei Umkehrstufen 546, 548, ODER-Gliedern 550, 552 und im Flipflop 554, die alle in Fig. 6 dargestellt sind, einem um fünfzehn NanoSekunden verzögerten Horizontaltaktsignal HCLK. Infolgedessen sind die Signale *H0 bis *H2 unter Berücksichtigung der in den Exklusiv-ODER-Gliedern 542, 544 "bewirkten Verzögerungen um etwa 50 Nano Sekunden gegenüber den Signalen auf den Leitungen SHO bis SH2 verzögert. Die Signale *H0 bis *H2 werden durch das Signal auf der KIPP-Leitung im wesentlichen nicht beeinflußt. Wenn das Signal KIPP ein 0-Signal ist, überträgt jedes Exklusiv-ODER-Glied die Signale auf den Leitungen SHO bis SH2 unverändert. Wenn das Signal KIPP ein 1-Signal ist, kehrt jedes Exklusiv-ODER-Glied die Signale um, so daß die zweifache Umkehrung (doppelte Verneinung) das Signal unverändert läßt.

Die Signale auf den Leitungen SH3 bis SH5 werden durch das Flipflop 540 durchgetaktet und dann jeweils einem anderen Exklusiv-ODER-Glied der Triade 556 zugeführt. Die Ausgangssignale H3 bis H6 der Exklusiv-ODER-Glieder werden jeweils gegenüber den Signalen auf den Leitungen SH3 bis SH5 um 25 Nanosekunden verzögert. Die KIPP-Leitung ist eine zweite Eingangsleitung der Triade 556.

Die Signale auf den Leitungen SH6 bis SH9 werden einem D-Flipflop 560 vom Typ 74174 zugeführt, das eine längere Übertragungs-Verzögerungszeit (Laufzeit) als das Flipflop 540 vom Typ 74S174 aufweist. Die Ausgangssignale auf den Ausgangsleitungen H6

bis H9 der Exklusiv-ODER-Glieder 556 sinä um 35 Nanosekunden gegenüber den Signalen auf c en Leitungen SH6 bis SH9 verzögert.

Wie man sieht, stellen die Signale auf den Leitungen H3 bis H9 das Komplement der Signale auf den Leitungen SH3 bis SH9 dar, wenn das Signel KIPP ein 1-Signal ist. Die Zeitverzögerungen aller Signale *HO bis *H2 und H3 bis H9 sind vergleichbar.

Die Signale *HO bis *H2 werden einer Triade von Umkehrstufen 564 zugeführt, um die komplementären Signale HO* bis H2* zu erzeugen.

Die KIPP-Vertikallogik 522 enthält ein oktales D-Flipflop 566 und eine Gruppe aus neun Exklusiv-ODER-Gliedern 568. Die KIPP-Leitung bildet die eine Eingangsleitung aller Exklusiv-ODER-Glieder. Die Ausgangssignale VO bis V7 des ersten Vertikalzählers 520 bilden die Eingangssignale des Flipflop 566. Die acht Ausgangsleitungen des Flipflop 566 führen jeweils zu einem anderen der Exklusiv-ODER-Glieder 568. Das Ausgangssignal V8 des Zählers 520 wird direkt dem verbleibenden der Exklusiv-ODER-Glieder 568 zugeführt. Eine Gruppe von Ausgangssignalen DVO bis DV8 werden dadurch jeweils durch das Flipflop 566 und die Exklusiv-ODER-Glieder 568 erzeugt, wie es explicit in Fig. 16 dargestellt ist.

Das Flipflop 566 wird über die START-Leltung vom Objektadressenzähler 52 getaktet. Es sei daran erinnert, daß auf der START-Leitung kurz vor Beginn jeder Horizontalzeile ein O-Signal auftritt. Dagegen tritt auf der START-Leitung beim ersten Zähl-

schritt der ZählerSteuerschaltung, nämlich beim Zählen entweder des ersten oder vierten Horizontalbildelements, ein 1-Signal auf, und zwar in Abhängigkeit davon, ob ein Objekt eingespeichert (geladen) werden soll. Wenn auf der START-Leitung das 1-Signal auftritt, wird der augenblickliche Vertikalzählwert VO bis V7 in das Flipflop 566 und durch acht der Exklusiv-ODER-Glieder 568 hindurch getaktet, um die Ausgangssignale DVO bis DV7 zu erzeugen. Das geradzahlige oder ungeradzahlige Teilbild-Zählbit V8 wird unmittelbar dem neunten der Exklusiv-ODER-Glleder 568 zugeführt.

Das Ausgangssignal DVO wird ebenfalls einer Umkehrstufe 570 zugeführt, um das komplementäre Ausgangssignal DVO* zu erzeugen.

Es dürfte auch klar sein, daß wenn das Signal auf der Leitung KIPP ein 1-Signal ist, die Signale DVO bis DV8 und DVO* komplementiert werden.

Die soweit beschriebene Wirkungsweise des Ausführungsbeispiels hing nicht von der Zählrichtung der Horizontal- und Vertikalzähler 32, 34 ab, sofern man von den Ausgangssignalen *H0 - *H2 des Horizontalzählers absieht, die die Taktgeberlogik steuern. Im Gegenteil, da die Daten aus den ROM's 68, 304 in 8-Bildelementen-Gruppen ausgelesen werden, ist die Logik, außer der Taktgeberlogik, unabhängig von der Zählrichtung der Horizontalzähler-Ausgangssignale *H0 - *H2.

Die KIPP-Auslösung durch den Mikroprozessor bewirkt daher, daß die höchststelligen Horizontal- und Vertikalzählerbits komplementiert werden und bewirken,

daß die Zeilenzwischenspeichereinrichtung oben und tonten sowie rechts und links bei der Wiedergabe des Bildes vertauscht.

Die Horizontalkippfähigkeit HPLP und die Vertikalkippfähigkeit VFLP ermöglichen daher eine Umkehr eines einzigen Objekts.

Die VFLP- und NFLP-Indikatoren sind daher jeweils das höchststellige Bit und das zweithöchststellige Bit im zweiten Byte Jeder Objektpackung. Die HFLP- und VFLP-Indikatoren werden in den Bild-Selbsthalteschalter 406 geladen, wenn ein Objekt wiedergegeben werden soll. Wenn beide Indikatoren "hoch" bzw. ein 1-Signal sind, wird die entsprechende Funktion freigegeben, wie sich aus Fig. 4 ergibt.

Die VFLP-Leitung ist mit einem Eingang eines Jeden von fünf Exklusiv-ODER-Gliedern 574 verbunden. Der andere Eingang Jedes ODER-Gliedes wird durch eine der die vier niedrigststelligen Bits aus dem Vertikal-Selbsthalteschalter 58 übertragenden Leitungen gebildet. Das restliche Exklusiv-ODER-Glied 574 erhält das Gerade-Ungerade-Teilbild-Zählbit DV8. Die Ausgangssignale der Exklusiv-ODER-Glieder 574 adressieren Anschlüsse A2 bis A6 des Vordergrund-ROM, wie bereits beschrieben wurde.

Wie sich aus vorstehender Beschreibung ergibt, bewirkt eine Auslösung von VFLP, daß die Bilder aus dem Vordergrund-ROM 68 im Vergleich zur normalen Darstellung mit der Oberseite nach unten wiedergegeben werden.

Die HFLP-Leitung wirkt in ähnlicher Weise wie die VFLP-Leitung. Wenn das Signal auf der HFLP-Leitung

ein 1-Signal ist, veranlaßt es zwei Exklusiv-ODER-Glieder 576, die Eingangssignale der beiden niedrigst st eil igen AdressenanschlUsse des Vordergrund-ROM 68 zu komplementieren (umzukehren). Die vier eine Bildzeile bildenden Wörter werden dadurch in rückwärtiger Reihenfolge ausgelesen.

Bei hohem Signal HFLP werden auch die B-Eingänge der Kipp-Multiplexer I und II, 82, 83 gewählt. Die B-Eingänge erhalten sie Ausgangssignale der Schieberegister 80 in umgekehrter Reihenfolge von den A-Ausgängen. Infolgedessen wird die Bildinformation letztlich rückwärts ausgelesen, was eine Rechts-Links-Umkehr oder Reflexion eines einzelnen Bildes bedeutet.

Abwandlungen des beschriebenen Ausführungsbeispiels können beispielsweise darin bestehen, daß mehr als zwei Zwischenspeicher verwendet werden. Sodann können Taktsignale mit kürzerer oder längerer Periodendauer als 50 Nanosekunden verwendet werden. Auch die Verwendung der speziellen Schaltungsbauteile ist nicht zwingend.

Claims

DR.-ING. ULRICH KNOBLAUCH

PATENTANWALT β Frankfurt/main ,, dkn . -,.,,;.·

KUHHORN ,HOI WEO ι ■ ·.<■!·

POST=. Ml C-K KONTO FHANKfUfU M -J25 60¹^ K*K

DWE' JliliR BANK. FRANKFURT/M 2:» 10 3OB TELEFOIJ M-IO /

TE[EGRAMM KIIOfV*

Patentansprüche

( I.JBildzeilen-ZwischenspeichervOrrichtung zur Wiedergabe einer Vielzahl von VordergrundoTojekten und Hintergrund auf einem Bildschirm eines Monitors mit Rasterabtastung, der in einem Spielgerät zur Wiedergäbe einer Folge von Videobildern verwendet wird, wobei jedes Bild aus einer Vielzahl paralleler horizontaler Zeilen besteht und jede Zeile durch Unterteilung in benachbarte Bildelemente digitalisiert ist, gekennzeichnet durch eine Vordergrundspeichereinrichtung zum Speichern einer Objektinformation in Form von Blöcken digitaler Daten als Vordergrundinformation in einem Vordergrundspeicher, wobei jeder dieser Blöcke einem rechteckigen Segment des Bildschirms entspricht, das an einer Stelle auf dem Bildschirm wiedergebbar ist, die während des Spiels wählbar und wechselbar ist; eine Hintergrundspeichereinrichtung zum Speichern einer Hintergrundinformation in Form von Blöcken aus digitalen Daten in einem Hintergrundspeicher, wobei diese Blöcke wählbaren und wechselbaren rechteckigen Plätzen auf dem Bildschirm entsprechen; eine Zwischenspeichereinrichtungj eine Übertragungseinrichtung zum Übertragen zur Darstellung einer horizontalen Bildzeile auf dem Bild-

schirm ausreichender Vordergrundinformation aus der Vordergrundspeichereinrichtung in die Zwischenspeichereinrichtung während der Wiedergabe eines diese Zeile aufweisenden Bildes, jedoch vor dem Zeitpunkt, in dem die Wiedergabe dieser Zeile auf dem Bildschirm beginnt; eine Steuereinrichtung mit einer das Steuern der Intensität der Rasterwiedergabe in Abhängigkeit von den in der Vordergrundspeichereinrichtung und der Hintergrundspeichereinrichtung gespeicherten Daten ermöglichenden Einrichtung; und eine Vordergrundausgabeeinrichtung zur Ausgabe der dieser Zeile entsprechenden Vordergrundinformation aus der Zwischenspeiehereinrichtung in PoJTn eines Vordergrunddatenstroms, der zu der Steuereinrichtung übertragen wird.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungseinrichtung aufweist: eine Objekteinrichtung zum Speichern einer sich auf eine Objektinformation beziehenden Objektpackungsinformation in der Vordergrundspeichereinrichtung; eine Schieberegistereinrichtung zum Übertragen von Vordergrunddaten, die der Objektpackungsinformation entsprechen, aus der Vordergrundspeichereinrichtung in die Zwischenspeichereinrichtung; eine Hintergrundeinrichtung zum Speichern einer Hintergrundpackungsinformation, die sich auf Blöcke bezieht, in der Hintergrundspeichereinrichtung; und eine Hinte^grundausgabeeinrichtung zum übertragen der Hintergrundpackungsinformation in einen Hintergrunddafcenstrom, wobei der Hintergrunddatenstrom binäre Daten für diese Zeile aufweist, durch Auslesen der Hintergrundpackungsinformation aus der Hintergrundspeichereinrichtung während der Wiedergabe dieser Zeile.
3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vordergrund- und Hintergrundspeichereinrichtungen Festwertspeicher sind.
4. Vorrichtung nach Anspruch 3, dadurch gekenn-

zeichnet, daß der Festwertspeicher eine Kapazität von etwa 4096 · 32 Bits aufweist.
5. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Festwertspeicher eine Kapazität von etwa 1024 · 8 Bits aufweist.
6. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zwischenspeichereinrichtung zwei Direktzugriffspeicher aufweist, die abwechselnd durch die Übertragungseinrichtung aufgefrischt werden.
7. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuereinrichtung aufweist: eine Farb-Direktzugriffspeichereinrichtung, die durch die Daten in mindestens einem der Datenströme adressiert wird, um ein Farbausgangssignal zu bilden, eine Umsetzeinrichtung zum Umsetzen digitaler Ausgangsdaten der Farb-Direktzugriffspeiohereinrichtung in analoge Signale und eine Einrichtung zum Steuern der Farbe und Intensität von Bildelementen in der Rasterwiedergabe in Abhängigkeit von den Ausgangssignalen.
8. Vorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Bildkippeinrichtung zum Umkehren eines gesamten Bildes in bezug auf die eine von zwei Achsen, die parallel und senkrecht zu den horizontalen Zeilen sind.
9. Vorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Objektkippeinrichtung zum Umkehren mindestens einer ObJektdarstellung in bezug auf eine Achse.

10, Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Vordergrundausgabeeinrichtung Multiplexer und Taktsignale zum Auslesen des Vordergrunddatenstroras aus der Zwischenspeichereinrichtung und Vereinigen der Vordergrund- und Hintergrunddatenströme zu einem einzigen Datenstrom sovie eine Einrichtung zur Eingabe des einzigen Datenstroms in die Steuereinrichtung aufweist.