JPS5846978A - ビデオゲ−ム装置において多数の映像を表示するライン・バツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は電子ビデオ娯楽ゲーム装置の映像表示装置に関
し、特に１ビデオゲーム装置において多数の映像を表示
するライン・バッファ装置に関するものである。

ビデオゲーム装置が複雑になることＫよってビデオ表示
装置において多数の移動オブジェクトを表示することが
増々必要になる。また通常カラー監視装置が使用されて
いるためゲーム装置はゲームプレー中移動オブジェクト
がその上を移動する複雑な背景パター／を必要とする。

現在のビデオゲーム装置はしばしばマイクロコンピュー
タで制御するように設計されている。

現在利用できるマイクセコンピュータはゲーム計算およ
び表示制御の同時要求によって容易に圧倒され得る。こ
のような同時要求は従来高速汎用コンピュータを使用す
ることで満足されてきた。しかしながら仁のようなコン
ピュータは高価である丸め市販用ビデオゲーム装置にお
い′て使用するには実用的ではない。

ビデオゲーム装置技術における最近の進歩はゲーム装置
のマイクロコンピュータをその表示制御の役割から解放
しょうとするハードウェアの設計を目標としている。ゲ
ーム装置マイクロコンピュータはそれがゲーム表示の監
視および制御を表示装置ハードウェアに行なわせること
ができる程度にゲームに関連し九計算に利用できる。他
方表示装置ハードウェアはハードウェアがマイクロコン
ピュータと連絡しなければならない程度に、およびハー
ドウェアがマイクロコンピュータの監視を必要とする程
ｌｆＫマイクロコンピュータから「時間を食う。」 専用の表示装置ハードウェアの提案された使用の１例は
Ｍａｙｅｒ他による米国特許第４，１１２，４２２号に
よって提供されている。この特許においてマイクロコン
ピュータは分離表示回路に対して表示しようとするオブ
ジェクトおよびそのオブジェクトの表示位置を特定する
。次いで表示回路は種々のオブジェクトの表示位置に違
した際に作動されるカウンタを使用している家庭用テレ
ビ受儂機によって使用するのに適当な信号を発生する。

この設計は表示しようとするオブジェクトにつき１つの
カウンタを必要とする。

前記米国特許第４，１１２，４２２号による回路では表
示されるオブジェクトの数が増加すると必然的に寸法、
複雑性およびコストが増加することは明らかである。ま
たこの回路は７２イクロコンピユータが表示回路と「歩
調をそろえて」作動することを必要とする。従って表示
回路はマイクロコンピュータの動作に対して実質的にト
ランスペアレントではない。従ってマイクロコンピュー
タがゲーム計算を行なう自由は非常に制限される。

前記米国特許第４１１２．４２２号の欠点の一部はＣｈ
ｕｎｇ　Ｋよる米国特許第４１７ス４６２号によって排
除することができる。この特許の賦μはマイクロコンピ
ュータによって与えられるデータについて作動する表示
制御装置を使用している。

各制御装置は１６個までのオブジェクトを制御し各対の
オブジェクト間に実質的に１つのカラー背景を入れる能
力を有しているように示されている。オブジェクトはマ
イクロコンピュータによって与えられるデータに基いて
表示され、ｍマイクロコンピュータは次いで表示回路に
質問して表示回路中の置換可能なカートリッジＲＯＭか
ら一部のゲーム計算論理を得る。

前記米国特許第４．１７７．４６２号の回路は精々、他
の場合ならばゲームに関連した計算に利用できる時間を
食う役割からマイクロコンピュータを制限され九範囲で
解放するだけである。マイクロコンピュータはマイクロ
コンピュータと表示回路の間で連絡が生じた際常に不作
動にされる必要がある。この設計の龜う１つの欠点は特
殊目的装置であって高価になりがちな内容アドレス可能
な記憶装置の使用を必要とす石ことである。アーケード
ゲーム装置用の回路の設計においては容易に得られる廉
価な装置を使用して回路を構成するのが商業的理由では
るかに望ましい。

発明の要約 本発１／ｉＯ好適な実施例の特徴はゲーム装置マイクロ
コンピュータからの置部情報に基いて画像の１つの水平
線を迅速に合成することである。

マイクロコンピュータから表示回路への情報の伝送はす
ばやいハンドル操作によって非常に短時間のうちに完了
することができる。表示すイクル中いつでも起こり得る
ハンドル操作期間中以外はマイクロコンピュータおよび
表示回路は互いに独立して作動する。

ゲーム表示装置はデジタルデータのブロックとして固定
記憶装置に記憶された表示しようとするオブジェクトの
データを有することができる。一部のデータブロックは
１つのオブジェクトを異なる方向のシーケンスで表わす
ことができる。プレーヤーに対して連続画像で異なる方
向を逐次表示すると１つの回転するオブジェクトの錯視
をもたらす。表示回路の融過性のため１象限を介する回
転のデータを記憶することのみが必要である。すなわち
、真上、右９０度、およびその間で滑らかな運動の錯視
を与えるのに十分な位置を指している矢印のデータが固
定記憶装置に含まれている場合回路は矢印について軸ま
わりの５６０ＩＩＬ回転を表示することができる。表示
回路は残りの３象限を発生するため表示の直交軸の一方
または両方を反転させることができる。

ま九回路は固定記憶装置を使用してデジタルデータのブ
ロックの形式で背景情報を記憶することができる。

本発明の実施例はオブジェクトすなわち前景記憶装置お
よび背景記憶装置からのどのデータビットがラスク走査
ビデオ表示の各水平線の合成に必要かを判定する装置を
提供する。判定を行なうと転送装置は到来水平線が必要
とするデジタルデータでバッファ装置をローディングし
始める。バッファ装置のローディングｉｔ１つの画偉の
表示の開始のすぐ前に開始しその画儂の表示中ずつと継
続する。一方出力装置はバッファ装置がビデオ表示を制
御するデータストリームを出力し始めるようにする。

出力データストリームによって与えられる情報を使用し
てカラー監視装置上の画偉を制御するための制御装置が
設けられている。ここで考えられる特定の実施例はデー
タストリーム信号を使用して監視装置のカラー銃のカラ
ーおよび輝度端子に印加される電圧を直接制御すること
ができる。

ことに記載した特定の構成においては、バッファ装置は
交番線に対して使用することのできる１対のバッファ記
憶装置を備えている。従って一方のバッファがビデオス
クリーン上で現に掃引されている線に対してカラー監視
装置を制御するデータストリームを出方している間他方
のバッファは後続の線に対するデータでローディングさ
れている。もちろんそのようなバッファを２つだけ使用
することは本発明の必要な特命ではない。別の構成は多
数のバッファまたは例えばデュアルポートメモリを使用
してもよい。

速度と経済性を考慮するとしばしば電子工学技術の任意
の特定の発展段階で本発明を実現するのに特定の装置を
使用することが示唆される。

従って本発盟の目的は、ゲーム制御マイクロコンピュー
タに対して実質的にトランスペアレントな表示回路およ
び方法を提供しよって表示回路およびマイフレコンピュ
ータが実質的に互いに独立して作動することを可能にす
ることである。本発明の別の目的は、ゲーム制御マイク
ロコンピュータからの敵情命令に基いてカラー背景上に
極めて多数のカラー□オブジェクトを表示する高分解能
画像を合成することのできる回路および方法を提供する
ことである。

本発明の別の目的はゲームプレーにおいてビデオスクリ
ーン上に多数のオブジェクトを表示し操作する簡単で経
済的な方法を提供することである。

本発明のさらに別の目的はビデオスクリーン表示に対し
で「フリップ（画偉反転）」の特徴を提供し、よって１
つの画ｇＲまたは、１つのオブジェクトを反転した９あ
るいは画儂またはオブジェクトの鏡像を表示し九りまた
はその両方を行なうことができるようにすることである
。

詳細な説明 本発明の１実施例の特定の構成はラスク走査カラービデ
オ監視装置とともに使用するためのダブル・ライン・バ
ッファである。、第１図はこの実施例の論理動作を概略
的に示す。

このダブル・ラインバッファは前景発生装置１０および
背景発生装置１２を備えている。本実施例において前景
発生装置はブロックで示されておりまた１２８個の個々
の独立したオブジェクトを表示することができる。背景
発生装置もブロックで示されており２５６個の異なるブ
ロックからの選択を表示することができる。各発生装置
内で固定記憶装置を与える前景および背景ＲＯＭは表示
を制御する情報でプログラムされている。前景および背
景発生装置はタイミングブロック１４によって制御され
る。発生装置はそれらのデータを制御ブロック１６に出
力する。

マイク■プロセッサ１８は装置の全動作を制御する。

前景発生装置は２つのＲＡＭバッファを備えている。各
ＲＡＭバッファは１つの水平線すなわち走査線に対する
情報を保持することができる。

バッファは互いに補完関係で作動する。一方のバッファ
は１走査線でその情報をスクリーンに交番に弗ロードし
他方のバッファは次の走査線に対してデータでロードさ
れる。各走査線は５１２「ピクセル」に分割することに
よってデジット化されている。

装置に対する背景は幅３２ピクセル、高さ５２線のブロ
ックから成るアレ・−で構成されている。

各ブロックはプログラマ−によって個別に特定されて２
５６の利用可能な画像の任意の１９にすることができる
。

タイミングブロック１４は装置クロック装置およびカウ
ンタを備えている。装置クロック装置３０は第２図の概
略図のように１０ビツト水平カウ／り５２ｔ−駆動する
。水平カウンタはアクティブビデオ走査中０から５１１
までカウントし水平帰線中５１２から６３４までカウン
トする。

「アクティブビデオ走査」は水平、−が監視装置面上で
実際にトレースされている時間である。

水平カウンタ３２がカウント６３４に達した際カウンタ
はそれ自体を零にリセットする。カラン）　５１２に達
するごとに９ピツト垂直カウンタ３４は増分される。。

各水平カウントは監視装置後述する手段によって水平ブ
ランキング中以外はスクリーン上に１水平ピクセルを掃
引するようにする。各垂直カウントは垂直ブランキング
中以外はやはり「フリップＪ特徴と関連して後述する手
段によって１水平線の掃引を開始する。

監視装置を通常見る際連続水平線は上から下へ次々忙掃
引される。

垂直カウンタは０で始まってアクティブビデオ中２！＋
９までカウントする。ビデオはカウント２３１５から始
まって１６カウントの間帰線のためブランキングされ第
２アクティブ期間はカウント２５５．５で開始する。カ
ウント４９５でさらにまた１６力ウント間ブランキング
楔生じる。カウント５１１で垂直カウンタは０にリセッ
トされサイクルが繰返される。平線カウントは３１７番
目の水平カウントを検出することによって得られる。

第２アクティブ期間すなわちトレース中水平線は第１ア
クティブ期間中に掃引され丸線間で飛越し走査される。

よって第１トレースは奇数線のフィールドを掃引し第２
ト、レースは偶数線のフィールドを掃引する。２つの飛
越しフィールドすなわちトレースはともに１つの「フレ
ーム」または「画像」を構成する。表示分解能は１水十
線当たり５１２ビク七ルで４７９の飛越し線がある。

タイミングブロックのより詳細な説明は「フリップ」の
特徴に関連して述べる。

オブジェクトパッケージに対して記憶および読出しを行
なうオブジェクトブロック２０を第５図の前景発生装置
１０論理図および第４図のオブジェクトブロックの実施
例の回路図に示す。

オブジェクトパッケージはオブジェクトＲＡＭ　ｓ　。

に記憶されている。各オブジェクトパッケージは４バイ
トの情報から成っている。パッケージの第１バイトは開
始垂直位置を含み、＃Ｉ２バイトは画像番号およびＨＦ
ＬＰおよびＶＦＬＰ指示インジケーター、第５バイトは
開始水平位置を含み、第４バイトはプログラマ−がある
形式のスティタスバイトとして使用することのできるブ
ランクバイトである。第４バイトは決して表示され九ｇ
ＩＫ影響を与えない。各バイトは８ビツトのデータから
成っている。

オブジェクトＲＡＭ５０Ｆｉ各前景オブジエクトのスク
リーン上の位置を示すデータを含んでいる。

本実施例においてオブジェク）ＲＡＭ５０は対テアドレ
スされる４つの２５６　Ｘ　４　Ｆａｉｒｃｈｉ　１ｄ
９５４２２を備えている。よって１つのアドレス場所で
の読出しＫよってＲＡＭは１バイトのデータを出力する
。４つの逐次アドレス場所は１つのオブジェクトに対す
るデータを構成し従って本ＩＩ！施例はいつでも１２８
のオブジェクトを記憶することができる。また本発明は
１２８より多いかまたは少ない数のオブジェクトを有し
１オブジエクト当たシ８バイトよシ多いかまたは少ない
記憶を使用する他の構成も包含する。

オブジェクトＲＡＭ５０からのオブジェクトパッケージ
の読出しを制御する前景発生装置１０のオブジェクト制
御ブロック２２を第５図の論理図および第５図の特定の
構成の回路図に示す。

オブジェクト制御ブロックのオブジェクトアドレスカウ
ンタ５２はオブジェクトＲＡＭの場所をアドレスする９
ビツトカウンタである。このカウンタは水平走査線ごと
の開始で零にセットされる。

各パッケージの垂直位置バイトから現走査線中オブジェ
クトが１対のＲＡＭバッファ５４および５５０１つにロ
ードされるべきかどうかを判″定するためオブジェクト
アドレスカウンタは最初のオブジェクトパッケージのア
ドレスで始まって４ステツプでカウントする。

９ビツト垂直カウンタの最上位ビットをフレー、４カウ
ンタとして使用してフレームが奇数（０〜２３９．５　
）か偶数（２５６〜４９５）かをカウントしてもよい。

よって垂直カウンタはスクリーンの上端で零から始まっ
て下方にカウントする各フレームごとの８ビツトカウン
タになる。しかしながら各パッケージの垂直位置はスク
リーンを通常見る際スクリーンの下端で零から始まって
上方に線をカウントするとと忙よってオブジェクトＲＡ
Ｍ５０で特定される。

従ってオブジェクトがバッファにロードされるべきかど
うかを判定する試験はオブジェクト、ＲＡＭ５０からの
垂直位置バイトの内容に垂直カウンタの内容を加算する
ことによって行なわれる。２つの８ビツト量が加算され
九際４つの最上位ビットは全８ビツトがｒ１’ｓＪ　に
なる前Ｋｒ１’５Ｊｊ６走査線になる。この状態は偶数
フレームで１回、奇数フレームで１回起こる。従って４
つの最上位ビットの全「１′ｓ」　　に対する試験によ
ってオブジェクトの１番下の水平位置線が措引される前
に１６水平線の掃引中バッファ５４ｊたは５５の１方に
オブジェクトをロードする仁とができる。

加算はオブジェクトブロック２ｏ中の加算装置５２によ
って行なわれ該加算装置には垂直カウンタからの最下位
８ビツト５４および開始垂直位置バイトの１つを含んで
いるオブジェクトＲＡＭ５０の出力５６が与えられる。

加算装置は垂直ランチ５８に出力し該ラッチはＬＶＥＲ
Ｔ線上の信号によってクロッキングされオブジェクトア
ドレスカウンタ５２からのＥＯＰＡＣパルスによってク
リアされる。次いで垂直ランチ５８はロード検出回路６
２忙４つの最上位ビット６０を出力する。第４図の実施
例においてはナントゲートであるロード検出回路はロー
ド検出回路の入力が全てｒ　１’　Ｓ　Ｊ　の場合ＬＤ
ＥＴ”線６４上に低論理信号を発生してカウンタ制御回
路６５を作動スル。ｒ　ＬＤＥＴ”　Ｊおよびｒ　ＬＶ
ＥＲＴ”　Ｊ　ノｒ＊　Ｊは図面中の上に引いた線に対
応し高論理信号がその線上で通常送られることを示す。

タイミングブロック１４およびオブジェクトアト−レス
カウンタ５２から発生する付加的な入力は後述のように
交番ＨＣＬＫハルスの終りで２５ナノ秒間ロード検出信
号をゲートする。

第６図は前景ＲＯＭ６Ｂの実洲例を示す回路図である。

垂直ラッチ５８からの４つの最下位ビット６６は前景Ｒ
ＯＭ６８のアドレス端子Ａ５〜Ａ６を出力させ各水平線
の開始で１単位だけ増分される。よって端子Ａ３〜Ａ６
Ｆｉ前景ＲＯＭの８アドレスの連続群を示す。各群は画
像の１水平線に対するデータを表わす。

第５図の回路図に示したオブジェクト制御ブロック２２
のカウンタ制御回路６５は周波数を制御しオブジェクト
アドレスカウンタ５２の大きさを増分するのに使用され
る。各水平走査の開始で制御回路はオブジェクトアドレ
スカウンタを４ステップ２００ナノ秒でカウントさ騒る
。

ロード検出回路６２はオブジェクトをバッファ忙ロード
しなければならないことを判定した際前述のようＫＬＤ
ＥＴ　　線６４上でカウンタ制御回路に低論理信号を出
力する。カウンタ制御回路６５はオブジェクトアドレス
カウンタのカウントシーケンスを１ステツプに切替え従
って連続バイトのデータをオブジェクトＲＡＭ５０から
検索することができる。同時に歩進量の時間は８００ナ
ノ秒に増加して各オブジェクトがパ、ソファにロードさ
れる時間を与える。カウント速度が遅りため最初のオブ
ジェクトのローディングが完了する前にハードウェアが
゛第２のオブジェクトをバッファにロードしようとする
可能性が排除される。オブジェクトがバッファにロード
されるとカウント速度は増加して４ステップ２００ナノ
秒になる。

オブジェクトアドレスカウンタ５２が１ステツプでカウ
ントし始めた際オブジェクトＲＡＭ５Ｑから読出される
第２バイトはバッファにロードされているオブジェクト
の画像番号である。画像番号は後述のようＫＯＢＪパス
７３上のオブジェクトアドレスカウンタ５２からの信号
から発生されるＬＯＢＪ”信号によりて画像ラッチ７２
にラッチされる。画像番号は動量ＲＯＭ６８に対する上
位アドレス線７４を含んでいる。上位アドレス線７４は
画像番号に対応する特定の画像のデータが記憶されてい
る記憶装置のブロックをアドレスする。また第７図の回
路図のような特定の構成を有するオブジェクト・・ロー
ディング・ブロック２３のバイトカウンタ７６も画像番
号がラッチされた際カウンタ制御回路６５によって作動
される。バイトカウンタは第４図のように前景ＲＯＭの
２つの最下位デジットをアドレスする。

オブジェクトアドレスカウンタのカウント５１２ハ第５
図ＯヨウＫ　ＯＢＪハス７５　（Ｄ　ＥＯＰＡＣ線上で
低論理信号として送られて画像ラッチ７２をクリアする
。次いで該ラッチはＥＯＰＡＣ線が高くなった際各水平
走査の開始で作動される。

オブジェクトアドレスカウンタの７リツプ７０ツブ７７
ｕＳＴＡＲＴＪ上で出力してオブジェクトアドレスカウ
ンタをリセットする。水平カウンタ３２からの６５４番
目のカウントは低論理信号としてフリップフロップ・ク
リア・ビン７７−１に送られ５ＴＡＲＴ線を低くさせる
。６３４番目のカウントは水平ブランキングの終りで生
じることを想起されたい。水平カウンタが次の線をカウ
ントし始める際クリアビン７７−Ｉ　Ｆｉ高くなシフリ
ップフロップ７７が作動される。

５ＴＡＲＴ線上の低論理信号は＃Ｉ５図かられかるよう
にオブジェクトアドレスカウンタを零Ｋ　ＩＪ上セツト
る。

第６図の実施例において前景ＲＯＭは４つのＴｅｘａｓ
　Ｉｎｓｔｒｕｍｅｎｔ社２７３２型ＲＯＭから組立て
られている。４つの４に×８ビットＲＯＭｔ！　同時に
アドレスされて４ＫＸ３２ビツトの記憶を与える。

画像番号がラッチされた後オブジェク）ＲＯＭ５０から
アドレスカウンタ５２は第５バイト、すなわち水平位置
バイトを取シ上げる。水平位置および連続バイトは約４
２マイクロ秒間隔すなわち３２ピクセルを走査するのに
必要な時間中８ビツトバツフアローデイングカウンタ７
８にロードされる。ローディング中カウンタは水平カウ
ンタからの最下位カウントを送る線上の上昇によってピ
クセル速度の１／２でクロッキングされる。

一方バイトカウンタ７６Ｆｉ前ＪｔＲＯＭ６８に記憶さ
れた画像の１水平線に対応するビットをカウントしてＲ
ＯＭが対応するデータを読出すよう圧する。カウントは
０から３まででＲＯＭアドレスの２つの最下位デジット
をアドレスする。カウントは８００ナノ秒の速度でカラ
／りは第４カウントでクリアする。

ＲＯＭアドレスの第５最上位デジットは次に来る表示が
奇数あるいは偶数フレームに対するものかどうかを指示
する垂直カウンタからのＤＶＢ線によってアドレスされ
る。各画像に対するＲＯＭ画像情報は１フレームに対す
る１組のワードに第２クレームに対する１組のワードが
続く形式になっている。

ＲＯＭ６８からのデータは５２ビツトワードで読出され
る。各ワードは最初に１組のシフトレジスタ８０にロー
ドされる。シフトレジスタの実施例を第８図に示す。ワ
ードは１対の７リツプマルチプレクサ８２，８３の一方
を介して１ビツトずつにシフトされ次いで１対のデータ
入力作動マルチプレクサ８４．８５の一方を介してシフ
トされる。該データ入力作動マルチプレクサは前景発生
装置１０のバッファブロック２５の実施例を示す第９図
のような特定の構成を有してもよい。フリラグマルチプ
レクサは後述のフリップの特徴を実現する。シフトレジ
スタはバッファ・ローディング・カウンタ７８がカウン
トしているのと同じ速度でワードを含んでいるビットを
シフトする。ビットはバッファラッチ８６．８７を介し
てバッファＲＡＭ５４．５５の一方に書込まれる。ＲＯ
Ｍからの画像情報は水平位置パイ）Ｋよって特定された
場所から始まって連続バッファ場所にロードされる。バ
ッファローディングカウンタ７８は第７図の２対１バツ
フアマルチプレクサ８９を介してバッファＲＡＭをアド
レスする。

シフトレジスタ８０は各ワードを１回に８ビツトずつシ
フトする。全５２ビツトがバッファの一方にシフトされ
た際バイトカウンタ７ＡＦｉＲＯＭ６８のアドレスを増
分し次の５２ビツトがシフトレジスタにロードさ雀る。

このプロセスは１つのオブジェクトの１水平線に対して
全体で４回起こり全体で１２８ビツトのデータがバッフ
ァに書込まれる。各、ビクセルは４ビツトのデータを必
要としよって５２ピクセルは１つのオブジェクトの１水
平線のデータを含んでいる。

各時間データはバッファ５４．５５の一方にロードされ
バッファ内にあるデータは最初に読出され１対のオアゲ
ート９０．９１の一方を介して到来データで「オア」さ
れる。オアの結果は対応するバッファラッチにラッチさ
れバッファに読み戻される。オア動作は全ｒ　Ｏ’　Ｓ
　Ｊ　　から成る画像背景情報がバッファに書込まれた
際バッファ内にすでにあるオブジェクトデータが消去さ
れないことを確実にするため行なわれる。

バッファからの読出しおよびバッファへの書込みはバッ
ファ作動装置９３によって制御され該作動装置はバッフ
ァラッチ８６．８７もクロッキングする。各水平線の始
めにバッファからデ。

−タを出力する時間が到来する。２対１マルチプレクサ
８９Ｆｉ選択バッファのバッファアドレス線を水平カウ
ンタ３０からの出力ＨＯ〜、Ｈ８に切替える。バッファ
から読出されるデータは―□□□弓□□□□ 前景発生装置１０の出力ブロック２５の１対のデータア
ウトラッチ９４．９５の一方にラッチされる。出力ブロ
ックの実施例を第１０図の回路図に示す。水平カウンタ
が０から５１１までカウントする際対応する５１２バイ
トのデータはバッファから逐次続出されバッファに対す
る全データイン入力を零に保持し書込みモードを作動す
ることによって対応する場所ＫｒＯ’ＳＪが書込まれ、
よってバッファをフラッシングする。バッファは新しい
データ（到来水平１ｍ）が入ることができる前に古いデ
ータ（先行水平線）をクリアしなければならないためフ
ラッシング動作が必要である。

データは１回に８ビツトずつデータアウトラッチ９４．
９５の一方にラッチされる。４ビツト２対１人マルチプ
レクサ９８はビクセル速度で最下位および最上位４ビツ
トの間で切替わり４ビツト幅データストリーム９９ｔ−
発生する。第１１図および第１２図を参照するとわかる
ようにＡマルチプレクサの４ビツト出力は制御ブロック
１６内の４ビツト２対１Ｂマルチプレクサ２０２に対す
る入力の半分を構成する。後述のように背景情報は入力
のもう半分を構成することができる。背景が選択される
か前景が選択されるかは前景情報によって決定される。

例えば第１２図から推定できるように前景データが最下
位３ビツトで全ｒ　Ｏ’　Ｓ　Ｊを有している場合は背
景が表示されそうでない場合は前景が表示される。

Ｂマルチプレクサ２０２からのデータは第１１図および
第１２図に示すようにカラーＲＡＭ２０４中のアドレス
を指示する。カラーＲＡＭは１６の１２ビツトワードを
含んでいる高速双極性ＲＡＭである。各１２ビツトワー
ドはプログラマ−が変更することができ１色に対応しよ
って４０９６色になりそのうち１６を１回に表示するこ
とができる。前景／背景の組合せのデータが変化すると
カラーＲＡＭで異なる場所がアドレスされ対応するデー
タが監視装置駆動回路２０６に出力される。Ｂマルチプ
レクサ２０２はＣマルチプレクサ２０８を介してカラー
ＲＡＭ２０４と連絡している。

Ｃマルチプレクサはマイクロプロセッサが直接カラーＲ
ＡＪ−アドレスすることを可能にする４重２対１マルチ
プレクサである。カラーＲＡＭからのデータは抵抗回路
および監視装置駆動回路を備えている電流ミラーによっ
て電圧レベルに変換されカラー監視装置のカラー銃にイ
ンタフェースされる。Ｂマルチプレクサ２０２Ｆｉ２対
１Ｃマルチプレクサ２０８を介してカラーＲＡＭ２０４
を連絡している。

背景発生装置の構成および動作は第１３図および第１４
図を参照し２て理解することができるだろう。背景表示
装置は！１２ｘ３２ブロックのアレーを備−えている。

各ブロックは幅１６ピクセル、高さ８線である。しかし
、なから背景表示装置は対でピクセルを制御しよって前
景に比較して背景の分解能を低減し得る。各対のピクセ
ルに対する表示情報は２ビツトのデータを含んでいる。

１に×８背景ＲＡＭ５０２を使用して３２×５２アレー
に対するポインタとして働く１組のデータバイトを記憶
してもよい。

ＲＡＭ！＄０２中の各８ビツトバイトのデータは４に×
８背景ＲＯＭ３０４中の最初のアドレスを指示する。特
定の背景ＲＯＭはアレーの各ブロックで表示するため選
択し得る２５６の異なる画偉を含んでいる。

背景ＲＡＭ　５０２は２対１背景マルチプレクサ５０６
によってアドレスされる。背景マルチプレクサはマイク
ロプロセッサの制御の下でマイクロプロセッサアドレス
バス３ｏ８またはタイミングブロックからの１０ビツト
タイミングバス３１０のいずれかを選択する。タイミン
グパス上の最上位ビットは垂直カウントの第４〜第７最
上位ビットＶ！１−Ｖ７であり残りのビットは第１５図
のように５つの最上位水平カウントピッ）１４〜Ｈ８で
ある。低位水平および垂直カウンタビットは背景ＲＡＭ
をアドレスするのに使用されずよってＲＡＭＫ対するア
ドレス線が水平線中は５２回、垂直走査に対しては５２
回のみ変化することを確実忙する。すなわちアドレス線
は第１７水平カウントごと、および第９垂門カウントご
とにのみ変化する。従って水平および垂直カウントがブ
ロックの境界内にあるときは常に同じ８ビツトのデータ
が背景ＲＡＭ３０２の出力で現れる。

背景ＲＡＭ５０２出力は背景ラッチ５１２にラッチされ
る。ラッチデータは背景ＲＯＭ　５０４に対する上位ア
ドレス線になる。ラッチングはＲＡＭのアクセス時間を
記憶するためＲＡＭアドレスが変化した後第３水平カウ
ントでナントゲート５１５ｆＣよってクロッキングされ
る。

−３つの最下位垂直カウントビットおよび第４最下位水
平カウントビットは低下順で第１４図にも示すように背
景ＲＯＭ　Ｓ　Ｏ４に対する低位アドレス線を構成する
。よって上位アドレス線は低位線が１つの線の走査中第
９水平カウントごとに背景ＲＯＭのバイトをカウレトす
る間一定のままである。背景ＲＯＭからの１バイトを含
む８ビツトのデータは次いで背景アウトラッチ３１４に
ラッチされる。８ビツトは４対のピクセルを表わすデー
タを含んでいる。

４対１マルチプレクサ５１６は８ビツトを２ビツト幅ス
トリーム３１８に変換する。多重変換は第２および第３
最下位水平カウンタビットによって制御されよって前景
の分解能の１／２の背景分解能をもたらす。

４対１マルチプレクサからの２ビツト幅ストリーム５１
８は第１１図および第１２図に示すように２対１Ｂ″Ｆ
ルチプレクサ２０２の交番最下位人力ビットに入力する
。Ｂマルチプレクサの出力は前述のように２対１Ｃマル
チプレクサ２０６を介してカラーＲＡＭ’ｉアドレスす
る。Ｃマルチプレクサの第２の組の入力はマイクロプロ
セッサに接続して時々カラー出力を直接マイクロプロセ
ッサ制御する能力を与えてもよい。

背景ＲＡＭは垂直プランキング中時々部分的に更新され
る。更新はゲームプレーによって命令される。通常のプ
レーでは極く少数の背景ブロックのみを変更すればよく
非常に低速のマイクロプロセッサでも垂直プランΦング
中に変更を行なう時間はある。

背景ＲＡＭに対するデータは前景データに関連して前述
したように双方向バッファ２２０によってマイクロプロ
セッサデータバスから取られる。

連絡ブロック２６中の段階ＲＡＭ４０２は第５図のよう
に制御ｃｐｖ　（マイクロプロセッサペースにしてもよ
い）と連絡するのに使用してもよい。

第５図は連絡ブロックの実施例の回路図である。

データは約１／３０秒の間隔で第２垂直ブランキング時
間中ごとに段階ＲＡＭからオブジェク）ＲＡＭ５０に移
動される。全移動はこの実施例においては８水平線時間
（約５０８マイクロ秒）かかる。

移動時間中段階ＲＡＭをアドレスする段階マルチプレク
サ４０４ハ入力として転送カウンタ４０５を選択する。

オブジェク）ＲＡＭ’ｉアドレスするオブジェクトマル
チプレクサ４０６は同時に入力として転送カウンタを選
択する。選択は第２垂直ブランク期間の最終８垂直カウ
ントの始めで生じる。第１１図の実施例では選択が生じ
るのを防ぐためにマイクロプロセッサが設けられている
。

を介して歩進する。段階ＲＡＭからのデータはオブジェ
クトＲＡＭ５０に入力として与えられる。

書込み作動信号もクロック装置３０および水平カウンタ
３２から転送カウンタによって発生され各アドレスにつ
いてオブジェク）ＲＡＭに送られる。各ＲＡＭＫ対する
アドレス線は同一であるためデータは段階ＲＡＭ４０２
からオブジェクトＲＡＭ５０に転送される。

転送の始めで転送カウンタ４０５によってマイクロプロ
セッサに送られた割込み信号は次の５０８マイクロ秒間
すなわち段階ＲＡＭ　４０２がそのデータを転送してい
る時間中マイクロプロセッサがデータを転送するのを禁
止するのに使用される。

データ転送は垂直カウント４９６および５０３の間で生
じる。垂直カウント５０４で段階マルチプレクサ４０４
は切替わシマイクロプｐセッサアドレスバスが段階ＲＡ
Ｍをアドレスするのを可！ＩＫする。同時にオブジェク
トマルチプレクサ４０６はオブジェクトアドレスカウン
タ５２が読出しのためオブジェクトＲＡＭをアドレスす
るのを可能にする。よって段階ＲＡＭは垂直カウント４
９６〜５０３０間以外はマイクロプロセッサによって利
用されて再書込みされる。マイクロプロセッサデータは
双方向バッファ４１０を介して段階ＲＡＭに入力され、
該バッファはマイクロプロセッサデータバス４１２と連
絡してもよい。

転送カウンタ４０５は水平および垂直カウンタからの出
力の組合せで作動する。本実施例におイテ該カウンタＦ
１９ビットカウンタである。５つの最下位ビットは第１
５図のように５つの最上位水平カウントビットである。

３つの最上位ビットは３つの最下位垂直カウントビット
であ゛　る。よってカウンタは４水平線を掃引するのに
必要な時間中零から１（Ｉ２５’ｔでカウントする。従
って本実施例においては利用可能な時間の１／２・のみ
がデータ転送に使用される。

第１５図の段階ＲＡＭは１０２４Ｘ４ビツト記憶装置を
備えた１対の市販のＩｎｔｅｒｓｉｌ　ＩＭ２１１４Ｒ
ＡＭを使用して構成されている。

フリップ（画像反転）特徴はタイミングおよび前景ブロ
ックに関連しており本実施例においてはマイクロプロセ
ッサによって制御される。

フリップ特命の基礎を成す原理にはスクリーン上に現れ
る偉を反転させその左右反転を得る方法として補完また
は逆方向カウンティングが含まれている。ここに説明し
た実施例は補完カウンティングに容易に適合し該補完カ
ランティングは適正に適用された場合単にラスタ走査の
水平および／または垂直走査方向を反転する。

マイクロプロセッサからのＦＬＩＰ命令１ｄ２人のプレ
ーヤーが互いに対向して座る喫茶用テーブルゲーム装置
に必要であるように左右、上下を交換して画像全体を反
転する。ＦＬＩＰ命令はタイミングブロックの出力に影
響を与える。

第１６図は第２図の簡略図より詳細なタイミングブロッ
クの図である。第２図の水平カウンタ３２は水平第１カ
ウンタ５００およびＦＬＩＰ水平論理回路５０２を備え
ている。水平第１カクンタ５００は第１７図の回路図で
わかるように水平論理回路５１２に出方を与える複数の
水平同期カウンタ５１０を備えている。水平カウンタは
システムクロック装置５０からの正の１００マイクロ秒
ＨＣＬＫパルスの立上りによってクロッキングされる。

水平論理回路は第５１７カウントで３１７６線上に低論
理信号を発生し第６５４カウントで６３４　　線上に低
論理信号を発生する。６５４°低論理信号は水平同期カ
ウンタ５１０にフィードバックされそれをリセットして
該カウンタが１０出力Ｍ　５ＨＤ−５Ｈ９の各々に低論
理信号を出方するようにする。よって水平同期カウンタ
は第６５５カウントごとにリセットされる。

水平同期カウンタ５１０はシステムクロック装置３０お
よびＤフリラグフロップ５１４によって発生される１０
０ナノ秒ＨＣＬＫパルスによっチクロッキングされる。

ＨＣＬＫパルスはカウンタが重み付けの上昇順で番号付
けした出方線ＳＨＯ〜５）１９上でカウントするように
する。

第２図の垂直カウンタ３４は第１６図のように垂直第１
カクンタ５２０および論理回路５２２を備えている。垂
直第１カウンタは複数の垂直同期カウンタ５５０および
垂直論理回路５５２を備えている。垂直論理回路５３２
は前述のように垂直カラン）２１９．５と２５５．５の
間および垂直カウント４９５と’　　　５１１Ｏ間−ｔ
”ＶＢＬＫ（ＶＢＬＫ”）Ｍ上に高（低）論理信号を発
生する。また垂直論理回路はカウント５１１で５１１　
　線上に低論理信号を発生する。

垂直同期カウンタ５３０は水平同期カウンタ５１０から
のＳＨ９線によってクロッキングされる。ＳＨ９綜は前
述のように第、６５５カウントごとに高くなる。ＳＨ９
線は監視装置に対するＨＢＬＫ線でもある。従って垂直
同期カウンタは各ＨＢＬＫ期間の始めて歩進される。

垂直同期カウンタ５５０は５１１°線上の低論理信号に
よって第５１２カウントごとにリセットされる。

カウンタは５１１　　線が低くなると実質的にすぐリセ
ットされるので５１１　　低論理信号は短いパルスであ
る。

ＦＬＩＰ水平および垂直論理回路５０２．５２２の回路
図は第１７図にも示す。、第１水平カクンタ５００のＳ
ＨＯ〜ＳＨ５出力は約５ナノ秒の短いセットアツプ時間
を有するＤフリップフロップ５４０の入力に与えられる
。入力５ＨＯ−５Ｈ２に対応する出力は各々第１の複数
の排他的オアゲート５４２０１つに与えられ不。各排他
的オアゲート５４２に対する第２人力はマイクロプロセ
ッサからのＦＬＩＰ　＠である。

各排他的オアゲート５４２の出力は５つの排他的オアゲ
ート５４４の異なる１つに与えられ該オアゲート５４４
は各々入力としてＦＬＩＰ線をも有７リツプフロツプ５
４０は第４図に示すロード検出回路からの５Ｑ２Ｃ信号
によってトリガされる。５Ｑ２Ｃ”信号は第６図に示す
１対の反転装置５４６、５４８、オアゲート５５０．５
５２およびフリップフロップ５５４の遅延のため約１５
ナノ秒だけ遅延され九ＨＣＬＫ信号に類似している。従
って”ＨＯ〜　Ｈ２信号は排他的オアゲー）　５４２．
５４４の遅延を考慮するとＳＨＯ〜ＳＨ２信号に対して
約５０ナノ秒遅延されている。ｍｕ　ｏ〜’Ｈ２信号は
ＦＬＩＰ線の状１１によって実質的に影響を受けない。

ＦＬＩＰが低い場合各排他的オアゲートは影響を９叶な
いＳＨＯ〜ＳＨ２からの信号を送る。

ＦＬＩＰが高い場合各排他的オアゲートは信号を補完し
結果の二重補完によって信号は影響を受けないままであ
る。

信号ＳＨ３〜５Ｈ５４：ｔフリッグフロツプ５４０を介
してクロッキングされ次いで各々３つの異なる排他的オ
アゲー）　５５６に与えられる。排他的オアゲート出力
は各々ＳＨ５〜ＳＨ５に対して約２５ナノ秒だけ遅延さ
れているＨ５〜Ｈ５信号を発生する。ＦＬＩＰ線は３つ
のゲート５５６の各ｋＫ対する第２人力である。

信号ＳＨ６〜５）Ｉｆはフリップフロップ５４０より長
い伝搬遅延時間を有するＤフリラグフロップ５６０に与
えられる。７リツブフロツプ５６０の出力Ｆｉ４つの排
他的オアゲート５５７を介して与えられ各ゲートは第２
人力としてＦＬＩＰ　１に有、している。排他的オアゲ
ート５５７の出力Ｈ６〜Ｈ９ｆｌフリップフロップ５６
０に対する入力ＳＨ６〜ＳＨ９に対して約５５ナノ秒遅
延されている。

前述の説明からＦＬＩＰが高いとき信号Ｈ３〜Ｈ９はＳ
Ｒ３〜ＳＨ９の補完になることは明らかである。信４１
１ＨＯ〜声Ｈ２およびＨ５〜Ｈ９の各々の時間遅延は同
等である。

４号”ＨＯ〜”Ｈ２Ｆ１５　ツ＋７）反転装置５６４１
Ｃ与、ｔられて補完信号Ｈ−〜Ｈ２”を発生する。

７リツプ垂直論理回路５２２ＦｉオクタルＤフリップフ
ロップ５６６および１組の９つの排他的オアゲート５６
８を備えている。ＦＬＩＰ線は各排他的オアゲートに対
する入力である。垂直第１カウンタ５２０出力ｖＯ〜ｖ
７はフリップフロップ５６６に入力される。７リツプフ
ロツプ５６６からの８出力線は各々排他的オアゲート５
６８の異なる１つに与えられる。カウンタ５２０からの
ｖ８出力＃′ｉ排他的オアゲート５６８の残りの１つに
直接与えられる。よって１組の出力信号ＤＶＯ〜ＤＶ８
は第１７図に明確に示すようにフリップフロップ５６６
および排他的オアゲート５６８を介しフリップフロップ
５６６はオブジェクトアドレスカウンタ５２からの５Ｔ
ＡＲＴ線によってクロッキングされる。ＳＴＡＲＴＭは
各水平線の開始のすぐ前に低くなることを想起されたい
。該５ＴＡＲＴｌｉはカウンタ制御回路からの第１カウ
ントで高くなり、該制御回路はオブジェクトをロードし
ようとしているか否かに基いて第′１または第４ビクセ
ルのカウントになる。５ＴＡＲＴ線が高くなった際現垂
直カウン）ＶＯ−Ｖ７はフリップフロップ５６６にクロ
ッキングされ８つの排他的オアゲート５６８を介して出
力信号ＤＶＯ〜ＤＶ７を発生する。偶数ま九は奇数フレ
ームカウントビットｖ８は９番目の排他的オアゲート５
６８に直接与え〜られる。　　′ ＤＶＤ出力は反転装置５７０にも入力して補完出力ＤＶ
−を発生する。

ここでも、クリップが高いとき信号ＤＶＯ〜ＤＶ８およ
びＤＶ−は補完されることは明らかである。

本実施例の動作に関するこれまでの論理説明はタイミン
グ論理を制御する水平カウンタの”ＨＯ〜”Ｈ２出力以
外は水平および垂直カウンタ５２．５４のカウンティン
グの「方向」！／ｃ＃：を何ら基〈ものではなかった。

逆にデータは８ピクセルでグ化−プ分けしてＲＯＭ４８
，３０４から読出されるため制御タイミング以外の論理
回路は”［０〜”Ｉ（２水平カウンタ出力のカウンティ
ングの「方向」に無感応である。

従ってマイクロプロセッサによるＦＬＩＰの作動によっ
て上位水平および垂直カウンタビットは補完されよって
ライン・バッファ装置ｈ−ｔ−の表示を現す際上下、左
右を反転する。

本実施例のＨＦＬＰおよびＶＦＬＰ特徴は１つのオブジ
ェクトの反転を行なう。

ＶＦＬＰおよびＮＦＬＰインジケーターは各々各オブジ
ェクトパッケージの第２バイトの最上位ビットおよび最
上位の次のビットである。ＨＦＬＰおよびＶＦＬＰイン
ジケーターはオブジェクトを表示しようとする際画像ラ
ッチ４０６にロードされる。第４図で明確にわかるよう
にいずれかのインジケーターが高い場合対応する特徴が
作動される。

ＶＦＬＰ線は５つの排他的オアゲート５７４の各々に１
人力を与える。各オアゲートに対する他方の入力は垂直
ラッチ５８からの４つの最下位ビットを送る線の１つで
ある。排他的オアゲート５７４の残りの１つは奇偶フレ
ームカウントビットＤＶ８を送る。排他的オアゲート５
７４からの出力は前述のように前景ＲＯＭの端子Ａ２〜
Ａ６をアドレスする。

以上の説明により、ＶＦＬＰの作動によって前景ＲＯＭ
６８からの画像が通常の表示に対して上下逆に表示され
ることがわかる。

ＨＦＬＰＭＡはＶＦＬＰ＠と類似の態様で作動する。

ＨＦＬＰ線が高いときそれによって排他的オアゲ−）　
５７にの対は前景ＲＯＭＰ８の２つの最下位アドレスピ
ンに対する入力を補完する。よって画像の線を含んでい
る４ワードは逆方向の順で続出される。

またＨＦＬＰ線が高いときクリップ妥ルチプレフサ■お
よび［１，８２，ＢＳからのＢ入力を選択する。Ｂ入力
・・ｉ１ｍＡ出力から反転した順でシフトレジスタ８０
からの出力を含んでいる。従って画像情報は１つの画像
の左右反転に対応して逆方向に最終的に読出される。

画業者には本発明の種々の特徴の変更例が明らかであり
、そのうちあるものは研究しなければ明らかでないがそ
の他は機椋的な設計の問題である。例えば本発明の可能
な代用例として２つ以上のバッファを使用することが考
えられる。

また５０ナノ秒より短いかまたは長い周期を有するクロ
ック装置も本発明の教示内で使用することができる。さ
らにここに述べ九特定゛の回路構成要素を使用すること
は本発明の必要な特徴ではない。従って本発明の範囲は
ここに述べた特定の実施例および特定の構成によりて限
定されるものではなく特許請求の範囲およびそれに相当
するものによってのみ定められるべきである。。

【図面の簡単な説明】

構成の全体機能ブロック図、第２図は第１図のブロンつ
て示したタイミングブロックの機能ブロック図、第３図
は第１図のブロックで示し九前景発生装置の機能ブロッ
ク図、第４Ａ図および、第４Ｂ図は第３図で論理サブブ
ロックとして示したオブジェクトブロックの実施例の回
路図、第５図は第３図で論理サブブロックとして示した
オブジェクト制御ブロックの実施例の回路図、第６図は
第３図で論理クロックとして示した前景ＲＯＭの実施例
の回路図、第７図は第３図で論理サブブロックとして示
したオブジェクト・ローディング・ブロックの実施例の
回路図、第８図は第３図で論理ブロックとしで示したシ
フトレジスタの実施例の回路図、第９図は第３図で論理
サブブロックとして示したバッファブロックの実施例の
回路図、第１０図は第３図で論理サプブ日ツクとして示
した出力ブロックの実施例の回路図、第１１図は第１図
のブロックで示した制御ブロックの機能ブロック図、第
１２図は第１１図の機能ブロック図で示した中央ブロッ
クの実施例の回路図、第１５図は第１図のブロックで示
した背景発生装置の機能ブロック図、第１４図は第１３
図の機能ブロック図で示した背景発生装置の実施例の回
路図、第１５図は第３図で論理サブブロックとして示し
た連絡ブロックの実施例の回路図、第１６図は第２図の
概略図で示し九タイミングブロックの詳細な機能ブロッ
ク図、第１７Ａ図および第１７Ｂ図は第１６図の機能ブ
ロック図で示したタイミングブロックの実施例の回路図
である。 図中、１０・・・前景発生装置、１２・・・背景発生装
置、１４・・・タイミングブロック、１６・・・制御ブ
ロック、１８・・・マイクロプロセッサ、５０・・・ク
ロック装置、５２・・・水平カウンタ、３４・・・垂直
カウンタ。

Claims (1)

1. 【特許請求の範囲】 １、　ゲーム装置において一連のビデオ画像を表示する
   のく使用される監視ラスク走査表示スクリーン上に複数
   の前景オブジェクトおよび背景を表示するライン・バッ
   ファ装置において；各画像は複数の平行水平線で構成さ
   れ各線は隣接するピクセルに分割することくよってデジ
   ット化されており、前景記憶装置の前景情報としてデジ
   タルデータのブロックの形式でオブジェクト情報を記憶
   する前景記憶手段と：上記各ブロックはゲームプレー中
   選択および変更可能な上記監視スクリーン上の位置で表
   示可能な上記スクリーンの矩形セグメントに対応してお
   り、背景記憶装置のデジタルデータのブロックの形式で
   背景情報を記憶する背景記憶手段、と：上記ブロックは
   上記監視スクリーン上の選択および変更可能な矩形場所
   に対応しており、バッファ手段と、水平線を含んでいる
   画像の表示中だが・上記スクリーン上の上記線の表示が
   開始する時間に先立って上記前景記憶手段から上記バッ
   ファ手段に上記監視スクリーン上の水平線を含むのに十
   分な前景情報を転送する転送手段と、上記前景記憶手段
   および上記背景記憶手段の上記データに従って上記ラス
   タ表示の輝度を制御することができる手段を備えている
   制御手段と、上記制御上段に伝送される前景データスト
   リームの形式で上記バッファ手段から上記線に対応する
   上記前景情報を出力する前景出力手段とを備えているこ
   とを特徴とする上記装置。 １％許請求の範囲第１項に記載のライン・バッファ装置
   において、上記転送手段は、上記前景記憶手段のオブジ
   ェクトに関連するオブジェクトパッケージ情報を記憶す
   るオブジェクト手段と、上記前景記憶手段から上記バッ
   ファ手段に上記オブジェクトパッケージ情報に対応する
   前景データを転送するシフトレジスタ手段と、上記背景
   記憶手段のブロックに関連する背景パッケージ情報を記
   憶する背景手段と、上記背景パッケージ情報を背景デー
   タストリームに変換する背景出力手段とを備えており、
   上記背景データストリームは上記線の表示中上記背景記
   憶手段、から上記背景パッケージ情報を読出すことＫよ
   って上記線に対する２進データを含んでいることを特徴
   とする上記装置。 五　特許請求の範囲第１項または第２項に記載のライン
   １バツフア装置において、上記前景および背景記憶手段
   は読出し専用メモリである仁とを特徴とする上記装置。 ４　特許請求の範囲第３項に記載のライン・バッファ装
   置において、上記前景ＲＯＭは４，０９６×５２ピツ）
   Ｋ実質的に等しい容量を有していることを特徴とする上
   記装置。 ５、　％許請求の範囲第３．項に記載のライン・バッフ
   ァ装置において、上記背景ＲＯＭは１，０２４×８ビツ
   トに実質的に等しい容量を有している仁とを特徴とする
   上記装置。 本　特許請求の範囲第１項または第２項に記載のライン
   ・バッファ装置において、上記バッファ手段は上記転送
   手段によって交番に再書込みされる１対のランダムアク
   セスメモリを備えていることを特徴とする上記装置。 ｌ　特許請求の範囲［１項または第２項に記載のライン
   ・バッファ装置において、上記制御手段は、少なくとも
   １つの上記データストリームのデータによってアドレス
   されて色を表わす出力を発生するカラーＲＡＭ手段と、
   上記カラーＲＡＭからのデジタルデータ出力をアナログ
   信号に変換する変換手段と、上記出方に応答してラスク
   表示のビクセルの色および輝度を制御する手段とを備え
   ているととｆ：％徴とする上記装置。 ａ　特許請求の範囲＊ｔｊＪｉまたは第２項に記載のラ
   イン・バッファ装置において、さらに、上記水平線に平
   行なものと垂直なものとの１対の軸の一万について画偉
   全体を反転する画偉フリップ手段を備えていることを特
   徴とする上記装置。 ′９．　　％許請求の範囲第１項または第２項に記載の
   ライン・バッファ装置において、さらに、１つの軸につ
   いて少なくとも１つのオブジェクト表示を反転するオブ
   ジェクトスリップ手段を備えていることを特徴とする上
   記装置。 １（Ｌ　　特許請求の範囲第２項に記載のライン・バッ
   ファ装置において、上記前景出力手段は上記バッファ手
   段から上記前景データストリームを読出し上記前景およ
   び背景データストリームを単一のデータストリームに合
   成する丸めのマルチプレクサおよびタイミング信号と、
   上記単一のデータストリームを上記制御手段に与える手
   段とを備えていることを特徴とする上記装置。