JPH0420636B2 - - Google Patents

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JPH0420636B2
JPH0420636B2 JP57144594A JP14459482A JPH0420636B2 JP H0420636 B2 JPH0420636 B2 JP H0420636B2 JP 57144594 A JP57144594 A JP 57144594A JP 14459482 A JP14459482 A JP 14459482A JP H0420636 B2 JPH0420636 B2 JP H0420636B2
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Jeikobu Pashiabu Junia Jon
Goshu Ateishu
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Bally Manufacturing Corp
Original Assignee
Bally Manufacturing Corp
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Publication date
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Publication of JPH0420636B2 publication Critical patent/JPH0420636B2/ja
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    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
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    • A63F13/40—Processing input control signals of video game devices, e.g. signals generated by the player or derived from the environment
    • A63F13/44—Processing input control signals of video game devices, e.g. signals generated by the player or derived from the environment involving timing of operations, e.g. performing an action within a time slot
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
    • A63F13/00—Video games, i.e. games using an electronically generated display having two or more dimensions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T15/00—3D [Three Dimensional] image rendering
    • G06T15/50—Lighting effects
    • G06T15/80—Shading
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
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    • A63F13/25—Output arrangements for video game devices
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    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
    • A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
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  • Television Systems (AREA)
  • Closed-Circuit Television Systems (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【発明の詳細な説明】 発明の背景 本発明は電子ビデオ娯楽ゲーム装置の映像表示
装置に関し、特に、ビデオゲーム装置において多
数の映像を表示するライン・バツフア装置に関す
るものである。
ビデオゲーム装置が複雑になることによつてビ
デオ表示装置において多数の移動オブジエクトを
表示することが増々必要になる。また通常カラー
監視装置が使用されているためゲーム装置はゲー
ムプレー中移動オブジエクトがその上を移動する
複雑な背景パターンを必要とする。
現在のビデオゲーム装置はしばしばマイクロコ
ンピユータで制御するように設計されている。現
在利用できるマイクロコンピユータはゲーム計算
および表示制御の同時要求によつて容易に圧倒さ
れ得る。このような同時要求は従来高速汎用コン
ピユータを使用することで満足されてきた。しか
しながらこのようなコンピユータは高価であるた
め市販用ビデオゲーム装置において使用するには
実用的ではない。
ビデオゲーム装置技術における最近の進歩はゲ
ーム装置のマイクロコンピユータをその表示制御
の役割から解放しようとするハードウエアの設計
を目標としている。ゲーム装置マイクロコンピユ
ータはそれがゲーム表示の監視および制御を表示
装置ハードウエアに行なわせることができる程度
にゲームに関連した計算に利用できる。他方表示
装置ハードウエアはハードウエアがマイクロコン
ピユータと連絡しなければならない程度に、およ
びハードウエアがマイクロコンピユータの監視を
必要とする程度にマイクロコンピユータから「時
間を食う。」 専用の表示装置ハードウエアの提案された使用
の１例はMayer他による米国特許第4112422号に
よつて提供されている。この特許においてマイク
ロコンピユータは分離表示回路に対して表示しよ
うとするオブジエクトおよびそのオブジエクトの
表示位置を特定する。次いで表示回路は種々のオ
ブジエクトの表示位置に達した際に作動されるカ
ウンタを使用している家庭用テレビ受像機によつ
て使用するのに適当な信号を発生する。この設計
は表示しようとするオブジエクトにつき１つのカ
ウンタを必要とする。
前記米国特許第4112422号による回路では表示
されるオブジエクトの数が増加すると必然的に寸
法、複雑性およびコストが増加することは明らか
である。またこの回路はマイクロコンピユータが
表示回路と「歩調をそろえて」作動することを必
要とする。従つて表示回路はマイクロコンピユー
タの動作に対して実質的にトランスペアレントで
はない。従つてマイクロコンピユータがゲーム計
算を行なう自由は非常に制限される。
前記米国特許第4112422号の欠点の一部は
Chungによる米国特許第4177462号によつて排除
することができる。この特許の回路はマイクロコ
ンピユータによつて与えられるデータについて作
動する表示制御装置を使用している。各制御装置
は16個までのオブジエクトを制御し各対のオブジ
エクト間に実質的に１つのカラー背景を入れる能
力を有しているように示されている。オブジエク
トはマイクロコンピユータによつて与えられるデ
ータに基いて表示され、該マイクロコンピユータ
は次いで表示回路に質問して表示回路中の置換可
能なカートリツジROMから一部のゲーム計算論
理を得る。
前記米国特許第4177462号の回路は精々、他の
場合ならばゲームに関連した計算に利用できる時
間を食う役割からマイクロコンピユータを制限さ
れた範囲で解放するだけである。マイクロコンピ
ユータはマイクロコンピユータと表示回路の間で
連絡が生じた際常に不作動にされる必要がある。
この設計のもう１つの欠点は特殊目的装置であつ
て高価になりがちな内容アドレス可能な記憶装置
の作用を必要とすることである。アーケードゲー
ム装置用の回路の設計においては容易に得られる
廉価な装置を使用して回路を構成するのが商業的
理由ではるかに望ましい。
発明の要約 本発明の好適な実施例の特徴はゲーム装置マイ
クロコンピユータからの最簡情報に基いて画像の
１つの水平線を迅速に合成することである。マイ
クロコンピユータから表示回路への情報の伝送は
すばやい連結操作によつて非常に短時間のうちに
完了することができる。表示サイクル中いつでも
起こり得る連結操作期間中以外はマイクロコンピ
ユータおよび表示回路は互いに独立して作動す
る。
ゲーム表示装置はデジタルデータのブロツクと
して固定記憶装置に記憶された表示しようとする
オブジエクトのデータを有することができる。一
部のデータブロツクは１つのオブジエクトを異な
る方向の順序で表わすことができる。プレーヤー
に対して連続画像で異なる方向を逐次表示すると
１つの回転するオブジエクトの錯視をもたらす。
表示回路の融通性のため１象限を介する回転のデ
ータを記憶することのみが必要である。すなわ
ち、真上、右90度、およびその間で滑らかな運動
の錯視を与えるのに十分な位置を指している矢印
のデータが固定記憶装置に含まれている場合回路
は矢印について軸まわりの360度回転を表示する
ことができる。表示回路は残りの３象限を発生す
るため表示の直交軸の一方または両方を反転させ
ることができる。
また回路は固定記憶装置を使用してデジタルデ
ータのブロツクの形式で背景情報を記憶すること
ができる。
本発明の実施例はオブジエクトすなわち前景記
憶装置および背景記憶装置からのどのデータビツ
トがラスタ走査ビデオ表示の各水平線の合成に必
要かを判定する装置を提供する。判定を行なうと
転送装置は到来水平線が必要とするデジタルデー
タでバツフア装置をローデイングし始める。バツ
フア装置のローデイングは１つの画像の表示の開
始のすぐ前に開始しその画像の表示中ずつと継続
する。一方出力装置はバツフア装置がビデオ表示
を制御するデータストリームを出力し始めるよう
にする。
出力データストリームによつて与えられる情報
を使用してカラー監視装置上の画像を制御するた
めの制御装置が設けられている。ここで考えられ
る特定の実施例はデータストリーム信号を使用し
て監視装置のカラー銃のカラーおよび輝度端子に
印加される電圧を直接制御することができる。
ここに記載した特定の構成においては、バツフ
ア装置は交番線に対して使用することのできる１
対のバツフア記憶装置を備えている。従つて一方
のバツフアがビデオスクリーン上で現に掃引され
ている線に対してカラー監視装置を制御するデー
タストリームを出力している間他方のバツフアは
後続の線に対するデータでローデイングされてい
る。もちろんそのようなバツフアを２つだけ使用
することは本発明の必要な特徴ではない。別の構
成は多数のバツフアまたは例えばデユアルポート
メモリを使用してもよい。速度と経済性を考慮す
るとしばしば電子工学技術の任意の特定の発展段
階で本発明を実現するのに特定の装置を使用する
ことが示唆される。
従つて本発明の目的は、ゲーム制御マイクロコ
ンピユータに対して実質的にトランスペアレント
な表示回路および方法を提供しよつて表示回路お
よびマイクロコンピユータが実質的に互いに独立
して作動することを可能にすることである。本発
明の別の目的は、ゲーム制御マイクロコンピユー
タからの最簡命令に基いてカラー背景上に極めて
多数のカラーオブジエクトを表示する高分解能画
像を合成することのできる回路および方法を提供
することである。
本発明の別の目的はゲームプレーにおいてビデ
オスクリーン上に多数のオブジエクトを表示し操
作する簡単で経済的な方法を提供することであ
る。
本発明のさらに別の目的はビデオスクリーン表
示に対して「フリツプ（画像反転）」の特徴を提
供し、よつて１つの画像または１つのオブジエク
トを反転したりあるいは画像またはオブジエクト
の鏡像を表示したりまたはその両方を行なうこと
ができるようにすることである。
詳細な説明 本発明の１実施例の特定の構成はラスタ走査カ
ラービデオ監視装置とともに使用するためのダブ
ル・ライン・バツフアである。第１図はこの実施
例の論理動作を概略的に示す。
このダブル・ラインバツフアは前景発生装置１
０および背景発生装置１２を備えている。本実施
例において前景発生装置はブロツクで示されてお
りまた128個の個々の独立したオブジエクトを表
示することができる。背景発生装置もブロツクで
示されており256個の異なるブロツクからの選択
を表示することができる。各発生装置内で固定記
憶装置を与える前景および背景ROMは表示を制
御する情報でプログラムされている。前景および
背景発生装置はタイミングブロツク１４によつて
制御される。発生装置はそれらのデータを制御ブ
ロツク１６に出力する。マイクロプロセツサ１８
は装置の全動作を制御する。
前景発生装置は２つのRAMバツフアを備えて
いる。各RAMバツフアは１つの水平線すなわち
走査線に対する情報を保持することができる。バ
ツフアは互いに補完関係で作動する。一方のバツ
フアは１走査線でその情報をスクリーンに交番に
非ロードし他方のバツフアは次の走査線に対して
データでロードされる。各走査線は512「ピクセ
ル」に分割することによつてデジツト化されてい
る。
装置に対する背景は幅32ピクセル、高さ32線の
ブロツクから成るアレーで構成されている。各ブ
ロツクはプログラマーによつて個別に特定されて
256の利用可能な画像の任意の１つにすることが
できる。
タイミングブロツク１４は装置クロツク装置お
よびカウンタを備えている。装置クロツク装置３
０は第２図の概略図のように10ビツト水平カウン
タ３２を駆動する。水平カウンタはアクテイブビ
デオ走査中０から511までカウントし水平帰線中
512から634までカウントする。「アクテイブビデ
オ走査」は水平線が監視装置面上で実際にトレー
スされている時間である。
水平カウンタ３２がカウント634に達した際カ
ウンタはそれ自体を零にリセツトする。カウント
512に達するごとに９ビツト垂直カウンタ３４は
増分される。各水平カウントは監視装置が「フリ
ツプ（画像反転）」の特徴に関連して後述する手
段によつて水平ブランキング中以外はスクリーン
上に１水平ピクセルを掃引するようにする。各垂
直カウントは垂直ブランキング中以外はやはり
「フリツプ」特徴と関連して後述する手段によつ
て１水平線の掃引を開始する。監視装置を通常見
る際連続水平線は上から下へ次々に掃引される。
垂直カウンタは０で始まつてアクテイブビデオ
中239までカウントする。ビデオはカウント239.5
から始まつて16カウントの間帰線のためブランキ
ングされ第２アクテイブ期間はカウント255.5で
開始する。カウント495でさらにまた16カウント
間ブランキングが生じる。カウント511で垂直カ
ウンタは０にリセツトされサイクルが繰返され
る。半線カウントは317番目の水平カウントを検
出することによつて得られる。
第２アクテイブ期間すなわちトレース中水平線
は第１アクテイブ期間中に掃引された線間で飛越
し走査される。よつて第１トレースは奇数線のフ
イールドを掃引し第２トレースは偶数線のフイー
ルドを掃引する。２つの飛越しフイールドすなわ
ちトレースはともに１つの「フレーム」または
「画像」を構成する。表示分解能は１水平線当た
り512ピクセルで479の飛越し線がある。
タイミングブロツクのより詳細な説明は「フリ
ツプ」の特徴に関連して述べる。
オブジエクトパツケージに対して記憶および読
出しを行なうオブジエクトブロツク２０を第３図
の前景発生装置１０論理図および第４図のオブジ
エクトブロツクの実施例の回路図に示す。オブジ
エクトパツケージはオブジエクトRAM５０に記
憶されている。各オブジエクトパツケージは４バ
イトの情報から成つている。パツケージの第１バ
イトは開始垂直位置を含み、第２バイトは画像番
号およびHFLPおよびVFLP指示インジケータ
ー、第３バイトは開始水平位置を含み、第４バイ
トはプログラマーがある形式のステイタスバイト
として使用することのできるブランクバイトであ
る。第４バイトは決して表示された像に影響を与
えない。各バイトは８ビツトのデータから成つて
いる。
オブジエクトRAM５０は各前景オブジエクト
のスクリーン上の位置を示すデータを含んでい
る。
本実施例においてオブジエクトRAM５０は対
でアドレスされる４つの256×4Fairchild93422を
備えている。よつて１つのアドレス場所での読出
しによつてRAMは１バイトのデータを出力す
る。４つの逐次アドレス場所は１つのオブジエク
トに対するデータを構成し従つて本実施例はいつ
でも128のオブジエクトを記憶することができる。
また本発明は128より多いかまたは少ない数のオ
ブジエクトを有し１オブジエクト当たり８バイト
より多いかまたは少ない記憶を使用する他の構成
も包含する。
オブジエクトRAM５０からのオブジエクトパ
ツケージの読出しを制御する前景発生装置１０の
オブジエクト制御ブロツク２２を第３図の論理図
および第５図の特定の構成の回路図に示す。オブ
ジエクト制御ブロツクのオブジエクトアドレスカ
ウンタ５２はオブジエクトRAMの場所をアドレ
スする９ビツトカウンタである。このカウンタは
水平走査線ごとの開始で零にセツトされる。
各パツケージの垂直位置バイトから現走査線中
オブジエクトが１対のRAMバツフア５４および
５５の１つにロードされるべきかどうかを判定す
るためオブジエクトアドレスカウンタは最初のオ
ブジエクトパツケージのアドレスで始まつて４ス
テツプでカウントする。
９ビツト垂直カウンタの最上位ビツトをフレー
ムカウンタとして使用してフレームが奇数（０〜
239.5）か偶数（256〜495）かをカウントしても
よい。よつて垂直カウンタはスクリーンの上端で
零から始まつて下方にカウントする各フレームご
との８ビツトカウンタになる。しかしながら各パ
ツケージの垂直位置はスクリーンを通常見る際ス
クリーンの下端で零から始まつて上方に線をカウ
ントすることによつてオブジエクトRAM５０で
特定される。
従つてオブジエクトがバツフアにロードされる
べきかどうかを判定する試験はオブジエクト
RAM５０からの垂直位置バイトの内容に垂直カ
ウンタの内容を加算することによつて行なわれ
る。２つの８ビツト量が加算された際４つの最上
位ビツトは全８ビツトが「1′S」になる前に
「1′S」16走査線になる。この状態は偶数フレーム
で１回、奇数フレームで１回起こる。従つて４つ
の最上位ビツトの全「1′S」に対する試験によつ
てオブジエクトの１番下の水平位置線が掃引され
る前に16水平線の掃引中バツフア５４または５５
の１方にオブジエクトをロードすることができ
る。
加算はオブジエクトブロツク２０中の加算装置
５２によつて行なわれ該加算装置には垂直カウン
タからの最下位８ビツト５４および開始垂直位置
バイトの１つを含んでいるオブジエクトRAM５
０の出力５６が与えられる。加算装置は垂直ラツ
チ５８に出力し該ラツチはLVERT※線上の信号
によつてクロツキングされオブジエクトアドレス
カウンタ５２からのEOPACパルスによつてクリ
アされる。次いで垂直ラツチ５８はロード検出回
路６２に４つの最上位ビツト６０を出力する。第
４図の実施例においてはナンドゲートであるロー
ド検出回路はロード検出回路の入力が全て「1′S」
の場合LDET＊線６４上に低論理信号を発生して
カウンタ制御回路６５を作動する。「LDET＊」
および「LVERT＊」の「＊」は図面中の上に引
いた線に対応し高論理信号がその線上で通常送ら
れることを示す。タイミングブロツク１４および
オブジエクトアドレスカウンタ５２から発生する
付加的な入力は後述のように交番HCLKパルス
の終りで25ナノ秒間ロード検出信号をゲートす
る。
第６図は前景ROM６８の実洲例を示す回路図
である。垂直ラツチ５８からの４つの最下位ビツ
ト６６は前景ROM６８のアドレス端子Ａ３〜Ａ
６を出力させ各水平線の開始で１単位だけ増分さ
れる。よつて端子Ａ３〜Ａ６は前景ROMの８ア
ドレスの連続群を示す。各群は画像の１水平線に
対するデータを表わす。
第５図の回路図に示したオブジエクト制御ブロ
ツク２２のカウンタ制御回路６５は周波数を制御
しオブジエクトアドレスカウンタ５２の大きさを
増分するのに使用される。各水平走査の開始で制
御回路はオブジエクトアドレスカウンタを４ステ
ツプ200ナノ秒でカウントさせる。ロード検出回
路６２はオブジエクトをバツフアにロードしなけ
ればならないことを判定した際前述のように
LDET※線６４上でカウンタ制御回路に低論理信
号を出力する。カウンタ制御回路６５はオブジエ
クトアドレウカウンタのカウントシーケンスを１
ステツプに切替え従つて連続バイトのデータをオ
ブジエクトRAM５０から検索することができ
る。同時に歩進間の時間は800ナノ秒に増加して
各オブジエクトがバツフアにロードされる時間を
与える。カウント速度が遅いため最初のオブジエ
クトのローデイングが完了する前にハードウエア
が第２のオブジエクトをバツフアにロードしよう
とする可能性が排除される。オブジエクトがバツ
フアにロードされるとカウント速度は増加して４
ステツプ200ナノ秒になる。
オブジエクトアドレスカウンタ５２が１ステツ
プでカウントし始めた際オブジエクトRAM５０
から読出される第２バイトはバツフアにロードさ
れているオブジエクトの画像番号である。画像番
号は後述のようにOBJバス７３上のオブジエク
トアドレスカウンタ５２からの信号から発生され
るLOBJ＊信号によつて画像ラツチ７２にラツチ
される。画像番号は前景ROM６８に対する上位
アドレス線７４を含んでいる。上位アドレス線７
４は画像番号に対応する特定の画像のデータが記
憶されている記憶装置のブロツクをアドレスす
る。また第７図の回路図のような特定の構成を有
するオブジエクト・ローデイング・ブロツク２３
のバイトカウンタ７６も画像番号がラツチされた
際カウンタ制御回路６５によつて作動される。バ
イトカウンタは第４図のように前景ROMの２つ
の最下位デジツトをアドレスする。
オブジエクトアドレスカウンタのカウント512
は第５図のようにOBJバス７３のEOPAC線上で
低論理信号として送られて画像ラツチ７２をクリ
アする。次いで該ラツチはEOPAC線が高くなつ
た際各水平走査の開始で作動される。
オブジエクトアドレスカウンタのフリツプフロ
ツプ７７はSTART線上で出力してオブジエクト
アドレスカウンタをリセツトする。水平カウンタ
３２からの634番目のカウントは低論理信号とし
てフリツプフロツプ・クリア・ピン７７−１に送
られSTART線を低くさせる。634番目のカウン
トは水平ブランキングの終りで生じることを想起
されたい。水平カウンタが次の線をカウントし始
める際クリアピン７７−１は高くなりフリツプフ
ロツプ７７が作動される。START線上の低論理
信号は第５図からわかるようにオブジエクトアド
レスカウンタを零にリセツトする。
第６図の実施例において前景ROMは４つの
Texas Instrument社2732型ROMから組立てら
れている。４つの4K×８ビツトROMは同時にア
ドレスされて4K×32ビツトの記憶を与える。
画像番号がラツチされた後オブジエクトROM
５０からアドレスカウンタ５２は第３バイト、す
なわち水平位置バイトを取り上げる。水平位置お
よび連続バイトは約3.2マイクロ秒間隔すなわち
32ピクセルを走査するのに必要な時間中８ビツト
バツフアローデイングカウンタ７８にロードされ
る。ローデイング中カウンタは水平カウンタから
の最下位カウントを送る線上の上昇によつてピク
セル速度の1/2でクロツキングされる。
一方バイトカウンタ７６は前景ROM６８に記
憶された画像の１水平線に対応するビツトをカウ
ントしてROMが対応するデータを読出すように
する。カウントは０から３まででROMアドレス
の２つの最下位デジツトをアドレスする。カウン
トは800ナノ秒の速度でカウンタは第４カウント
でクリアする。
ROMアドレスの第３最上位デジツトは次に来
る表示が奇数あるいは偶数フレームに対するもの
かどうかを指示する垂直カウンタからのDVB線
によつてアドレスされる。各画像に対するROM
画像情報は１フレームに対する１組のワードに第
２クレームに対する１組のワードが続く形式にな
つている。
ROM６８からのデータは32ビツトワードで読
出される。各ワードは最初に１組のシフトレジス
タ８０にロードされる。シフトレジスタの実施例
を第８図に示す。ワードは１対のフリツプマルチ
プレクサ８２，８３の一方を介して１ビツトずつ
にシフトされ次いで１対のデータ入力作動マルチ
プレクサ８４，８５の一方を介してシフトされ
る。該データ入力作動マルチプレクサは前景発生
装置１０のバツフアブロツク２３の実施例を示す
第９図のような特定の構成を有してもよい。フリ
ツプマルチプレクサは後述のフリツプの特徴を実
現する。シフトレジスタはバツフア・ローデイン
グ・カウンタ７８がカウントしているのと同じ速
度でワードを含んでいるビツトをシフトする。ビ
ツトはバツフアラツチ８６，８７を介してバツフ
アRAM５４，５５の一方に書込まれる。ROM
からの画像情報は水平位置バイトによつて特定さ
れた場所から始まつて連続バツフア場所にロード
される。バツフアローデイングカウンタ７８は第
７図の２対１バツフアマルチプレクサ８９を介し
てバツフアRAMをアドレスする。
シフトレジスタ８０は各ワードを１回に８ビツ
トずつシフトする。全32ビツトがバツフアの一方
にシフトされた際バイトカウンタ７６はROM６
８のアドレスを増分し次の32ビツトがシフトレジ
スタにロードされる。このプロセスは１つのオブ
ジエクトの１水平線に対して全体で４回起こり全
体で128ビツトのデータがバツフアに書込まれる。
各ピクセルは４ビツトのデータを必要としよつて
32ピクセルは１つのオブジエクトの１水平線のデ
ータを含んでいる。
各時間データはバツフア５４，５５の一方にロ
ードされバツフア内にあるデータは最初に読出さ
れ１対のオアゲート９０，９１の一方を介して到
来データで「オア」される。オアの結果は対応す
るバツフアラツチにラツチされバツフアに読み戻
される。オア動作は全「0′S」から成る画像背景
情報がバツフアに書込まれた際バツフア内にすで
にあるオブジエクトデータが消去されないことを
確実にするため行なわれる。
バツフアからの読出しおよびバツフアへの書込
みはバツフア作動装置９３によつて制御され該作
動装置はバツフアラツチ８６，８７もクロツキン
グする。各水平線の始めにバツフアからデータを
出力する時間が到来する。２対１マルチプレクサ
８９は選択バツフアのバツフアアドレス線を水平
カウンタ３０からの出力Ｈ０〜Ｈ８に切替える。
バツフアから読出されるデータは前景発生装置１
０の出力ブロツク２５の１対のデータアウトラツ
チ９４，９５の一方にラツチされる。出力ブロツ
クの実施例を第１０図の回路図に示す。水平カウ
ンタが０から511までカウントする際対応する512
バイトのデータはバツフアから逐次読出されバツ
フアに対する全データイン入力を零に保持し書込
みモードを作動することによつて対応する場所に
「0′S」が書込まれ、よつてバツフアをフラツシン
グする。バツフアは新しいデータ（到来水平線）
が入ることができる前に古いデータ（先行水平
線）をクリアしなければならないためフラツシン
グ動作が必要である。
データは１回に８ビツトずつデータアウトラツ
チ９４，９５の一方にラツチされる。４ビツト２
対1Aマルチプレクサ９８はピクセル速度で最下
位および最上位４ビツトの間で切替わり４ビツト
幅データストリーム９９を発生する。第１１図お
よび第１２図を参照するとわかるようにＡマルチ
プレクサの４ビツト出力は制御ブロツク１６内の
４ビツト２対1Bマルチプレクサ２０２に対する
入力の半分を構成する。後述のように背景情報は
入力のもう半分を構成することができる。背景が
選択されるか前景が選択されるかは前景情報によ
つて決定される。例えば第１２図から推定できる
ように前景データが最下位３ビツトで全「0′S」
を有している場合は背景が表示されそうでない場
合は前景が表示される。
Ｂマルチプレクサ２０２からのデータが第１１
図および第１２図に示すようにカラーRAM２０
４中のアドレスを指示する。カラーRAM１６の
12ビツトワードを含んでいる高速双極性RAMで
ある。各12ビツトワードはプログラマーが変更す
ることができ１色に対応しよつて4096色になりそ
のうち16を１回に表示することができる。前景／
背景の組合せのデータが変化するとカラーRAM
で異なる場所がアドレスされ対応するデータが監
視装置駆動回路２０６に出力される。Ｂマルチプ
レクサ２０２はＣマルチプレクサ２０８を介して
カラーRAM２０４と連絡している。Ｃマルチプ
レクサはマイクロプロセツサが直接カラーRAM
をアドレスすることを可能にする４重２対１マル
チプレクサである。カラーRAMからのデータは
抵抗回路および監視装置駆動回路を備えている電
流ミラーによつて電圧レベルに変換されカラー監
視装置のカラー銃にインタフエースされる。Ｂマ
ルチプレクサ２０２は２対1Cマルチプレクサ２
０８を介してカラーRAM２０４を連絡してい
る。
背景発生装置の構成および動作は第１３図およ
び第１４図を参照して理解することができるだろ
う。背景表示装置は32×32ブロツクのアレーを備
えている。各ブロツクは幅16ピクセル、高さ８線
である。しかしながら背景表示装置は対でピクセ
ルを制御しよつて前景に比較して背景の分解能の
低減し得る。各対のピクセルに対する表示情報は
２ビツトのデータを含んでいる。1K×８背景
RAM３０２を使用して32×32アレーに対するポ
インタとして働く１組のデータバイトを記憶して
もよい。
RAM３０２中の各８ビツトバイトのデータは
4K×８背景ROM３０４中の最初のアドレスを指
示する。特定の背景ROMはアレーの各ブロツク
で表示するため選択し得る256の異なる画像を含
んでいる。
背景RAM３０２は２対１背景マルチプレクサ
３０６によつてアドレスされる。背景マルチプレ
クサはマイクロプロセツサの制御の下でマイクロ
プロセツサアドレスバス３０８またはタイミング
ブロツクからの10ビツトタイミングバス３１０の
いずれかを選択する。タイミングバス上の最上位
ビツトは垂直カウントの第４〜第７最上位ビツト
Ｖ３〜Ｖ７であり残りのビツトは第１３図のよう
に５つの最上位水平カウントビツトＨ４〜Ｈ８で
ある。低位水平および垂直カウンタビツトは背景
RAMをアドレスするのに使用されずよつて
RAMに対するアドレス線が水平線中は32回、垂
直走査に対しては32回のみ変化することを確実に
する。すなわちアドレス線は第17水平カウントご
と、および第９垂直カウントごとにのみ変化す
る。従つて水平および垂直カウントがブロツクの
境界内にあるときは常に同じ８ビツトのデータが
背景RAM３０２の出力で現れる。
背景RAM３０２出力は背景ラツチ３１２にラ
ツチされる。ラツチデータは背景ROM３０４に
対する上位アドレス線になる。ラツチングは
RAMのアクセス時間を記憶するためRAMアド
レスが変化した後第３水平カウントでナンドゲー
ト３１３によつてクロツキングされる。
３つの最下位垂直カウントビツトおよび第４最
下位水平カウントビツトは低下順で第１４図にも
示すように背景ROM３０４に対する低位アドレ
ス線を構成する。よつて上位アドレス線は低位線
が１つの線の走査中第９水平カウントごとに背景
ROMのバイトをカウントする間一定のままであ
る。背景ROMからの１バイトを含む８ビツトの
データは次いで背景アウトラツチ３１４にラツチ
される。８ビツトは４対のピクセルを表わすデー
タを含んでいる。
４対１マルチプレクサ３１６は８ビツトを２ビ
ツト幅ストリーム３１８に変換する。多重変換は
第２および第３最下位水平カウンタビツトによつ
て制御されよつて前景の分解能の1/2の背景分解
能をもたらす。
４対１マルチプレクサからの２ビツト幅ストリ
ーム３１８は第１１図および第１２図に示すよう
に２対1Bマルチプレクサ２０２の交番最下位入
力ビツトに入力する。Ｂマルチプレクサの出力は
前述のように２対1Cマルチプレクサ２０６を介
してカラーRAMをアドレスする。Ｃマルチプレ
クサの第２の組の入力はマイクロプロセツサに接
続して時々カラー出力を直接マイクロプロセツサ
制御する能力を与えてもよい。
背景RAMは垂直ブランキング中時々部分的に
更新される。更新はゲームプレーによつて命令さ
れる。通常のプレーでは極く少数の背景ブロツク
のみを変更すればよく非常に低速のマイクロプロ
セツサでも垂直ブランキング中に変更を行なう時
間はある。
背景RAMに対するデータは前景データに関連
して前述したように双方向バツフア２２０によつ
てマイクロプロセツサデータバスから取られる。
連絡ブロツク２６中の段階RAM４０２は第３
図のように制御CPV（マイクロプロセツサベース
にしてもよい）と連絡するのに使用してもよい。
第５図は連絡ブロツクの実施例の回路図である。
データは約1/30秒の間隔で第２垂直ブランキング
時間中ごとに段階RAMからオブジエクトRAM
５０に移動される。全移動はこの実施例において
は８水平線時間（約508マイクロ秒）かかる。移
動時間中段階RAMをアドレスする段階マルチプ
レクサ４０４は入力として転送カウンタ４０５を
選択する。オブジエクトRAMをアドレスするオ
ブジエクトマルチプレクサ４０６は同時に入力と
して転送カウンタを選択する。選択は第２垂直ブ
ランク期間の最終８垂直カウントの始めで生じ
る。第１１図の実施例では選択が生じるのを防ぐ
ためにマイクロプロセツサが設けられている。
転送カウンタ４０５は段階RAM４０２の連続
場所を介して歩進する。段階RAMからのデータ
はオブジエクトRAM５０に入力として与えられ
る。書込み作動信号もクロツク装置３０および水
平カウンタ３２から転送カウンタによつて発生さ
れ各アドレスについてオブジエクトRAMに送ら
れる。各RAMに対するアドレス線は同一である
ためデータは段階RAM４０２からオブジエクト
RAM５０に転送される。
転送の始めで転送カウンタ４０５によつてマイ
クロプロセツサに送られた割込み信号は次の508
マイクロ秒間すなわち段階RAM４０２がそのデ
ータを転送している時間中マイクロプロセツサが
データを転送するのを禁止するのに使用される。
データ転送は垂直カウント４９６および５０３
の間で生じる。垂直カウント５０４で段階マルチ
プレクサ４０４は切替わりマイクロプロセツサア
ドレスバスが段階RAMをアドレスするのを可能
にする。同時にオブジエクトマルチプレクサ４０
６はオブジエクトアドレスカウンタ５２が読出し
のためオブジエクトRAMをアドレスするのを可
能にする。よつて段階RAMは垂直カウント４９
６〜５０３の間以外はマイクロプロセツサによつ
て利用されて再書込みされる。マイクロプロセツ
サデータは双方向バツフア４１０を介して段階
RAMに入力され、該バツフアはマイクロプロセ
ツサデータバス４１２と連絡してもよい。
転送カウンタ４０５は水平および垂直カウンタ
からの出力の組合せで作動する。本実施例におい
て該カウンタは９ビツトカウンタである。５つの
最下位ビツトは第１５図のように５つの最上位水
平カウントビツトである。３つの最上位ビツトは
３つの最下位垂直カウントビツトである。よつて
カウンタは４水平線を掃引するのに必要な時間中
零から1023までカウントする。従つて本実施例に
おいては利用可能な時間の1/2のみがデータ転送
に使用される。
第１５図の段階RAMは1024×４ビツト記憶装
置を備えた１対の市販のIntersil IM2114RAMを
使用して構成されている。
フリツプ（画像反転）特徴はタイミングおよび
前景ブロツクに関連しており本実施例においては
マイクロプロセツサによつて制御される。フリツ
プ特徴の基礎を成す原理にはスクリーン上に現れ
る像を反転させその左右反転を得る方法として補
完または逆方向カウンテイングが含まれている。
ここに説明した実施例は補完カウンテイングに容
易に適合し該補完カウンテイングは適正に適用さ
れた場合単にラスタ走査の水平および／または垂
直走査方向に反転する。
マイクロプロセツサからのFLIP命令は２人の
プレーヤーが互いに対向して座る喫茶用テーブル
ゲーム装置に必要であるように左右、上下を交換
して画像全体を反転する。FLIP命令はタイミン
グブロツクの出力に影響を与える。
第１６図は第２図の簡略図より詳細なタイミン
グブロツクの図である。第２図の水平カウンタ３
２は水平第１カウンタ５００およびFLIP水平論
理回路５０２を備えている。水平第１カウンタ５
００は第１７図の回路図でわかるように水平論理
回路５１２に出力を与える複数の水平同期カウン
タ５１０を備えている。水平カウンタはシステム
クロツク装置３０からの正の100マイクロ秒
HCLKパルスの立上りによつてクロツキングさ
れる。水平論理隘路は第317カウントで３１７＊
線上に低論理信号を発生し第634カウントで６３
４＊線上に低論理信号を発生する。６３４＊低論
理信号は水平同期カウンタ５１０にフイードバツ
クされそれをリセツトして該カウンタが10出力線
SH０〜SH９の各々に低論理信号を出力するよう
にする。よつて水平同期カウンタは第635カウン
トごとにリセツトされる。
水平同期カウンタ５１０はシステムクロツク装
置３０およびＤフリツプフロツプ５１４によつて
発生される100ナノ秒HCLKパルスによつてクロ
ツキングされる。HCLKパルスはカウンタが重
み付けの上昇順で番号付けした出力線SH０〜SH
９上でカウントするようにする。
第２図の垂直カウンタ３４は第１６図のように
垂直第１カウンタ５２０および論理回路５２２を
備えている。垂直第１カウンタは複数の垂直同期
カウンタ５３０および垂直論理回路５３２を備え
ている。垂直論理回路５３２は前述のように垂直
カウント239.5と255.5の間および垂直カウント４
９５と５１１の間でVBLK（VBLK＊）線上に高
（低）論理信号を発生する。また垂直論理回路は
カウント511で５１１＊線上に低論理信号を発生
する。
垂直同期カウンタ５３０は水平同期カウンタ５
１０からのSH９線によつてクロツキングされる。
SH９線は前述のように第635カウントごとに高く
なる。SH９線は監視装置に対するHBLK線でも
ある。従つて垂直同期カウンタは各HBLK期間
の始めて歩進される。
垂直同期カウンタ５３０は５１１※線上の低論
理信号によつて第512カウントごとにリセツトさ
れる。カウンタは５１１＊線が低くなると実質的
にすぐリセツトされるので５１１＊低論理信号は
短いパルスである。
FLIP水平および垂直論理回路５０２，５２２
の回路図は第１７図にも示す。第１水平カウンタ
５００のSH０〜SH５出力は約５ナノ秒の短いセ
ツトアツプ時間を有するＤフリツプフロツプ５４
０の入力に与えられる。入力SH０〜SH２に対応
する出力は各々第１の複数の排他的オアゲート５
４２の１つに与えられる。各排他的オアゲート５
４２に対する第２入力はマイクロプロセツサから
のFLIP線である。
各排他的オアゲート５４２の出力は３つの排他
的オアゲート５４４の異なる１つに与えられ該オ
アゲート５４４は各々入力としてFLIP線をも有
している。入力SH０〜SH２に各々対応するオア
ゲート５４４の出力は参照番号＊Ｈ０〜＊Ｈ２で
示す。
フリツプフロツプ５４０は第４図に示すロード
検出回路からのSQ２Ｃ＊信号によつてトリガさ
れる。SQ２Ｃ＊信号は第６図に示す１対の反転
装置５４６，５４８、オアゲート５５０，５５２
およびフリツプフロツプ５５４の遅延のため約15
ナノ秒だけ遅延されたHCLK信号に類似してい
る。従つて＊Ｈ０〜＊Ｈ２信号は排他的オアゲー
ト５４２，５４４の遅延を考慮するとSH０〜SH
２信号に対して約50ナノ秒遅延されている。＊Ｈ
０〜＊Ｈ２信号はFLIP線の状態によつて実質的
に影響を受けない。FLIPが低い場合各排他的オ
アゲートは影響を受けないSH０〜SH２からの信
号を送る。FLIPが高い場合各排他的オアゲート
は信号を補完し結果の二重補完によつて信号は影
響を受けないままである。
信号SH３〜SH５はフリツプフロツプ５４０を
介してクロツキングされ次いで各々３つの異なる
排他的オアゲート５５６に与えられる。排他的オ
アゲート出力は各々SH３〜SH５に対して約25ナ
ノ秒だけ遅延されているＨ３〜Ｈ５信号を発生す
る。FLIP線は３つのゲート５５６の各々に対す
る第２入力である。
信号SH６〜SH９はフリツプフロツプ５４０よ
り長い伝搬遅延時間を有するＤフリツプフロツプ
５６０に与えられる。フリツプフロツプ５６０の
出力は４つの排他的オアゲート５５７を介して与
えられ各ゲートは第２入力としてFLIPを有して
いる。排他的オアゲート５５７の出力Ｈ６〜Ｈ９
はフリツプフロツプ５６０に対する入力SH６〜
SH９に対して約35ナノ秒遅延されている。
前述の説明からFLIPが高いとき信号Ｈ３〜Ｈ
９はSH３〜SH９の補完になることは明らかであ
る。信号＊Ｈ０〜＊Ｈ２およびＨ３〜Ｈ９の各々
の時間遅延は同等である。
信号＊Ｈ０〜＊Ｈ２は３つの反転装置５６４に
与えられて補完信号Ｈ０＊〜Ｈ２＊を発生する。
フリツプ垂直論理回路５２２はオクタルＤフリ
ツプフロツプ５６６および１組の９つの排他的オ
アゲート５６８を備えている。FLIP線は各排他
的オアゲートに対する入力である。垂直第１カウ
ンタ５２０出力Ｖ０〜Ｖ７はフリツプフロツプ５
６６に入力される。フリツプフロツプ５６６から
の８出力線は各々排他的オアゲート５６８の異な
る１つに与えられる。カウンタ５２０からのＶ８
出力は排他的オアゲート５６８の残りの１つに直
接与えられる。よつて１組の出力信号DV０〜
DV８は第１７図に明確に示すようにフリツプフ
ロツプ５６６および排他的オアゲート５６８を介
して各々発生される。
フリツプフロツプ５６６はオブジエクトアドレ
スカウンタ５２からのSTART線によつてクロツ
キングされる。START線は各水平線の開始のす
ぐ前に低くなることを想起されたい。該START
線はカウンタ制御回路からの第１カウントで高く
なり、該制御回路はオブジエクトをロードしよう
としているか否かに基いて第１または第４ピクセ
ルのカウントになる。START線が高くなつた際
現垂直カウントＶ０〜Ｖ７はフリツプフロツプ５
６６にクロツキングされ８つの排他的オアゲート
５６８を介して出力信号DV０〜DV７を発生す
る。偶数または奇数フレームカウントビツトＶ８
は９番目の排他的オアゲート５６８に直接与えら
れる。
DV０出力は反転装置５７０にも入力して補完
出力DV０＊を発生する。
ここでも、フリツプが高いとき信号DV０〜
DV８およびDV０＊は補完されることは明らか
である。
本実施例の動作に関するこれまでの論理説明は
タイミング論理を制御する水平カウンタの＊Ｈ０
〜＊Ｈ２出力以外は水平および垂直カウンタ３
２，３４のカウンテイングの「方向」には何ら基
くものではなかつた。逆にデータは８ピクセルで
グループ分けしてROM６８，３０４から読出さ
れるため制御タイミング以外の論理回路は＊Ｈ０
〜＊Ｈ２水平カウンタ出力のカウンテイングの
「方向」に無感応である。
従つてマイクロプロセツサによるFLIPの作動
によつて上位水平および垂直カウンタビツトは補
完されよつてライン・バツフア装置はその表示を
現す際上下、左右を反転する。
本実施例のHFLPおよびVFLP特徴は１つのオ
ブジエクトの反転を行なう。
VFLPおよびNFLPインジケーターは各々各オ
ブジエクトパツケージの第２バイトの最上位ビツ
トおよび最上位の次のビツトである。HFLPおよ
びVFLPインジケーターはオブジエクトを表示し
ようとする際画像ラツチ４０６にロードされる。
第４図で明確にわかるようにいずれかのインジケ
ーターが高い場合対応する特徴が作動される。
VFLP線は５つの排他的オアゲート５７４の
各々に１入力を与える。各オアゲートに対する他
方の入力は垂直ラツチ５８からの４つの最下位ビ
ツトを送る線の１つである。排他的オアゲート５
７４の残りの１つの奇偶フレームカウントビツト
DV８を送る。排他的オアゲート５７４からの出
力は前述のように前景ROMの端子Ａ２〜Ａ６を
アドレスする。
以上の説明により、VFLPの作動によつて前景
ROM６８からの画像が通常の表示に対して上下
逆に表示されることがわかる。
HFLP線はVFLP線と類似の態様で作動する。
HFLP線が高いときそれによつて排他的オアゲー
ト５７６の対は前景ROM６８の２つの最下位ア
ドレスピンに対する入力を補完する。よつて画像
の線を含んでいる４ワードは逆方向の順で読出さ
れる。
またHFLP線が高いときフリツプマルチプレク
サおよび、８２，８３からのＢ入力を選択す
る。Ｂ入力はＡ出力から反転した順でシフトレジ
スタ８０からの出力を含んでいる。従つて画像情
報は１つの画像の左右反転に対応して逆方向に最
終的に読出される。
当業者には本発明の種々の特徴の変更例が明ら
かであり、そのうちあるものは研究しなければ明
らかでないがその他は機械的な設計の問題であ
る。例えば本発明の可能な代用例として２つ以上
のバツフアを使用することが考えられる。また50
ナノ秒より短いかまたは長い周期を有するクロツ
ク装置も本発明の教示内で使用することができ
る。さらにここに述べた特定の回路構成要素を使
用することは本発明の必要な特徴ではない。従つ
て本発明の範囲はここに述べた特定の実施例およ
び特定の構成によつて限定されるものではなく特
許請求の範囲およびそれに相当するものによつて
のみ定められるべきである。
【図面の簡単な説明】
第１図は本発明による好適な実施例の特定の構
成の全体機能ブロツク図、第２図は第１図のブロ
ツクで示したタイミングブロツクの機能ブロツク
図、第３図は第１図のブロツクで示した前景発生
装置の機能ブロツク図、第４Ａ図および第４Ｂ図
は第３図で論理サブブロツクとして示したオブジ
エクトブロツクの実施例の回路図、第５図は第３
図で論理サブブロツクとして示したオブジエクト
制御ブロツクの実施例の回路図、第６図は第３図
で論理ブロツクとして示した前景ROMの実施例
の回路図、第７図は第３図で論理サブブロツクと
して示したオブジエクト・ローデイング・ブロツ
クの実施例の回路図、第８図は第３図で論理ブロ
ツクとして示したシフトレジスタの実施例の回路
図、第９図は第３図で論理サブブロツクとして示
したバツフアブロツクの実施例の回路図、第１０
図は第３図で論理サブブロツクとして示した出力
ブロツクの実施例の回路図、第１１図は第１図の
ブロツクで示した制御ブロツクの機能ブロツク
図、第１２図は第１１図の機能ブロツク図で示し
た中央ブロツクの実施例の回路図、第１３図は第
１図のブロツクで示した背景発生装置の機能ブロ
ツク図、第１４図は第１３図の機能ブロツク図で
示した背景発生装置の実施例の回路図、第１５図
は第３図で論理サブブロツクとして示した連絡ブ
ロツクの実施例の回路図、第１６図は第２図の概
略図で示したタイミングブロツクの詳細な機能ブ
ロツク図、第１７Ａ図および第１７Ｂ図は第１６
図の機能ブロツク図で示したタイミングブロツク
の実施例の回路図である。 図中、１０……前景発生装置、１２……背景発
生装置、１４……タイミングブロツク、１６……
制御ブロツク、１８……マイクロプロセツサ、３
０……クロツク装置、３２……水平カウンタ、３
４……垂直カウンタ。

Claims (1)

  1. 【特許請求の範囲】 １ ゲーム装置において一連のビデオ画像を表示
    するのに使用される監視ラスタ走査表示スクリー
    ン上に複数の前景オブジエクトおよび背景を表示
    するライン・バツフア装置において； 各画像は複数の平行水平線で構成され各線は隣
    接するピクセルに分割することによつてデジツト
    化され、かつ各水平線はアクテイブビデオ走査中
    表示スクリーン上に表示されており、 上記ライン・バツフア装置は前景記憶装置の前
    景情報としてデジタルデータのブロツクの形式で
    オブジエクト情報を記憶する前景記憶手段と；上
    記各ブロツクはゲームプレー中選択および変更可
    能な上記監視スクリーン上の位置で表示可能な上
    記スクリーンの矩形セグメントに対応しており、 背景記憶装置のデジタルデータのブロツクの形
    式で背景情報を記憶する背景記憶手段と；上記ブ
    ロツクは上記監視スクリーン上の選択および変更
    可能な矩形場所に対応しており、 デジタルデータを一時蓄積するバツフア手段
    と、 水平線を含んでいる画像のアクテイブビデオ走
    査中だが上記スクリーン上の上記水平線のアクテ
    イブビデオ走査が開始する時間に先立つて上記前
    景記憶手段から上記バツフア手段に上記監視スク
    リーン上の水平線を構成するのに十分な前景情報
    を転送する転送手段と、 上記前景記憶手段および上記背景記憶手段の上
    記データに従つて上記ラスタ表示の輝度を制御す
    ることができる手段を備えている輝度制御手段
    と、 上記輝度制御手段に伝送される前景データスト
    リームの形式で上記バツフア手段から上記水平線
    に対応する上記前景情報を出力する前景出力手段
    とを備え、 上記転送手段は、 上記前景記憶手段のオブジエクトに関連するオ
    ブジエクトパツケージ情報を記憶するオブジエク
    ト手段と、 上記前景記憶手段から上記バツフア手段に上記
    オブジエクトパツケージ情報に対応する前景デー
    タを転送するシフトレジスタ手段と、 上記背景記憶手段のブロツクに関連する背景パ
    ツケージ情報を記憶する背景手段と、 上記背景パツケージ情報を背景データストリー
    ムに変換する背景出力手段とを備えており、 上記背景データストリームは上記水平線の表示
    中上記背景記憶手段から上記背景パツケージ情報
    を読出すことによつて上記水平線のため２進デー
    タを含んでいることを特徴とするライン・バツフ
    ア装置。 ２ 特許請求の範囲第１項に記載のライン・バツ
    フア装置において、上記前景および背景記憶手段
    は読出し専用メモリであることを特徴とするライ
    ン・バツフア装置。 ３ 特許請求の範囲第２項に記載のライン・バツ
    フア装置において、上記前景ROMは4096×32ビ
    ツトにほぼ等しい容量を有していることを特徴と
    するライン・バツフア装置。 ４ 特許請求の範囲第２項に記載のライン・バツ
    フア装置において、上記背景ROMは4096×８ビ
    ツトにほぼ等しい容量を有していることを特徴と
    するライン・バツフア装置。 ５ 特許請求の範囲第１項に記載のライン・バツ
    フア装置において、上記バツフア手段は上記転送
    手段によつて交互にリフレツシユされる１対のラ
    ンダムアクセスメモリを備えていることを特徴と
    するライン・バツフア装置。 ６ 特許請求の範囲第１項に記載のライン・バツ
    フア装置において、上記制御手段は、少なくとも
    １つの上記データストリームのデータによつてア
    ドレスされて色を表わす出力を発生するカラー
    RAM手段と、上記カラーRAM手段からのデジ
    タルデータ出力をアナログ信号に変換する変換手
    段と、上記出力に応答してラスタ表示の画素の色
    および輝度を制御する手段とを備えていることを
    特徴とするライン・バツフア装置。 ７ 特許請求の範囲第１項に記載のライン・バツ
    フア装置において、該装置はさらに、上記水平線
    に平行なものと垂直なものとの１対の軸の一方に
    ついて画像全体を反転する画像フリツプ手段を備
    えていることを特徴とするライン・バツフア装
    置。 ８ 特許請求の範囲第１項に記載のライン・バツ
    フア装置において、該装置はさらに、１つの軸に
    ついて少なくとも１つのオブジエクト表示を反転
    するオブジエクトフリツプ手段を備えていること
    を特徴とするライン・バツフア装置。 ９ 特許請求の範囲第１項に記載のライン・バツ
    フア装置において、上記前景出力手段は上記バツ
    フア手段から上記前景データストリームを読出し
    上記前景および背景データストリームを単一のデ
    ータストリームに合成するためのマルチプレクサ
    およびタイミング信号と、上記単一のデータスト
    リームを上記制御手段に与える手段とを備えてい
    ることを特徴とするライン・バツフア装置。 １０ 特許請求の範囲第６項に記載のライン・バ
    ツフア装置において、上記変換手段は、 上記オブジエクトパツケージ情報を発生するマ
    イクロプロセツサ手段と、 該マイクロプロセツサ手段に接続され上記オブ
    ジエクトパツケージ情報を搬送するバス手段と、 一連のビデオ画像表示中上記マイクロプロセツ
    サ手段によつて任意回数で上記バス手段に接続可
    能であり、上記バス手段で搬送された上記オブジ
    エクトパツケージ情報を一時的に記憶する段階手
    段と、 作動的に上記段階手段および上記オブジエクト
    手段に接続され、上記マイクロプロセツサ手段の
    上記オブジエクトパツケージ情報発生を妨げるこ
    となく上記オブジエクトパツケージ情報を上記段
    階手段から上記オブジエクト手段へと移動させる
    移動手段とを備えていることを特徴とするライ
    ン・バツフア装置。 １１ 特許請求の範囲第１０項記載のライン・バ
    ツフア装置において、上記移動手段は一連のビデ
    オ画像表示中ほぼ一定の時間間隔をおいて上記オ
    ブジエクトパツケージ情報を移動させることを特
    徴とするライン・バツフア装置。 １２ 特許請求の範囲第１１項記載のライン・バ
    ツフア装置において、上記のほぼ一定の時間間隔
    は約1/30秒の時間間隔であることを特徴とするラ
    イン・バツフア装置。 １３ 特許請求の範囲第１１項記載のライン・バ
    ツフア装置において、上記移動手段は500マイク
    ロ秒程度の時間内で上記オブジエクトパツケージ
    情報を移動させることを特徴とするライン・バツ
    フア装置。 １４ 特許請求の範囲第１０項記載のライン・バ
    ツフア装置において、上記移動手段は、該移動手
    段が上記オブジエクトパツケージ情報を上記段階
    手段から上記オブジエクト手段に移動させている
    間上記マイクロプロセツサ手段が上記段階手段を
    上記バス手段に接続するのを禁止することを特徴
    とするライン・バツフア装置。
JP57144594A 1981-08-20 1982-08-20 ビデオゲ−ム装置において多数の映像を表示するライン・バツフア装置 Granted JPS5846978A (ja)

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DK (1) DK372182A (ja)
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