JP2001035149A - 行セルフ識別隠れ式リフレッシュ回路及び方法 - Google Patents
行セルフ識別隠れ式リフレッシュ回路及び方法Info
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- JP2001035149A JP2001035149A JP11184502A JP18450299A JP2001035149A JP 2001035149 A JP2001035149 A JP 2001035149A JP 11184502 A JP11184502 A JP 11184502A JP 18450299 A JP18450299 A JP 18450299A JP 2001035149 A JP2001035149 A JP 2001035149A
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Abstract
(57)【要約】
【課題】 不適当なシステムクロックが原因のデータロ
スや余分なエネルギー消費を防ぐことができるようにす
る。 【解決手段】 複数個のラッチ可能なバースト要素ＬＢ
Ｕを含有し、該バースト要素ＬＢＵがセレクタ３０、複
数個の遅延素子３２1 〜３２4 、及び状態レコーダ３４
を各々備えているような、ラッチ可能なバーストアレイ
２４を含有し、前記セレクタ３０は、状態レコーダ３４
が記録した状態に基づき選択的にリフレッシュパルスを
出力し、リフレッシュパルスは、遅延素子３２1 〜３２
4 を通して順次遅延され、擬似ＳＲＡＭの複数行をリフ
レッシュし、状態レコーダ３４は、リフレッシュパルス
が遅延素子３２1 〜３２4 に入る前に第１の状態を記録
し、リフレッシュパルスが遅延素子３２1 〜３２4 を後
にした後に第２の状態を記録する、擬似ＳＲＡＭをリフ
レッシュするための行セルフ識別隠れ式リフレッシュ回
路である。
スや余分なエネルギー消費を防ぐことができるようにす
る。 【解決手段】 複数個のラッチ可能なバースト要素ＬＢ
Ｕを含有し、該バースト要素ＬＢＵがセレクタ３０、複
数個の遅延素子３２1 〜３２4 、及び状態レコーダ３４
を各々備えているような、ラッチ可能なバーストアレイ
２４を含有し、前記セレクタ３０は、状態レコーダ３４
が記録した状態に基づき選択的にリフレッシュパルスを
出力し、リフレッシュパルスは、遅延素子３２1 〜３２
4 を通して順次遅延され、擬似ＳＲＡＭの複数行をリフ
レッシュし、状態レコーダ３４は、リフレッシュパルス
が遅延素子３２1 〜３２4 に入る前に第１の状態を記録
し、リフレッシュパルスが遅延素子３２1 〜３２4 を後
にした後に第２の状態を記録する、擬似ＳＲＡＭをリフ
レッシュするための行セルフ識別隠れ式リフレッシュ回
路である。
Description
【０００１】
【発明の属する技術分野】本発明は、リフレッシュ回路
及び方法に関するもので、特に、擬似ＳＲＡＭをリフレ
ッシュするための行セルフ識別隠れ式リフレッシュ回路
及び方法に関するものである。
及び方法に関するもので、特に、擬似ＳＲＡＭをリフレ
ッシュするための行セルフ識別隠れ式リフレッシュ回路
及び方法に関するものである。
【０００２】
【従来の技術】メモリは、回路と一体成形で設計され
る。ＤＲＡＭは、サイズが小さいという利点を有する
が、周期的なリフレッシュ作業を必要とするうえ、ＤＲ
ＡＭに使用される１Ｔ１Ｃのメモリセルを、特別なプロ
セスを経て製造する必要がある。一方、ＳＲＡＭの場
合、操作し易いという利点を有するものの、比較的広い
面積を必要とし、しかも、ＳＲＡＭに使用されるポリロ
ード４Ｔメモリセルの高抵抗抵抗器を、特別なプロセス
を経て製造する必要がある。したがって、一般に、小型
で操作し易い４Ｔ擬似ＳＲＡＭが、ＣＭＯＳプロセスに
おけるベストな選択肢となっている。
る。ＤＲＡＭは、サイズが小さいという利点を有する
が、周期的なリフレッシュ作業を必要とするうえ、ＤＲ
ＡＭに使用される１Ｔ１Ｃのメモリセルを、特別なプロ
セスを経て製造する必要がある。一方、ＳＲＡＭの場
合、操作し易いという利点を有するものの、比較的広い
面積を必要とし、しかも、ＳＲＡＭに使用されるポリロ
ード４Ｔメモリセルの高抵抗抵抗器を、特別なプロセス
を経て製造する必要がある。したがって、一般に、小型
で操作し易い４Ｔ擬似ＳＲＡＭが、ＣＭＯＳプロセスに
おけるベストな選択肢となっている。
【０００３】図５は、擬似ＳＲＡＭの構成図である。同
図において、擬似ＳＲＡＭは、メモリセルアレイ１０、
カラムデコーダ１２、ローデコーダ１４、マルチプレク
サＭ１、リフレッシュカウンタ１６、及びコントローラ
１８を備えてなる。メモリセルアレイ１０にアクセスす
るには、先ず、カラムデコーダ１２及びローデコーダ１
４でカラムアドレスＣＡ及びローアドレスＲＡをそれぞ
れ受信・デコードし、メモリセルアレイ１０にアクセス
するための駆動信号を得た後、これらの駆動信号を、メ
モリセルアレイ１０のビット線Ｂ0 ，Ｂ0 ’〜Ｂm-1 ，
Ｂm-1 ’、及び語線Ｗ0 〜Ｗn-1 に送信し、各々対応す
るメモリセルにアクセスする。逆に、メモリセルアレイ
１０をリフレッシュする場合は、先ず、リフレッシュカ
ウンタ１６で生成されたリフレッシュ信号ＲＥＦをロー
デコーダ１４で受信した後、メモリセルアレイ１０を行
単位でリフレッシュする。マルチプレクサＭ１は、ロー
アドレスＲＡ又はリフレッシュ信号ＲＥＦを、選択的に
ローデコーダ１４に送信する。リフレッシュカウンタ１
６は、コントローラ１８の制御回路の制御を受け、リフ
レッシュ信号ＲＥＦを周期的に生成する。
図において、擬似ＳＲＡＭは、メモリセルアレイ１０、
カラムデコーダ１２、ローデコーダ１４、マルチプレク
サＭ１、リフレッシュカウンタ１６、及びコントローラ
１８を備えてなる。メモリセルアレイ１０にアクセスす
るには、先ず、カラムデコーダ１２及びローデコーダ１
４でカラムアドレスＣＡ及びローアドレスＲＡをそれぞ
れ受信・デコードし、メモリセルアレイ１０にアクセス
するための駆動信号を得た後、これらの駆動信号を、メ
モリセルアレイ１０のビット線Ｂ0 ，Ｂ0 ’〜Ｂm-1 ，
Ｂm-1 ’、及び語線Ｗ0 〜Ｗn-1 に送信し、各々対応す
るメモリセルにアクセスする。逆に、メモリセルアレイ
１０をリフレッシュする場合は、先ず、リフレッシュカ
ウンタ１６で生成されたリフレッシュ信号ＲＥＦをロー
デコーダ１４で受信した後、メモリセルアレイ１０を行
単位でリフレッシュする。マルチプレクサＭ１は、ロー
アドレスＲＡ又はリフレッシュ信号ＲＥＦを、選択的に
ローデコーダ１４に送信する。リフレッシュカウンタ１
６は、コントローラ１８の制御回路の制御を受け、リフ
レッシュ信号ＲＥＦを周期的に生成する。
【０００４】図６は、図５中メモリセルアレイ１０の回
路を部分的に描いたものである。同図において、メモリ
セルアレイ１０は、語線Ｗ0 〜Ｗ3 、ビット線Ｂ0 ，Ｂ
0 ’〜Ｂ3 、Ｂ3 ’、メモリセル１、及び事前充電され
たトランジスタＴ0 ，Ｔ0 '〜Ｔ3 ，Ｔ3 ’を備えてな
る。メモリセル１は、語線Ｗ0 〜Ｗ3 とビット線Ｂ0，
Ｂ0 ’〜Ｂ3 ，Ｂ3 ’の交点に対応してそれぞれ設けら
れている。事前充電されたトランジスタは、それぞれビ
ット線Ｂ0 ，Ｂ0 ’〜Ｂ3 ，Ｂ3 ’に直列に接続してお
り、事前充電信号ＰＲＥの制御を受ける。
路を部分的に描いたものである。同図において、メモリ
セルアレイ１０は、語線Ｗ0 〜Ｗ3 、ビット線Ｂ0 ，Ｂ
0 ’〜Ｂ3 、Ｂ3 ’、メモリセル１、及び事前充電され
たトランジスタＴ0 ，Ｔ0 '〜Ｔ3 ，Ｔ3 ’を備えてな
る。メモリセル１は、語線Ｗ0 〜Ｗ3 とビット線Ｂ0，
Ｂ0 ’〜Ｂ3 ，Ｂ3 ’の交点に対応してそれぞれ設けら
れている。事前充電されたトランジスタは、それぞれビ
ット線Ｂ0 ，Ｂ0 ’〜Ｂ3 ，Ｂ3 ’に直列に接続してお
り、事前充電信号ＰＲＥの制御を受ける。
【０００５】図５及び図６に示された構造によれば、メ
モリセルアレイ１０のリフレッシュ作業は行を単位とし
て行われ、外部式（external）リフレッシュ、セルフ式
（self）リフレッシュ、及び隠れ式（hidden）リフレッ
シュの３種類に分けられる。
モリセルアレイ１０のリフレッシュ作業は行を単位とし
て行われ、外部式（external）リフレッシュ、セルフ式
（self）リフレッシュ、及び隠れ式（hidden）リフレッ
シュの３種類に分けられる。
【０００６】図７は外部式リフレッシュの時系列図、図
８はセルフ式リフレッシュの時系列図、及び図９は隠れ
式リフレッシュの時系列図である。図７において、メモ
リセルアレイ１０の外部式リフレッシュは、外部制御回
路（未図示）が供給するリフレッシュ要求により決定さ
れる。図８において、メモリセルアレイ１０のセルフ式
リフレッシュは、内部制御回路（未図示）がノンアクセ
ス周期時に供給するリフレッシュ要求により決定され
る。図９において、メモリセルアレイ１０の隠れ式リフ
レッシュは、リフレッシュの実行期間を各アクセス周期
ごとに別途追加することにより決定される。これからわ
かるように、セルフ式リフレッシュの場合、長時間に渡
り連続してメモリセルアレイ１０にアクセスしている
と、リフレッシュのために強制的な割り込みを行う必要
があり、これによってデータのロスを防いでいる。隠れ
式リフレッシュの場合、リフレッシュのための実行期間
を各アクセス周期ごとに別途追加するため、周波数の最
大操作周波数（maximam operation frequency ）が減少
する。ただ、隠れ式リフレッシュは、ＳＲＡＭに見られ
るように操作が全体的に容易であり、且つ又、小面積、
直流が小さい等の利点を有している。したがって、本発
明では隠れ式リフレッシュを採用することとする。
８はセルフ式リフレッシュの時系列図、及び図９は隠れ
式リフレッシュの時系列図である。図７において、メモ
リセルアレイ１０の外部式リフレッシュは、外部制御回
路（未図示）が供給するリフレッシュ要求により決定さ
れる。図８において、メモリセルアレイ１０のセルフ式
リフレッシュは、内部制御回路（未図示）がノンアクセ
ス周期時に供給するリフレッシュ要求により決定され
る。図９において、メモリセルアレイ１０の隠れ式リフ
レッシュは、リフレッシュの実行期間を各アクセス周期
ごとに別途追加することにより決定される。これからわ
かるように、セルフ式リフレッシュの場合、長時間に渡
り連続してメモリセルアレイ１０にアクセスしている
と、リフレッシュのために強制的な割り込みを行う必要
があり、これによってデータのロスを防いでいる。隠れ
式リフレッシュの場合、リフレッシュのための実行期間
を各アクセス周期ごとに別途追加するため、周波数の最
大操作周波数（maximam operation frequency ）が減少
する。ただ、隠れ式リフレッシュは、ＳＲＡＭに見られ
るように操作が全体的に容易であり、且つ又、小面積、
直流が小さい等の利点を有している。したがって、本発
明では隠れ式リフレッシュを採用することとする。
【０００７】図１０は、擬似ＳＲＡＭのアクセス回路の
構成を部分的に描いたものである。同図において、各メ
モリセル１は４つのトランジスタＸ1 〜Ｘ4 を備えてな
り、アクセス回路２は、２つのバッファＢＦ1 、Ｂ
Ｆ2 、カラムデコーダ３、インバータＩＮ1 、及びセン
サ増幅器ＳＡ1 を備えてなる。ここで、ＰＭＯＳトラン
ジスタの替わりにＮＭＯＳトランジスタを使用し、事前
充電信号ＰＲＥを生成することもできる。外部データＤ
inを、語線Ｗ1 、及び１組のビット線Ｂx ，Ｂx ’に対
応するメモリセル１に書き込みたい場合、先ず、外部デ
ータＤinで該ビット線Ｂx ，Ｂx ’を駆動（ビット線Ｂ
x はバッファＢＦ1 を経て、ビット線Ｂx ’はインバー
タＩＮ1 及びバッファＢＦ2 を経てそれぞれ駆動する）
した後、語線Ｗi を開き、外部データＤinをメモリセル
１に書き込む。
構成を部分的に描いたものである。同図において、各メ
モリセル１は４つのトランジスタＸ1 〜Ｘ4 を備えてな
り、アクセス回路２は、２つのバッファＢＦ1 、Ｂ
Ｆ2 、カラムデコーダ３、インバータＩＮ1 、及びセン
サ増幅器ＳＡ1 を備えてなる。ここで、ＰＭＯＳトラン
ジスタの替わりにＮＭＯＳトランジスタを使用し、事前
充電信号ＰＲＥを生成することもできる。外部データＤ
inを、語線Ｗ1 、及び１組のビット線Ｂx ，Ｂx ’に対
応するメモリセル１に書き込みたい場合、先ず、外部デ
ータＤinで該ビット線Ｂx ，Ｂx ’を駆動（ビット線Ｂ
x はバッファＢＦ1 を経て、ビット線Ｂx ’はインバー
タＩＮ1 及びバッファＢＦ2 を経てそれぞれ駆動する）
した後、語線Ｗi を開き、外部データＤinをメモリセル
１に書き込む。
【０００８】語線Ｗi 、及び１組のビット線Ｂx ，
Ｂx ’に対応するメモリセル１を読み出したい場合、先
ず、該ビット線Ｂx ，Ｂx ’をＶDD−ＶTN（ＮＭＯＳト
ランジスタで事前充電）又はＶDD（ＰＭＯＳトランジス
タで事前充電）まで事前充電した後、語線Ｗi を開き、
メモリセル１のデータＤout をセンサ増幅器ＳＡ1 を経
て読み出す。リフレッシュするには、事前充電信号ＰＲ
Ｅ及び語線Ｗi を同時に開き、メモリセル内の閉じたト
ランジスタのドレイン電圧をＶDD−ＶTN又はＶDDまで回
復させ、漏洩電流を補償する必要がある。
Ｂx ’に対応するメモリセル１を読み出したい場合、先
ず、該ビット線Ｂx ，Ｂx ’をＶDD−ＶTN（ＮＭＯＳト
ランジスタで事前充電）又はＶDD（ＰＭＯＳトランジス
タで事前充電）まで事前充電した後、語線Ｗi を開き、
メモリセル１のデータＤout をセンサ増幅器ＳＡ1 を経
て読み出す。リフレッシュするには、事前充電信号ＰＲ
Ｅ及び語線Ｗi を同時に開き、メモリセル内の閉じたト
ランジスタのドレイン電圧をＶDD−ＶTN又はＶDDまで回
復させ、漏洩電流を補償する必要がある。
【０００９】図１１は擬似ＳＲＡＭの書き込み時におけ
る時系列図、図１２は読み出し時における時系列図、及
び図１３はリフレッシュ時の時系列図である。図１１の
書き込み作業では、先ず、事前充電されたトランジスタ
Ｔx ，Ｔx ’、及びバッファＢＦ1 、ＢＦ2 が、事前充
電信号ＰＲＥ及び書き込み要求Ｗｒｉｔｅを受けてオン
状態になり、ビット線Ｂx ，Ｂx ’が外部データＤinに
駆動される。すると、語線Ｗi が開き、対応するメモリ
セル１に外部データＤinを書き込む。
る時系列図、図１２は読み出し時における時系列図、及
び図１３はリフレッシュ時の時系列図である。図１１の
書き込み作業では、先ず、事前充電されたトランジスタ
Ｔx ，Ｔx ’、及びバッファＢＦ1 、ＢＦ2 が、事前充
電信号ＰＲＥ及び書き込み要求Ｗｒｉｔｅを受けてオン
状態になり、ビット線Ｂx ，Ｂx ’が外部データＤinに
駆動される。すると、語線Ｗi が開き、対応するメモリ
セル１に外部データＤinを書き込む。
【００１０】図１２の読み出し作業では、先ず、事前充
電されたトランジスタＴx ，Ｔx ’が事前充電信号ＰＲ
Ｅを受けてオン状態になり、ビット線Ｂx ，Ｂx ’を
（ＶDD−ＶTN）程度まで事前充電する。すると、語線Ｗ
i がオン状態になり、センサ増幅器ＳＡ1 を通してメモ
リセル１にデータＤout を出力する。
電されたトランジスタＴx ，Ｔx ’が事前充電信号ＰＲ
Ｅを受けてオン状態になり、ビット線Ｂx ，Ｂx ’を
（ＶDD−ＶTN）程度まで事前充電する。すると、語線Ｗ
i がオン状態になり、センサ増幅器ＳＡ1 を通してメモ
リセル１にデータＤout を出力する。
【００１１】図１３のリフレッシュ作業では、事前充電
トランジスタＴx ，Ｔx ’が事前充電信号ＰＲＥを受け
てオン状態になると、語線Ｗi もまた同時にオン状態に
なり、リフレッシュを完了する。
トランジスタＴx ，Ｔx ’が事前充電信号ＰＲＥを受け
てオン状態になると、語線Ｗi もまた同時にオン状態に
なり、リフレッシュを完了する。
【００１２】擬似ＳＲＡＭでは、リフレッシュカウンタ
でリフレッシュローアドレスが生成されるため、比較的
長いリフレッシュ周期が必要となる。ローアドレスのデ
コード作業に必要な時間を短縮するため、Ｆｒｅｎｋｉ
ｌ（米国特許第５，１９３，０７２号）及びＧｒｅｅｎ
（米国特許第５，８３５，４０１号）はともに、既存の
リフレッシュカウンタの替わりにリングシフトレジスタ
を使用する方法を開示した。
でリフレッシュローアドレスが生成されるため、比較的
長いリフレッシュ周期が必要となる。ローアドレスのデ
コード作業に必要な時間を短縮するため、Ｆｒｅｎｋｉ
ｌ（米国特許第５，１９３，０７２号）及びＧｒｅｅｎ
（米国特許第５，８３５，４０１号）はともに、既存の
リフレッシュカウンタの替わりにリングシフトレジスタ
を使用する方法を開示した。
【００１３】図１４はリングシフトレジスタを使用した
疑似ＳＲＡＭの構成を示す図である。同図において、リ
ングシフトレジスタ１６’及びローデコーダ１４からの
出力は、マルチプレクサＭ１で選択された後、直接メモ
リセルアレイ１０の語線Ｗ0〜Ｗn-1 に送られる。
疑似ＳＲＡＭの構成を示す図である。同図において、リ
ングシフトレジスタ１６’及びローデコーダ１４からの
出力は、マルチプレクサＭ１で選択された後、直接メモ
リセルアレイ１０の語線Ｗ0〜Ｗn-1 に送られる。
【００１４】図１５は図１４中リングシフトレジスタ１
６’の回路構成を描いたものである。同図において、Ｄ
タイプの複数個のフリップフロップＤ1 〜Ｄn はリング
状に連結しており、各フリップフロップからの出力は、
システムクロックＣＬＫで同期された後、メモリセルア
レイ１０の語線にそれぞれ送られる。しかしながら、Ｆ
ｒｅｎｋｉｌ及びＧｒｅｅｎによるリングシフトレジス
タは、一周期で一行づつリフレッシュすることしかでき
ない。このため、システムクロックＣＬＫの周波数が低
すぎてリフレッシュ率が不十分のさいにデータのロスが
生じる。逆に、システムクロックＣＬＫの周波数が高す
ぎてリフレッシュ率が大きすぎると余分なエネルギー消
費が必要になる。
６’の回路構成を描いたものである。同図において、Ｄ
タイプの複数個のフリップフロップＤ1 〜Ｄn はリング
状に連結しており、各フリップフロップからの出力は、
システムクロックＣＬＫで同期された後、メモリセルア
レイ１０の語線にそれぞれ送られる。しかしながら、Ｆ
ｒｅｎｋｉｌ及びＧｒｅｅｎによるリングシフトレジス
タは、一周期で一行づつリフレッシュすることしかでき
ない。このため、システムクロックＣＬＫの周波数が低
すぎてリフレッシュ率が不十分のさいにデータのロスが
生じる。逆に、システムクロックＣＬＫの周波数が高す
ぎてリフレッシュ率が大きすぎると余分なエネルギー消
費が必要になる。
【００１５】
【発明が解決しようとする課題】以上の問題点に鑑み、
本発明は、不適当なシステムクロックが原因のデータロ
スや余分なエネルギー消費を防ぐことができるような、
行セルフ識別隠れ式のリフレッシュ回路及び方法を提供
することを目的をする。
本発明は、不適当なシステムクロックが原因のデータロ
スや余分なエネルギー消費を防ぐことができるような、
行セルフ識別隠れ式のリフレッシュ回路及び方法を提供
することを目的をする。
【００１６】
【課題を解決するための手段】上述及びその他の目的を
達成するため、本発明では、擬似ＳＲＡＭをリフレッシ
ュするための行セルフ識別隠れ式のリフレッシュ回路を
提供する。本発明によれば、本発明が提供する行セルフ
識別隠れ式のリフレッシュ回路は、ラッチ可能なバース
トアレイを備えている。該ラッチ可能なバーストアレイ
は、複数個のラッチ可能なバースト要素よりなり、これ
らバースト要素は、セレクタ、遅延素子、及び状態レコ
ーダを各々備えている。セレクタは、状態レコーダに記
録された状態に基づき、選択的にリフレッシュパルスを
出力する。リフレッシュパルスは、遅延素子を通過して
順次遅延された後、擬似ＳＲＡＭ中の複数行をリフレッ
シュする。状態レコーダは、リフレッシュパルスが遅延
素子に入る前に第１の状態を記録し、リフレッシュパル
スが遅延素子を通過した後に第２の状態を記録する。
達成するため、本発明では、擬似ＳＲＡＭをリフレッシ
ュするための行セルフ識別隠れ式のリフレッシュ回路を
提供する。本発明によれば、本発明が提供する行セルフ
識別隠れ式のリフレッシュ回路は、ラッチ可能なバース
トアレイを備えている。該ラッチ可能なバーストアレイ
は、複数個のラッチ可能なバースト要素よりなり、これ
らバースト要素は、セレクタ、遅延素子、及び状態レコ
ーダを各々備えている。セレクタは、状態レコーダに記
録された状態に基づき、選択的にリフレッシュパルスを
出力する。リフレッシュパルスは、遅延素子を通過して
順次遅延された後、擬似ＳＲＡＭ中の複数行をリフレッ
シュする。状態レコーダは、リフレッシュパルスが遅延
素子に入る前に第１の状態を記録し、リフレッシュパル
スが遅延素子を通過した後に第２の状態を記録する。
【００１７】本発明が提供する行セルフ識別隠れ式リフ
レッシュ回路によれば、セレクタはマルチプレクサを備
えており、また、各遅延素子による遅延時間は、擬似Ｓ
ＲＡＭの一行をリフレッシュするのに十分な長さであ
る。
レッシュ回路によれば、セレクタはマルチプレクサを備
えており、また、各遅延素子による遅延時間は、擬似Ｓ
ＲＡＭの一行をリフレッシュするのに十分な長さであ
る。
【００１８】本発明が提供する行セルフ識別隠れ式リフ
レッシュ回路によれば、状態レコーダは、リフレッシュ
パルスが遅延素子に入る前の時点で第１の状態にセット
し、リフレッシュパルスが遅延素子を通過した時点で第
２の状態にセットするための、ＳＲフリップフロップを
備えている。
レッシュ回路によれば、状態レコーダは、リフレッシュ
パルスが遅延素子に入る前の時点で第１の状態にセット
し、リフレッシュパルスが遅延素子を通過した時点で第
２の状態にセットするための、ＳＲフリップフロップを
備えている。
【００１９】また、本発明が提供する、擬似ＳＲＡＭを
リフレッシュするための行セルフ識別隠れ式のリフレッ
シュ方法は、（ａ）一リフレッシュ期間をスタートする
にあたり、リフレッシュパルスを生成する段階と、
（ｂ）前記リフレッシュ期間の一システムクロックにつ
き、前記リフレッシュパルスを順次遅延させ、擬似ＳＲ
ＡＭ中複数行の語線を順次リフレッシュする段階と、
（ｃ）前記擬似ＳＲＡＭ中全語線のリフレッシュ状態を
記録する段階と、並びに（ｄ）前記リフレッシュ期間の
続く一システムクロックにつき、記録された前記擬似Ｓ
ＲＡＭのリフレッシュ状態に基づき、まだリフレッシュ
されていない語線のうちすでにリフレッシュ済みの最後
の語線に最も近いものからスタートして（ｂ）及び
（ｃ）の操作を繰り返し、前記擬似ＳＲＡＭが全てリフ
レッシュされるまで同作業を続ける段階と、を含有す
る。
リフレッシュするための行セルフ識別隠れ式のリフレッ
シュ方法は、（ａ）一リフレッシュ期間をスタートする
にあたり、リフレッシュパルスを生成する段階と、
（ｂ）前記リフレッシュ期間の一システムクロックにつ
き、前記リフレッシュパルスを順次遅延させ、擬似ＳＲ
ＡＭ中複数行の語線を順次リフレッシュする段階と、
（ｃ）前記擬似ＳＲＡＭ中全語線のリフレッシュ状態を
記録する段階と、並びに（ｄ）前記リフレッシュ期間の
続く一システムクロックにつき、記録された前記擬似Ｓ
ＲＡＭのリフレッシュ状態に基づき、まだリフレッシュ
されていない語線のうちすでにリフレッシュ済みの最後
の語線に最も近いものからスタートして（ｂ）及び
（ｃ）の操作を繰り返し、前記擬似ＳＲＡＭが全てリフ
レッシュされるまで同作業を続ける段階と、を含有す
る。
【００２０】
【発明の実施の形態】本発明の上述及びその他の目的、
特徴、及び長所をいっそう明瞭にするため、以下に好ま
しい実施の形態を挙げ、図を参照しつつさらに詳しく説
明する。
特徴、及び長所をいっそう明瞭にするため、以下に好ま
しい実施の形態を挙げ、図を参照しつつさらに詳しく説
明する。
【００２１】本実施の形態では、隠れ式リフレッシュの
操作全体の簡易化を図るため、入力及び出力信号として
ＳＲＡＭと同規格のものを使用し、さらに、メモリセル
として小面積・低直流の４Ｔメモリセルを使用する。隠
れ式リフレッシュでは、各アクセス周期ごとに事前充
電、読み出し、書き込み、及びリフレッシュが全て実行
される。したがって、本発明の主な特徴は、アクセス周
期のリフレッシュ期間ごとに擬似ＳＲＡＭの語線を複数
行リフレッシュすることにより、リフレッシュ作業が遅
すぎてデータのロスが生じたり、リフレッシュ作業の繰
り返しで効率が下がったりするのを防ぐ点にある。
操作全体の簡易化を図るため、入力及び出力信号として
ＳＲＡＭと同規格のものを使用し、さらに、メモリセル
として小面積・低直流の４Ｔメモリセルを使用する。隠
れ式リフレッシュでは、各アクセス周期ごとに事前充
電、読み出し、書き込み、及びリフレッシュが全て実行
される。したがって、本発明の主な特徴は、アクセス周
期のリフレッシュ期間ごとに擬似ＳＲＡＭの語線を複数
行リフレッシュすることにより、リフレッシュ作業が遅
すぎてデータのロスが生じたり、リフレッシュ作業の繰
り返しで効率が下がったりするのを防ぐ点にある。
【００２２】次に、本発明の一実施の形態をさらに詳細
に説明する。
に説明する。
【００２３】図１は、本発明による行セルフ識別隠れ式
リフレッシュ回路の構成図である。同図によれば、行セ
ルフ識別隠れ式リフレッシュ回路は、リフレッシュカウ
ンタ２０、コントローラ２２、及びラッチ可能なバース
トアレイ２４を備えてなる。リフレッシュカウンタ２０
は、漏洩電流の量に応じて周期的にリフレッシュメッセ
ージＴＭ0 を生成し、リフレッシュ信号を生成するよう
ラッチ可能なバーストアレイ２４に通知する。すると、
コントローラ２２が、システムクロックＣＬＫに基づ
き、事前充電に対応する時間、即ちＰＲＥａ信号を算出
する。コントローラ２２はまた、各アクセス周期におけ
る読み書き及びリフレッシュに対応する時間、即ちＷａ
信号及びＲＥＦａ信号も算出する。算出されたこれらの
信号は、ラッチ可能なバーストアレイ２４に送られ、各
語線に対する駆動信号を生成するのに使用される。
リフレッシュ回路の構成図である。同図によれば、行セ
ルフ識別隠れ式リフレッシュ回路は、リフレッシュカウ
ンタ２０、コントローラ２２、及びラッチ可能なバース
トアレイ２４を備えてなる。リフレッシュカウンタ２０
は、漏洩電流の量に応じて周期的にリフレッシュメッセ
ージＴＭ0 を生成し、リフレッシュ信号を生成するよう
ラッチ可能なバーストアレイ２４に通知する。すると、
コントローラ２２が、システムクロックＣＬＫに基づ
き、事前充電に対応する時間、即ちＰＲＥａ信号を算出
する。コントローラ２２はまた、各アクセス周期におけ
る読み書き及びリフレッシュに対応する時間、即ちＷａ
信号及びＲＥＦａ信号も算出する。算出されたこれらの
信号は、ラッチ可能なバーストアレイ２４に送られ、各
語線に対する駆動信号を生成するのに使用される。
【００２４】図２は、図１中ラッチ可能なバーストアレ
イの回路構成を詳細に描いたものである。同図におい
て、ラッチ可能なバーストアレイ２４は、直列に連結さ
れた複数個のラッチ可能なバースト要素（latchable bu
rst element 、ＬＢＵ）を備えており、該バースト要素
（ＬＢＵ）は、セレクタ３０、遅延素子３２1 〜３２4
（本実施の形態では４個使用）、及び状態レコーダ３４
（図中、ＳＲフリップフロップで示される）を各々備え
ている。
イの回路構成を詳細に描いたものである。同図におい
て、ラッチ可能なバーストアレイ２４は、直列に連結さ
れた複数個のラッチ可能なバースト要素（latchable bu
rst element 、ＬＢＵ）を備えており、該バースト要素
（ＬＢＵ）は、セレクタ３０、遅延素子３２1 〜３２4
（本実施の形態では４個使用）、及び状態レコーダ３４
（図中、ＳＲフリップフロップで示される）を各々備え
ている。
【００２５】ラッチ可能な各バースト要素（ＬＢＵ）で
は、セレクタ３０が、各アクセス周期のリフレッシュ期
間（ＰＲＥｒ信号で表わされる）において、省略値（図
２中の０Ｖ）、先行するラッチ可能なバースト要素から
の出力、及びＲＥＦａ信号（ＰＲＥｒ信号で表されるリ
フレッシュ期間中第１回目のリフレッシュ作業を表わ
す）のうちの１つを選択する。この選択は、状態レコー
ダ３４に記録された状態（ＳＲフリップフロップからの
出力Ｑで表される）、又はリフレッシュ期間を表わすＰ
ＲＥｒ信号に基づいて行われる。ＰＲＥｒ信号が０Ｖ又
はＬの時、即ちリフレッシュ期間ではない時、マルチプ
レクサＭ１（図１）は、ラッチ可能なバーストアレイ２
４からの出力ではなく、ローデコーダ１４からの出力を
選択する。したがって、セレクタ３０の省略値は０Ｖで
ある。反対に、ＰＲＥｒ信号が５Ｖ又はＨの時、即ちリ
フレッシュ期間にある時、セレクタ３０は、ローデコー
ダ１４からの出力ではなくラッチ可能なバーストアレイ
２４からの出力を選択する。したがって、セレクタ３０
は、状態レコーダ３４に記録された状態に基づき、先行
するラッチ可能なバーストアレイ２４からの出力、又は
ＲＥＦａ信号を選択する。
は、セレクタ３０が、各アクセス周期のリフレッシュ期
間（ＰＲＥｒ信号で表わされる）において、省略値（図
２中の０Ｖ）、先行するラッチ可能なバースト要素から
の出力、及びＲＥＦａ信号（ＰＲＥｒ信号で表されるリ
フレッシュ期間中第１回目のリフレッシュ作業を表わ
す）のうちの１つを選択する。この選択は、状態レコー
ダ３４に記録された状態（ＳＲフリップフロップからの
出力Ｑで表される）、又はリフレッシュ期間を表わすＰ
ＲＥｒ信号に基づいて行われる。ＰＲＥｒ信号が０Ｖ又
はＬの時、即ちリフレッシュ期間ではない時、マルチプ
レクサＭ１（図１）は、ラッチ可能なバーストアレイ２
４からの出力ではなく、ローデコーダ１４からの出力を
選択する。したがって、セレクタ３０の省略値は０Ｖで
ある。反対に、ＰＲＥｒ信号が５Ｖ又はＨの時、即ちリ
フレッシュ期間にある時、セレクタ３０は、ローデコー
ダ１４からの出力ではなくラッチ可能なバーストアレイ
２４からの出力を選択する。したがって、セレクタ３０
は、状態レコーダ３４に記録された状態に基づき、先行
するラッチ可能なバーストアレイ２４からの出力、又は
ＲＥＦａ信号を選択する。
【００２６】本実施の形態において、状態レコーダ３４
は、リフレッシュパルスがラッチ可能なバースト要素に
入る前は第１の状態（例えば「Ｈ」など）に、リフレッ
シュパルスがラッチ可能なバースト要素を通過した後は
第２の状態（例えば「Ｌ」など）に、それぞれセットさ
れる。したがって、状態レコーダ３４に記録された状態
が「Ｌ」であるということは、リフレッシュパルスがま
だラッチ可能なバースト要素に入っていないか、或いは
ラッチ可能なバースト要素をすでに後にしたかのいずれ
かであることを示しており、この時セレクタ３０は、先
行するラッチ可能なバースト要素からの出力を選択す
る。状態レコーダ３４に記録された状態が「Ｈ」である
ということは、リフレッシュパルスがすでにラッチ可能
なバースト要素に入ったか、或いはラッチ可能なバース
ト要素をまだ後にしていないかのいずれかであることを
示しており、この時セレクタ３０はＲＥＦａ信号を選択
し、該ラッチ可能なバースト要素に対応するリフレッシ
ュ作業を再開する。
は、リフレッシュパルスがラッチ可能なバースト要素に
入る前は第１の状態（例えば「Ｈ」など）に、リフレッ
シュパルスがラッチ可能なバースト要素を通過した後は
第２の状態（例えば「Ｌ」など）に、それぞれセットさ
れる。したがって、状態レコーダ３４に記録された状態
が「Ｌ」であるということは、リフレッシュパルスがま
だラッチ可能なバースト要素に入っていないか、或いは
ラッチ可能なバースト要素をすでに後にしたかのいずれ
かであることを示しており、この時セレクタ３０は、先
行するラッチ可能なバースト要素からの出力を選択す
る。状態レコーダ３４に記録された状態が「Ｈ」である
ということは、リフレッシュパルスがすでにラッチ可能
なバースト要素に入ったか、或いはラッチ可能なバース
ト要素をまだ後にしていないかのいずれかであることを
示しており、この時セレクタ３０はＲＥＦａ信号を選択
し、該ラッチ可能なバースト要素に対応するリフレッシ
ュ作業を再開する。
【００２７】図３は、図２中のラッチ可能なバーストア
レイ２４の時系列図である。同図において、信号Ｗr0〜
Ｗrn-1は、ラッチ可能なバーストアレイ２４から語線Ｗ
0 〜Ｗn-1 に向けて出力された駆動信号をそれぞれ表わ
している。ＲＥＦ信号、及びＰＲＥｒ信号は、擬似ＳＲ
ＡＭを１回完全にリフレッシュする（リフレッシュメッ
セージＴＭ0 で表される）のに使用されるリフレッシュ
時間、及び一アクセス周期（システムクロックＣＬＫで
表される）においてリフレッシュに使用される時間、を
それぞれ表わしている。
レイ２４の時系列図である。同図において、信号Ｗr0〜
Ｗrn-1は、ラッチ可能なバーストアレイ２４から語線Ｗ
0 〜Ｗn-1 に向けて出力された駆動信号をそれぞれ表わ
している。ＲＥＦ信号、及びＰＲＥｒ信号は、擬似ＳＲ
ＡＭを１回完全にリフレッシュする（リフレッシュメッ
セージＴＭ0 で表される）のに使用されるリフレッシュ
時間、及び一アクセス周期（システムクロックＣＬＫで
表される）においてリフレッシュに使用される時間、を
それぞれ表わしている。
【００２８】図１〜図３からわかるように、リフレッシ
ュメッセージＴＭ0 が、ラッチ可能なバーストアレイ２
４にリフレッシュ信号を生成するよう通知し、ＰＲＥｒ
信号が「Ｈ」（リフレッシュ中）である時、Ｒｉｎｉｔ
信号（リフレッシュパルス）が、第１のラッチ可能なバ
ースト要素を経てラッチ可能なバーストアレイ２４に入
力され、遅延素子３２1 〜３２4 を通じて一連のリフレ
ッシュ信号を生成する。これは、一アクセス周期におけ
るリフレッシュ作業が終了するか、或いはラッチ可能な
バーストアレイ２１の末端に到着するまで続けられる。
もし、リフレッシュパルスがラッチ可能なバーストアレ
イ２４の末端にまだ達していない場合は、状態レコーダ
３４がリフレッシュパルスの位置を前記方法に基づいて
記録し、次のアクセス周期のリフレッシュ期間がスター
トする時に、その記録された位置に対応するバースト要
素からリフレッシュ作業を再開する。反対に、リフレッ
シュパルスがラッチ可能なバーストアレイ２４の末端に
達した場合は、次のリフレッシュメッセージを受信する
までの間、リフレッシュ作業を停止する。
ュメッセージＴＭ0 が、ラッチ可能なバーストアレイ２
４にリフレッシュ信号を生成するよう通知し、ＰＲＥｒ
信号が「Ｈ」（リフレッシュ中）である時、Ｒｉｎｉｔ
信号（リフレッシュパルス）が、第１のラッチ可能なバ
ースト要素を経てラッチ可能なバーストアレイ２４に入
力され、遅延素子３２1 〜３２4 を通じて一連のリフレ
ッシュ信号を生成する。これは、一アクセス周期におけ
るリフレッシュ作業が終了するか、或いはラッチ可能な
バーストアレイ２１の末端に到着するまで続けられる。
もし、リフレッシュパルスがラッチ可能なバーストアレ
イ２４の末端にまだ達していない場合は、状態レコーダ
３４がリフレッシュパルスの位置を前記方法に基づいて
記録し、次のアクセス周期のリフレッシュ期間がスター
トする時に、その記録された位置に対応するバースト要
素からリフレッシュ作業を再開する。反対に、リフレッ
シュパルスがラッチ可能なバーストアレイ２４の末端に
達した場合は、次のリフレッシュメッセージを受信する
までの間、リフレッシュ作業を停止する。
【００２９】この構造では、数個のシステムクロックに
より擬似ＳＲＡＭ全体をリフレッシュすることができ、
且つ又、従来型のリング構造のようなリフレッシュの重
複を避けることができる。さらに又、各遅延素子により
提供される遅延時間は、一連のリフレッシュに必要な時
間であり、且つ又、各ラッチ可能バースト要素の遅延素
子の数は、リフレッシュの負荷及び最大操作周波数に基
づき決定することができる。即ち、遅延素子の数は、最
大操作周波数への要求が低いほど多く設けることがで
き、逆に、最高操作周波数への要求が高いほど少なく抑
える必要がある（たった１つの場合も有り得る）。本発
明による構造は、リングシフトレジスタのそれに非常に
似通っている。両者の相違点は、本発明による構造が、
高周波数でも余分なリフレッシュ作業を行う必要がなく
（リング状ではないため）、同時に数個のラッチ可能バ
ースト要素を通過することによりリフレッシュ時間を短
縮できる、という点にある。よって、本発明による構造
が、従来のそれよりも優れた特徴及び効能を備えている
ことが明らかである。
より擬似ＳＲＡＭ全体をリフレッシュすることができ、
且つ又、従来型のリング構造のようなリフレッシュの重
複を避けることができる。さらに又、各遅延素子により
提供される遅延時間は、一連のリフレッシュに必要な時
間であり、且つ又、各ラッチ可能バースト要素の遅延素
子の数は、リフレッシュの負荷及び最大操作周波数に基
づき決定することができる。即ち、遅延素子の数は、最
大操作周波数への要求が低いほど多く設けることがで
き、逆に、最高操作周波数への要求が高いほど少なく抑
える必要がある（たった１つの場合も有り得る）。本発
明による構造は、リングシフトレジスタのそれに非常に
似通っている。両者の相違点は、本発明による構造が、
高周波数でも余分なリフレッシュ作業を行う必要がなく
（リング状ではないため）、同時に数個のラッチ可能バ
ースト要素を通過することによりリフレッシュ時間を短
縮できる、という点にある。よって、本発明による構造
が、従来のそれよりも優れた特徴及び効能を備えている
ことが明らかである。
【００３０】図４は、行セルフ識別機能を提供できるよ
うな隠れ式リフレッシュ方法のフローチャートである。
先ずステップＳ１では、リフレッシュ作業がスタートす
るにあたり、リフレッシュパルスを生成する。ついでス
テップＳ２では、リフレッシュ周期の一システムクロッ
クにつき、遅延素子を通してリフレッシュパルスを順次
遅延し、全語線のうち複数行をリフレッシュする。次に
ステップＳ３では、擬似ＳＲＡＭの全語線のリフレッシ
ュ状態を記録する。そしてステップＳ４では、次のシス
テムクロックにおいて、まだリフレッシュされていない
語線のうちすでにリフレッシュ済みの最後の語線に最も
近いものからスタートしてステップＳ２及びＳ３を繰り
返し、擬似ＳＲＡＭが全てリフレッシュされるまで同様
な手続きを続ける。
うな隠れ式リフレッシュ方法のフローチャートである。
先ずステップＳ１では、リフレッシュ作業がスタートす
るにあたり、リフレッシュパルスを生成する。ついでス
テップＳ２では、リフレッシュ周期の一システムクロッ
クにつき、遅延素子を通してリフレッシュパルスを順次
遅延し、全語線のうち複数行をリフレッシュする。次に
ステップＳ３では、擬似ＳＲＡＭの全語線のリフレッシ
ュ状態を記録する。そしてステップＳ４では、次のシス
テムクロックにおいて、まだリフレッシュされていない
語線のうちすでにリフレッシュ済みの最後の語線に最も
近いものからスタートしてステップＳ２及びＳ３を繰り
返し、擬似ＳＲＡＭが全てリフレッシュされるまで同様
な手続きを続ける。
【００３１】以上に好ましい実施の形態を開示したが、
これらは決して本発明の範囲を限定するものではなく、
当該技術に熟知した者ならば誰でも、本発明の精神と領
域を脱しない範囲内で各種の変動や潤色を加えられるべ
きであって、従って本発明の保護範囲は特許請求の範囲
で指定した内容を基準とする。
これらは決して本発明の範囲を限定するものではなく、
当該技術に熟知した者ならば誰でも、本発明の精神と領
域を脱しない範囲内で各種の変動や潤色を加えられるべ
きであって、従って本発明の保護範囲は特許請求の範囲
で指定した内容を基準とする。
【００３２】
【発明の効果】本発明による行セルフ識別隠れ式リフレ
ッシュ回路及び方法では、各アクセス周期のリフレッシ
ュ期間ごとに、擬似ＳＲＡＭの語線中複数行を、ラッチ
可能なバーストアレイを使用してリフレッシュし、さら
に該リフレッシュ期間の終了地点を記録する。このた
め、高周波数、低周波数のいずれの場合においても、リ
ングシフトレジスタを使用した従来技術より優れた特性
・効能を示すことができる。
ッシュ回路及び方法では、各アクセス周期のリフレッシ
ュ期間ごとに、擬似ＳＲＡＭの語線中複数行を、ラッチ
可能なバーストアレイを使用してリフレッシュし、さら
に該リフレッシュ期間の終了地点を記録する。このた
め、高周波数、低周波数のいずれの場合においても、リ
ングシフトレジスタを使用した従来技術より優れた特性
・効能を示すことができる。
【図１】本発明による行セルフ識別隠れ式リフレッシュ
回路の構成図である。
回路の構成図である。
【図２】本発明によるラッチ可能なバーストアレイの詳
細な回路図である。
細な回路図である。
【図３】図２で示したラッチ可能なバーストアレイの時
系列図である。
系列図である。
【図４】本発明による行セルフ識別隠れ式リフレッシュ
方法のフローチャートである。
方法のフローチャートである。
【図５】擬似ＳＲＡＭの構成図である。
【図６】図５中のメモリセルアレイの部分的回路図であ
る。
る。
【図７】外部式リフレッシュの時系列図である。
【図８】セルフ式リフレッシュの時系列図である。
【図９】隠れ式リフレッシュの時系列図である。
【図１０】擬似ＳＲＡＭのアクセス回路の部分的構成図
である。
である。
【図１１】擬似ＳＲＡＭの書き込み時における時系列図
である。
である。
【図１２】擬似ＳＲＡＭの読み出し時における時系列図
である。
である。
【図１３】擬似ＳＲＡＭのリフレッシュ時の時系列図で
ある。
ある。
【図１４】リングシフトレジスタを使用した疑似ＳＲＡ
Ｍの構成図である。
Ｍの構成図である。
【図１５】図１４で示したリングシフトレジスタの回路
図である。
図である。
１ メモリセル ２ アクセス回路 ３ カラムデコーダ １０ メモリセルアレイ １２ カラムデコーダ １４ ローレコーダ １６ リフレッシュカウンタ １６’ シフトレジスタ １８ コントローラ ２０ リフレッシュカウンタ ２２ コントローラ ２４ ラッチ可能なバーストアレイ ３０ セレクタ ３２1 遅延素子 ３２2 遅延素子 ３２3 遅延素子 ３２4 遅延素子 ３４ 状態レコーダ Ｍ１ マルチプレクサ
Claims (5)
- 【請求項１】 複数個のラッチ可能なバースト要素を含
有し、該バースト要素がセレクタ、複数個の遅延素子、
及び状態レコーダを各々備えているような、ラッチ可能
なバーストアレイを含有し、 前記セレクタは、前記状態レコーダが記録した状態に基
づき選択的にリフレッシュパルスを出力し、前記リフレ
ッシュパルスは、前記遅延素子を通して順次遅延され、
擬似ＳＲＡＭの複数行をリフレッシュし、前記状態レコ
ーダは、前記リフレッシュパルスが前記遅延素子に入る
前に第１の状態を記録し、前記リフレッシュパルスが前
記遅延素子を後にした後に第２の状態を記録する、擬似
ＳＲＡＭをリフレッシュするための行セルフ識別隠れ式
リフレッシュ回路。 - 【請求項２】 前記セレクタはマルチプレクサを含有
し、前記状態レコーダはＳＲフリップフロップを含有す
る、請求項１に記載の行セルフ識別隠れ式リフレッシュ
回路。 - 【請求項３】 前記各遅延素子による遅延時間は、擬似
ＳＲＡＭの一行をリフレッシュするのに十分なだけ持続
する、請求項１に記載の行セルフ識別隠れ式リフレッシ
ュ回路。 - 【請求項４】 前記セレクタはマルチプレクサを含有
し、前記状態レコーダはＳＲフリップフロップを含有
し、前記ＳＲフリップフロップは、前記リフレッシュパ
ルスが前記遅延素子の第１番目の遅延素子に入る前に第
１の状態にセットされ、前記リフレッシュパルスが前記
遅延素子の最後の遅延素子を後にした後に第２の状態に
リセットされる、請求項１に記載の行セルフ識別隠れ式
リフレッシュ回路。 - 【請求項５】 （ａ）一リフレッシュ期間をスタートす
るにあたり、リフレッシュパルスを生成する段階と、 （ｂ）前記リフレッシュ期間の一システムクロックにつ
き、前記リフレッシュパルスを順次遅延させ、擬似ＳＲ
ＡＭ中複数行の語線を順次リフレッシュする段階と、 （ｃ）前記擬似ＳＲＡＭ中全語線のリフレッシュ状態を
記録する段階と、並びに（ｄ）前記リフレッシュ期間の
続く一システムクロックにつき、まだリフレッシュされ
ていない語線のうちすでにリフレッシュ済みの最後の語
線に最も近い語線からスタートして（ｂ）及び（ｃ）の
操作を繰り返し、前記擬似ＳＲＡＭが全てリフレッシュ
されるまで同作業を続ける段階と、を含有する、擬似Ｓ
ＲＡＭをリフレッシュするための行セルフ識別隠れ式リ
フレッシュ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184502A JP2001035149A (ja) | 1999-06-30 | 1999-06-30 | 行セルフ識別隠れ式リフレッシュ回路及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184502A JP2001035149A (ja) | 1999-06-30 | 1999-06-30 | 行セルフ識別隠れ式リフレッシュ回路及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035149A true JP2001035149A (ja) | 2001-02-09 |
Family
ID=16154319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11184502A Pending JP2001035149A (ja) | 1999-06-30 | 1999-06-30 | 行セルフ識別隠れ式リフレッシュ回路及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001035149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466623B2 (en) | 2005-05-30 | 2008-12-16 | Hynix Semiconductor Inc. | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof |
| TWI460725B (zh) * | 2004-02-03 | 2014-11-11 | Renesas Electronics Corp | 半導體記憶裝置 |
-
1999
- 1999-06-30 JP JP11184502A patent/JP2001035149A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI460725B (zh) * | 2004-02-03 | 2014-11-11 | Renesas Electronics Corp | 半導體記憶裝置 |
| US7466623B2 (en) | 2005-05-30 | 2008-12-16 | Hynix Semiconductor Inc. | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof |
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