JP2002197861A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2002197861A JP2001332613A JP2001332613A JP2002197861A JP 2002197861 A JP2002197861 A JP 2002197861A JP 2001332613 A JP2001332613 A JP 2001332613A JP 2001332613 A JP2001332613 A JP 2001332613A JP 2002197861 A JP2002197861 A JP 2002197861A
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Abstract

(57)【要約】 （修正有） 【課題】内部的にリフレッシュ機能を行い且つ外部的に
はSRAM製品のようなタイミング条件で動作する半導体メ
モリ装置を提供する。 【解決手段】複数のリフレッシュ型メモリセルからな
り、複数のメモリセルアレイブロック40を備えた半導体
メモリ装置に関し、ビットライン方向に２個のメモリセ
ルアレイブロックで共有される複数のサブワードライン
ドライバ20と、複数のブロックセンスアンプ30と、LAド
ライバ、PXiD回路、BSYD回路を含む複数の回路ブロック
と、複数のBSYD回路のうち少なくとも２個のBSYD回路を
同時に活性化させる複数のブロックコントロールユニッ
ト10とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
とその動作方法に係るもので、特に、貯蔵されたデータ
をリフレッシュすべきメモリセルを持ったメモリ装置に
おいて、内部的にリフレッシュ機能を行い且つ外部的に
はSRAM製品のようなタイミング条件で動作する半導体メ
モリ装置及びその動作方法に関する。
【０００２】
【従来の技術】一般に、ランダムアクセスメモリ（RA
M）は、メモリセルとして知られた個別的にアドレスの
指定可能なエレメントのアレイ内にデータを貯蔵する。
二つの基本的なRAMセル、すなわち、スタティックRAM
（SRAM）セルとダイナミックRAM（DRAM）セルが多く用
いられている。SARMセルは無期限にデータを貯蔵できる
スタティックラッチング構造（例えば、６個のトランジ
スタ、或いは４個のトランジスタと２個の抵抗で構成さ
れる）をもつ。DRAMセルは貯蔵ノード（例えば、１個の
キャパシタ）と単一のアクセストランジスタをもち、貯
蔵ノードが充電されることによりセルにデータが貯蔵さ
れる。
【０００３】全てのキャパシタで電荷のリークが発生す
るため、DRAMセルはデータを永久的に貯蔵できないとい
う特徴をもつ。充電された貯蔵ノードは放電されて、結
局データエラーを発生させる。このような現象を防止す
るため、DRAMセルは周期的な“リフレッシュ”動作を必
要とする。即ち、充電されたセルを再充電しなければな
らない。このような周期的なリフレッシュ機能は秒当た
り数回程度それぞれのセルで行われ、これによりデータ
の損失が防止される。
【０００４】データの損失が発生する前に各セルでDRAM
リフレッシュ動作を実行するリフレッシュ回路が必要で
ある。初期のDRAM（特に、外部的にSRAM製品のようなタ
イミング条件で動作するDRAM）は外部のメモリコントロ
ーラによる制御に従って必要なリフレッシュ回路機能を
行う。最近、多くののDRAMはリフレッシュ回路が統合さ
れた内部論理回路を具備するので、“内部リフレッシュ
動作”を行うことができる。従来、内部リフレッシュDR
AMは外部動作条件がSRAMとは異なっていた。特に、従来
の内部リフレッシュDRAMはSRAMでは要求されない二つの
外部動作条件、即ち、各書込サイクルの最後に付加され
る有限書込回復時間と最大書込サイクル時間のうちの少
なくとも一つを満足する必要がある。以下に説明するよ
うに、所要書込回復時間はDRAM書込アクセス時間を一般
のリードアクセス時間よりも長くし、最大書込サイクル
時間は外部書込サイクルの長さに上限を付加する。
【０００５】このような特性にもかかわらず、DRAMはSR
AMと異なった利点をもつ。その１つはDRAMメモリセルは
類似した工程を通して製造されるSRAMメモリセルよりも
そのサイズが格段に小さいことである。サイズの小さい
ことは装置の費用を低廉にし、同一のメモリ費用で一層
多くのデータを貯蔵することを可能にする。従って、周
辺回路に付加的な外部動作条件を付加することなくSRAM
を代替できるDRAMを開発することが好ましい。
【０００６】1989年6月12日付でカズヒロサワダに与え
られた“リフレッシュ動作を改善した動的読出/書込メ
モリ装置”に関する米国特許第4,984,208号には、書込
回復時間条件と最大サイクル時間条件を有するDRAM回路
が開示されている。
【０００７】一方、分割ワードラインアクチベーション
機能をもつ通常のノーマルDRAMにおけるDRAMセルアレイ
配置構造の一例が、2000年2月29日付でタカハシ等に与
えられた米国特許第6,031,779号に開示されている。タ
カハシ特許においてメモリセルアレイのサブアレイは、
それぞれブロックセンスアンプエリアとサブワードライ
ンドライバエリアにより囲まれるように形成される。こ
のようなDRAMセルアレイ配置構造の理解を助けるため図
１を参照して説明する。
【０００８】図１は、本発明に適用される分割ワードラ
インアクチベーション機能をもつリフレッシュ型半導体
メモリ装置の配置図である。即ち、図１に示すように、
複数のメモリセルアレイブロック40はｎ個の行ブロック
とｍ個の列ブロックに分かれ、複数のブロックセンスア
ンプ30はビット線方向（行方向）に配列された複数のセ
ルアレイブロック40の各間に配置されている。ブロック
センスアンプ30はメモリセルアレイブロック40の両端に
配置された場合を除いて２個のメモリセルアレイブロッ
ク40で共有される。ワード線方向（列方向）に配列され
た複数のメモリセルアレイブロック40の各間にはサブワ
ードラインドライバ20（SWD）が配置されており、２個
のメモリセルアレイブロック40が一つのサブワードライ
ンドライバ20を共有する構造になっている。図１では図
示されていないが、前記行方向にローデコーダーが配置
される場合は前記列方向にカラムデコーダーが配置され
る。前記ローデコーダーとカラムデコーダーは特定メモ
リセルのアドレスを指定する。
【０００９】図１の配置構造は、分割ワードラインアク
チベーション方式においてレイアウト上のエリア損失を
最小化させる。しかし、メモリセルアレイブロックの集
合からなるマット（mat）またはバンク（bank）の縁部
に配置されたブロックセンスアンプ30及びサブワードラ
インドライバ20は共有されることなく一つのメモリセル
アレイブロック40のみに連結される。図１において、ブ
ロックセンスアンプ30の領域とサブワードラインドライ
バ20の領域とが交差する地点にそれぞれ位置する領域が
見られる。この交差地点の領域は、一般に、交差領域、
クロスエリア、またはコンジャンクションエリア50と通
称される。これらの用語のうち本明細書ではコンジャン
クションエリアを用いる。コンジャンクションエリア50
には、図２及び図３に示すように、ブロックセンスアン
プ30を駆動するLAドライバ300,350と、サブワードライ
ンドライバ20を駆動するためのPXiD回路100と、LAドラ
イバを選択的にイネーブルさせるためのBSYD回路200
と、が位置する。
【００１０】上記のような配置構造でビットラインBLが
プリチャージされてから、一つのノーマルワードライン
イネーブル信号NEWとアドレスコーディングLSB信号PXi
が印加されてマット（バンク）の列方向に配置されたワ
ードラインの中で一つを選択的に活性化させると、選択
されたワードラインはこれに連結された各メモリセル内
部のアクセストランジスタをオンさせて、各メモリセル
の貯蔵ノードと前記メモリセルに連結された特定したビ
ットラインが電荷を共有できるようにする。ブロックセ
ンスアンプ30はディベロップ（develop）されたビット
ラインをセンシングした後、センシングされたデータを
内部のラッチに貯蔵する。貯蔵されたデータはカラムア
ドレスデコーディング信号に応答するカラム選択ライン
（CSL）のイネーブルに従い入出力I/Oラインに伝送され
る。この場合、カラム選択ライン（CSL）がイネーブル
されなくずに入出力I/Oラインに伝送されなかったデー
タは、ワードラインが活性化されている間に対応するメ
モリセルに再書込されて一種のリフレッシュ動作のアク
チブ復元が行われる。
【００１１】通常のDRAMアーキテクチャにおいて、デバ
イスがアクチブ動作状態であるかリフレッシュ動作状態
であるかに拘わらず、ワードラインがイネーブルされる
と、イネーブルされたワードラインに連結されたメモリ
セルが全てチャージシェアリング（charge sharing）す
る。選択されたメモリセルアレイブロックのビットライ
ンに連結されたブロックセンスアンプ30がセンシング動
作をするためには、コンジャンクションエリア50内のLA
ドライバがまず駆動されるべきである。この場合、相当
量のアクチブパワーの消耗が起こる。このようなパワー
消耗を減らすための通常の方法が分割（partial）ワー
ドラインアクチベーションである。アクチブパワー消耗
をもっと減らすためワードラインのイネーブル及びLAド
ライバを駆動する場合にも、ワードラインとLAドライバ
を最小個数だけ駆動する。即ち、カラムアドレスにより
デコーディングされたカラムブロック情報信号をミック
シングして、カラム選択ライン（CSL）が開けられるメ
モリセルアレイブロック40に対応するワードラインだけ
をイネーブルさせ、そのブロック40に対応されるLAドラ
イバだけを駆動するのである。
【００１２】しかし、上記のようなDRAMアーキテクチャ
に分割ワードラインアクチベーション方法を適用させる
には多少の問題がある。このような問題の一つは、ワー
ドラインがイネーブルされると、デフォルト（defaul
t）として２個のメモリセルアレイブロックでチャージ
シェアリングが起こるようになることである。これはレ
イアウト面積を最小化するためSWDアレイ20が２個のメ
モリセルアレイブロック40に共有されているからであ
る。
【００１３】また他の問題として、分割ワードラインア
クチベーション方法では、サブワードラインドライバ20
とブロックセンスアンプ30がメモリセルアレイブロック
で共有された構造であるため、２個のブロックのビット
ラインに共通連結されたブロックセンスアンプを駆動さ
せるLAドライバだけを駆動することが難しい。即ち、カ
ラムブロックアドレスをデコーディングした信号の論理
組み合わせ出力信号（例えば、BSY信号中の一つ）でコ
ンジャンクションエリアの回路をそのまま制御すると、
２個のセルアレイブロックのワードラインだけがアクチ
ベーションされ、これに対応するLAドライバのうちの前
記論理組み合わせ出力信号を受信するドライバだけが駆
動されて、その駆動されたドライバの上部と下部に位置
するコンジャンクション内のLAドライバは全然駆動され
ない。この場合、センシング動作及びアクチブ復元（ac
tive restoration）動作の自体には問題がないが、ブロ
ックセンスアンプ30の全体駆動能力が顕著に低下される
問題が招来される。なぜならば、LAドライバが選択され
た行ブロックのブロックセンスアンプを全部駆動するた
めにイネーブルされる場合と上記の場合とを比較すると
き、分割ワードラインアクチベーションの場合には上部
と下部のコンジャンクション内のLAドライバが駆動され
ないからである。従って、このような駆動能力の低下は
ビットラインセンシング動作のスピードを低下させるだ
けでなく、アクティブ復元速度を低下させる。センシン
グ動作及びアクティブ復元速度低下の問題はLAドライバ
内の駆動用MOSトランジスタのPMOS及びNMOSのサイズを
拡張してLAドライバの駆動能力を増大させることにより
解決できるが、これはレイアウトの観点で占有面積を増
大させるという問題点が発生する。
【００１４】そこで、分割ワードラインアクチベーショ
ン方式をもつ半導体メモリデバイスにおいてLAドライバ
の駆動用トランジスタサイズを拡張せずにLAドライバの
駆動能力を確保することができる改善された技術が求め
られている。即ち、通常の分割ワードラインの駆動方法
を基本にしてアクティブパワー消耗を減らし、LAドライ
バの駆動能力を確保して、メモリセルのセンシング速度
及びアクティブ復元（セルデータの再書込）の速度を向
上させるようにして、メモリデバイスのパフォーマンス
を向上させる技術が必要である。
【００１５】
【発明が解決しようとする課題】本発明の目的は、従来
の問題点を解決することができる半導体メモリ装置を提
供することにある。
【００１６】本発明の他の目的は、分割ワードラインア
クチベーション方式をもつ半導体デバイスにおいてLAド
ライバの駆動用トランジスタサイズを拡張せずにLAドラ
イバの駆動能力を確保することができる半導体メモリ装
置及びその動作方法を提供することにある。
【００１７】本発明の更に他の目的は、分割ワードライ
ンアクチベーション方式をもつ半導体デバイスにおい
て、メモリセルのデータセンシング動作の速度及びアク
ティブ復元速度を改善することができるリフレッシュ型
半導体メモリ装置及びその動作方法を提供することにあ
る。
【００１８】本発明の更に他の目的は、レイアウト上の
損失及びLAドライバの駆動能力低下を起こすことなく分
割ワードラインアクチベーションを行い得るリフレッシ
ュ型半導体メモリ装置及びその動作方法を提供するにあ
る。
【００１９】
【課題を解決するための手段】このような目的を達成す
るため本発明は、複数のリフレッシュ型メモリセルを有
し分割ワードライン駆動方式によりアクセスされるメモ
リセルアレイブロックを備えた半導体メモリ装置に関す
る。このメモリ装置は、ビットライン方向に前記メモリ
セルアレイブロック毎に配置されて２個のメモリセルア
レイブロックで共有される複数のサブワードラインドラ
イバと、ワードライン方向に前記メモリセルアレイブロ
ック毎に配置されて２個のメモリセルアレイブロックで
共有される複数のブロックセンスアンプと、前記サブワ
ードラインドライバの配置領域と前記ブロックセンスア
ンプの配置領域とが交差するコンジャンクションエリア
毎にそれぞれ配置され、前記ブロックセンスアンプを駆
動するためのLAドライバ、サブワードラインドライバを
制御するための駆動制御信号を発生するPXiD回路、及び
印加されるブロックコントロール制御信号に応じて前記
LAドライバを選択的にイネーブルさせるためのBSYD回路
をそれぞれ含む複数の回路ブロックと、前記回路ブロッ
クの個数だけ対応して配置され、カラムブロックアドレ
スデコーディング信号と行アドレスデコーディング信号
を組み合わせて上下関連のブロックコントロール制御信
号及び前記ブロックコントロール制御信号をそれぞれ生
成することにより、前記BSYD回路のうち少なくとも２個
のBSYD回路が同時に活性化されるようにする複数のブロ
ックコントロールユニットと、を備えることを特徴とす
る。
【００２０】また、本発明に係る複数のリフレッシュ型
メモリセルからなり分割ワードライン駆動方式によりア
クセスされるメモリセルアレイブロックを具備した半導
体メモリ装置においてブロックセンスアンプを駆動する
LAドライバを動作させる方法は、カラムブロックアドレ
スデコーディング信号と行アドレスデコーディングLSB
信号を組み合わせる段階と、前記組合せ信号をもってコ
ンジャンクションエリア内に配置されたLAドライバを駆
動するBSYD回路を２個ずつアクチベーションする段階
と、をもつ。
【００２１】本発明によると、LAドライバの駆動用トラ
ンジスタサイズを拡張せずにLAドライバの駆動能力を確
保するので、メモリセルのデータセンシング動作の速度
及びアクティブ復元速度が改善される。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。なお、図面において互いに同
一または類似の部分は説明及び理解の便宜のため同一ま
たは類似の符号で記載される。
【００２３】図１は、本発明に適用される分割ワードラ
インアクチベーションをもつリフレッシュ型半導体メモ
リ装置の配置図である。図１に示すように、多数のメモ
リセルアレイブロック40、複数のブロックセンスアンプ
30、及び複数のサブワードラインドライバ20（SWD）が
通常のDRAMアーキテクチャと同様に配置されており、こ
れによりレイアウト上のエリア損失が最小化される。即
ち、ワードラインまたはビットライン方向におけるメモ
リセルアレイブロック40の両端に配置された場合を除い
ては、１個のサブワードラインドライバ20と１個のブロ
ックセンスアンプ30は２個のメモリセルアレイブロック
40で共有される。
【００２４】ブロックセンスアンプ30の領域とサブワー
ドラインドライバ20の領域が交差する地点にそれぞれ位
置するコンジャンクションエリア50内には、図２または
図３に示すように、LAドライバ300,350、PXiD回路100、
及びBSYD回路200を含む回路ブロック500が配置される。
LAドライバ300,350はブロックセンスアンプ30を駆動す
る役割を有し、PXiD回路100はサブワードラインドライ
バ20を制御するための駆動制御信号を発生し、BSYD回路
200は印加されるブロックコントロール制御信号に応じ
てLAドライバを選択的にイネーブル状態にする。
【００２５】図２及び図３は、図１のコンジャンクショ
ンエリア50の配置構造の例をそれぞれ示した図で、これ
らについての詳細は後述する。メモリセルアレイブロッ
ク40の上部にはデコーディングされたノーマルワードラ
インイネーブル（NEW）信号ラインがワード線方向に配
置され、それぞれ対応するワードラインをイネーブル状
態にするために対応するサブワードラインドライバ20と
連結される。アドレスのコーディングLSB信号のPX0,PX
1,PX2、及びPX3の活性化に従ってサブワードラインドラ
イバ20に連結されたワードラインWL0,WL1,WL2,WL3が駆
動される。この場合、ワードラインはマット（バンク）
の最上部と最下部を除いては２個のメモリセルアレイブ
ロック40に対して共通に連結される。また、PXiD回路10
0に連結されるアドレスのコーディングLSB信号のPXi（P
X0,PX1,PX2,PX3）はブロックセンスアンプ30の上部を列
方向（ワード線方向）に走るが、この場合、図１に示し
たように、PX0とPX1が一対になり、PX2とPX3が他の一対
になる。PXiD回路100の出力信号のPXiD,PXiDD,PXiBDは
行方向（ビット線方向）に配置されて２個のサブワード
ラインドライバ20で共有される。
【００２６】本発明の実施例では、LAドライバの駆動能
力を確保して、メモリセルのセンシング速度及びアクチ
ブ復元（セルデータの再書込）の速度を向上させるた
め、カラムブロックアドレスデコーディング信号と行ア
ドレスデコーディングLSB信号X0,X0#とを組み合わせ
て、コンジャンクションエリア50内のBSYD回路200を一
度に２個ずつ駆動する。これは図１に示したブロックコ
ントロールユニット(BCU)10により行われる。ブロック
コントロールユニット10の具体的な構成例は図５に図示
されている。
【００２７】ブロックコントロールユニットBCU10の詳
細を示した図５を参照すると、行アドレスデコーディン
グLSB信号（X0,X0#）のうち一つとカラムブロックアド
レスデコーディング信号（SYi:SY1〜SYm）とを受信して
NAND応答を生成する第１NANDゲート110と、行アドレス
デコーディングLSB信号（X0,X0#）のうち残りの一つと
カラムブロックアドレスデコーディング信号SYiとを受
信してNAND応答を生成する第２NANDゲート112と、カラ
ムブロックアドレスデコーディング信号SYiと上部及び
下部にそれぞれ位置するブロックコントロールユニット
の出力信号BSYid,BSYiuとを受信してNOR応答を生成する
NORゲート111と、第１NANDゲート110の出力を反転して
上位関連のブロックコントロール制御信号BSYouを生成
する第１インバーター113と、第２NANDゲート112の出力
を反転して下位関連のブロックコントロール制御信号BS
Yodを生成する第２インバーター115と、NORゲート111の
出力を反転してブロックコントロール制御信号BSYiを生
成する第3インバーター114とによりブロックコントロー
ルユニット10が構成される。ここで、BSYid、BSYiuは上
部と下部に位置するBCU10の出力信号BSYou,BSYodであ
る。BCU10は上記の入力信号を受けてBSYi（BSY1〜BSY
m）、BSYou、及びBSYod信号を出力する。BSYi信号はBSY
D回路200を制御する信号で、BSYouとBSYod信号は上部と
下部にそれぞれ位置するBCU10の入力としてそれぞれ提
供される信号である。
【００２８】図１又は図５に示した行アドレスデコーデ
ィング信号のLSB信号X0,X0#のうちX0信号はPX1またはPX
3の活性化に同期して活性化され、X0#信号はPX0またはP
X2の活性化に同期して活性化される。信号X0,X0#により
ブロックコントロールユニット10の上位関連の制御信号
BSYouまたは下位関連の制御信号BSYodの出力レベルが決
定される。このようにカラムブロックアドレスデコーデ
ィング信号SYiと行アドレスデコーディングLSB信号X0,X
0#を組み合わせて上下位関連の制御信号BSYou, BSYod
及び制御信号BSYiを生成することにより、少なくとも２
個のブロックコントロールユニット10で制御信号BSYiが
活性化されて、２個のBSYD回路200が同時にアクチベー
ションされる。例えば、図１において、SY2がアクチベ
ーションされPX0またはPX2がアクチベーションされると
き、X0#がアクチベーションされてブロックコントロー
ルユニット10の制御信号BSY2及びBSYm-1が同時にアクチ
ブ状態になる。また、SY2がアクチベーションされPX1ま
たはPX3がアクチベーションされるとき、X0がアクチベ
ーションされて制御信号BSY2及びBSY1が同時にアクチブ
状態になる。このようになると、選択されたカラムメモ
リセルアレイブロックBY1〜BYmだけでなく、選択された
カラムメモリセルアレイブロックBY1〜BYmとワードライ
ンを一緒に共有する非選択されたカラムメモリセルアレ
イブロックに対してもセンシング動作及びアクチブ復元
動作が行われる。したがって、図１のようなDRAM配置構
造において分割ワードラインアクチベーションが完璧に
行われる。
【００２９】以下、LAドライバ300,350、PXiD回路100、
及びBSYD回路200の細部構成を説明する。
【００３０】PXiD回路100の具体的な構成例は図６に図
示される。図６に示すように、PXiD回路100は、高電圧V
PPを動作電圧として受信して動作し、アドレスのコーデ
ィングLSB信号PXiとブロックコントロール制御信号を受
信してNAND応答を生成する第１NANDゲート120と、アド
レスのコーディングLSB信号PXiとブロックコントロール
制御信号を受信してNAND応答を生成する第２NANDゲート
121と、高電圧VPPを動作電圧として受信して動作し、第
１NANDゲート120の出力を反転してサブワードラインド
ライバを制御するため第１駆動制御信号PXiDを発生する
第１インバーター122と、第２NANDゲート121の出力を反
転して前記サブワードラインドライバを制御するため第
２駆動制御信号PXiDDを発生する第２インバーター123と
によりPXiD回路100が構成される。PXiD回路100は選択さ
れたカラムメモリセルアレイブロックのワードラインが
イネーブルされるようにするため、行アドレスのLSBデ
コーディング信号のPXi（PX0,0X1,PX2,PX3）とBSYi(BSY
1〜BSYm)信号を入力信号として受信して出力信号PXiD,P
XiDD,PXiBDを生成する。出力されたPXiD,PXiDD,PXiBDは
対応するサブワードラインドライバ20に印加される。
【００３１】BSYD回路200の細部構成は図４に図示され
る。図４に示すように、BSYD回路200は、ブロックコン
トロール制御信号BSYiを反転するための第１インバータ
ー100と、第１インバーター100の出力を反転する第２イ
ンバーター101と、第２インバーター101の出力と第１駆
動イネーブル信号LAPGMを受信してNANDゲーティングし
た結果を第１ドライバ駆動制御信号LAPGとして出力する
NANDゲート103と、第１インバーター100の出力と第２駆
動イネーブル信号LANGM#を受信してNORゲーティングし
た結果を第２ドライバ駆動制御信号LANGとして出力する
NORゲート104と、から構成される。BSYD回路200はLAPGM
信号とLANGM#信号をBSYi信号としてマスキングしてLAド
ライバの駆動制御信号で印加される制御信号LANG,LAPG
の出力レベルの状態を決定する。
【００３２】LAドライバ300,350の具体的な構成例は図
７に図示される。図７に示すように、セルアレイ電源電
圧が印加されるノードNO1にソースが連結され、ゲート
に第１ドライバ駆動制御信号LAPGを受信し、ドレインに
第１ブロックセンスアンプ駆動信号LAを出力するPチャ
ンネルMOSトランジスタP1と、セルアレイ接地電圧に連
結されたノードNO2にソースが連結されゲートに第２ド
ライバ駆動制御信号LANGを受信し、ドレインに第２ブロ
ックセンスアンプ駆動信号LABを出力するNチャンネルMO
SトランジスタN3と、前記PチャンネルMOSトランジスタP
1のドレインと前記NチャンネルMOSトランジスタN3のド
レインとの間に順次ドレイン-ソースチャンネルが連結
され、それぞれのゲートが共通にイコライザ信号LAEQを
受信する第1、2NチャンネルMOSトランジスタN1,N2と、
ゲートにイコライザ信号LAEQを受信しPチャンネルMOSト
ランジスタP1のドレインとNチャンネルMOSトランジスタ
N3のドレインとの間にドレイン-ソースチャンネルが連
結された等化用NチャンネルMOSトランジスタN4とにより
LAドライバ300,350が構成される。
【００３３】図８には本発明に適用される分割ワードラ
インアクチベーションの動作タイミングが図示される。
図８に示すように、ブロックコントロール制御信号のBS
Yi信号がアクチブされなければ、アドレスのコーディン
グLSB信号PXiの対応するワードラインWLをイネーブル状
態にすることができず、第1,2ブロックセンスアンプ駆
動信号のLA,LABをイネーブル状態にすることもできな
い。ここで、信号BSYiのアクチベーションレベルは高電
圧レベル（例えば、VPPレベル）にされる。これは図６
の回路内のインバーター122とNANDゲート120がVPPレベ
ルを動作電源電圧として受けて動作するためである。信
号BSYiのアクチベーションレベルをノーマル電源電圧よ
りも高く設定するのはリーク電流を勘案したものであ
る。
【００３４】以下、図２及び図３を用いて本発明の実施
例に従うLAドライバ300,350の駆動について説明する。
【００３５】先ず、図２を用いて第１の駆動方式を説明
する。第１の駆動方式では、一つのコンジャンクション
エリア50内に２個のLAドライバ300a,300bが配置されて
いる。アクチベーションされた２個のブロックコントロ
ール制御信号BSYiが２個のBSYD回路200に印加されると
き、一つのBSYD回路で発生されるLAドライバ制御信号LA
PG,LANGは、該当コンジャンクションエリア50内の２個
のLAドライバのうちの一つのLAドライバ（例えば、上部
LAドライバ）と前記該当コンジャンクションエリア50の
上部に位置するコンジャンクションエリア内の下部LAド
ライバを駆動するために用いられる。コンジャンクショ
ンエリア50内の上部LAドライバ300a及び前記コンジャン
クションエリア50の上部に位置したコンジャンクション
エリア内の下部LAドライバ（図示せず）が駆動されると
同時に、前記コンジャンクションエリア50内の残りの一
つのLAドライバ（この場合、下部LAドライバ300b）は下
部に位置する他のコンジャンクションエリア内のBSYD回
路で提供されるLAドライバ制御信号LAPG,LANGにより駆
動される。従って、２個のBSYi信号をアクチベーション
して４個のLAドライバを駆動させて、これに対応する２
個のブロックセンスアンプを完全に駆動できるようにな
る。図２において、ラベリングされた符号101,102,103,
201,202,203,204は回路の入出力ノードをそれぞれ指
す。例えば、符号101は信号PXiが印加される入力ノード
である。このように、LAドライバの駆動能力を確保する
ことにより、メモリセルのセンシング速度及びアクチブ
復元の速度が向上されることがわかる。
【００３６】以下、図３を参照して第２の方式を説明す
る。この方式は、コンジャンクションエリア50内にLAド
ライバ350が一つだけ設置される場合に適用される。図
３に示すように、図２に示すLAドライバの２個分の空間
に一つのLAドライバ350だけを配置すれば、図７に示し
たLAドライバ350のPMOS（A）とNMOS（B）のサイズを２
倍に大きくすることが可能になる。図２に比べ２倍の駆
動能力をもつLAドライバ350が自己の属するブロックの
ブロックセンスアンプ30を駆動するようにすることによ
り、図２の場合と実質的に同一の駆動能力が確保され
る。この方式を採用する場合、LAドライバ制御信号LAP
G,LANGをコンジャンクションエリア50内部で配線するこ
とができるという長所がある。
【００３７】図１のような構造をもつ半導体メモリデバ
イスでは、リフレッシュ動作期間において分割ワードラ
インアクチベーションが禁止される。即ち、リフレッシ
ュ動作期間ではワードラインを順次活性化させるステー
ティックリフレッシュ動作を行わなければならない。こ
の場合、信号SY1〜SYmは全てハイレベルで印加される。
したがって、BSY1〜BSYmの全ての制御信号がハイレベル
になる。すると、ワードラインは部分的にイネーブルさ
れずに全体的にアクチベーションされ、また、LAドライ
バも全部アクチベーションされる。結局、リフレッシュ
動作区間では分割ワードラインアクチベーション動作は
禁止される。
【００３８】本明細書に提示した概念は、種々の適用例
に他の様々な方式で適用され得ることを、当該技術の知
識をもつ者ならば容易に理解し得る。また、開示された
ブロックコントロールユニットの細部構成または動作タ
イミング信号は本発明による動作方法の一例に過ぎず、
より効率的で且つ回路設計者に有用な他の方法を採用す
ることができる。
【００３９】一方、本発明の詳細な説明では具体的な実
施例に関して説明したが、本発明の範囲を逸脱しない限
り様々な変形が可能なのは勿論である。従って、本発明
の範囲は上記の実施例に限定されないことを理解された
い。
【００４０】
【発明の効果】以上説明したように、本発明によると、
通常の分割ワードラインの駆動方法を基本にしてアクチ
ブパワー消耗を減らすと共に、LAドライバの駆動能力を
確保して、メモリセルのセンシング速度及びアクチブ復
元の速度を向上させることができるという効果がある。
これにより、メモリデバイスのパフォーマンスを向上さ
せることができる。
【図面の簡単な説明】
【図１】本発明に適用される分割ワードラインアクチベ
ーションをもつリフレッシュ型半導体メモリ装置の配置
図。
【図２】本発明の一実施例に従って図１のコンジャンク
ションエリアの配置構造を示した図。
【図３】本発明の他の実施例に従って図１のコンジャン
クションエリアの配置構造を示した図。
【図４】図２又は図３のBSYD回路の具体的な構成例を示
した回路図。
【図５】本発明の一実施例として図１のブロックコント
ロールユニットBCU10の詳細を示した回路図。
【図６】図２又は図３のPXiD回路100の具体的な構成例
を示した回路図。
【図７】図２又は図３のLAドライバ300,350の具体的な
構成例を示した回路図。
【図８】本発明に適用される分割ワードラインアクチベ
ーションの動作タイミング図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 韓相集 大韓民国京畿道水原市八達区永通洞969− １番地太永アパート935−1401号 (72)発明者 朴鍾烈 大韓民国京畿道龍仁市器興邑農書里７−１ 番地マロニエ洞405号 Ｆターム(参考） 5M024 AA14 AA16 AA49 BB07 BB08 BB22 BB35 BB36 CC22 CC38 CC40 CC79 DD62 DD63 EE05 EE30 JJ30 KK22 LL04 LL07 PP01 PP02 PP03 PP04 PP07

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数のリフレッシュ型メモリセルを有し
    分割ワードライン駆動方式によりアクセスされるメモリ
    セルアレイブロック(40)を備えた半導体メモリ装置にお
    いて、 前記メモリセルアレイブロック(40)毎に前記メモリセル
    アレイブロック(40)のビットライン方向に配置されて２
    個の前記メモリセルアレイブロック(40)で共有される複
    数のサブワードラインドライバ(20)と、 前記メモリセルアレイブロック(40)毎に前記メモリセル
    アレイブロック(40)のワードライン方向に配置されて２
    個の前記メモリセルアレイブロック(40)で共有される複
    数のブロックセンスアンプ(30)と、 前記サブワードラインドライバ(20)の配置領域と前記ブ
    ロックセンスアンプ(30)の配置領域とが交差するコンジ
    ャンクションエリア(50)毎にそれぞれ配置され、前記ブ
    ロックセンスアンプ(30)を駆動するためのLAドライバ(3
    00;350)、前記サブワードラインドライバ(20)を制御す
    るために駆動制御信号(PXiD,PXiDD,PXiBD)を発生するPX
    iD回路(100)、及びブロックコントロール制御信号(BSY
    i)に応じて前記LAドライバ(300;350)を選択的にイネー
    ブルさせるためのBSYD回路(200)をそれぞれ含む複数の
    回路ブロック(500)と、 前記複数の回路ブロック(500)の所定個数ごとに配置さ
    れ、カラムブロックアドレスデコーディング信号(SYi)
    と行アドレスデコーディング信号(X0,X0#)を組み合わせ
    て上下位関連のブロックコントロール制御信号（BSYid,
    BSYiu）及び前記ブロックコントロール制御信号(BSYi)
    をそれぞれ生成することにより、前記複数の回路ブロッ
    ク(500)の前記BSYD回路(200)のうち少なくとも２個のBS
    YD回路(200)が同時に活性化されるようにする複数のブ
    ロックコントロールユニット(10)と、を具備することを
    特徴とする半導体メモリ装置。
  2. 【請求項２】 前記ブロックコントロールユニット(10)
    は、前記カラムブロックアドレスデコーディング信号
    （SYi）、前記行アドレスデコーディング信号のLSB信号
    （X0,X0#）、及び上下部にそれぞれ位置するブロックコ
    ントロールユニット(10)の出力信号（BSYid,BSYiu）を
    組み合わせて前記上下位関連のブロックコントロール制
    御信号（BSYou,BSYod）及び前記ブロックコントロール
    制御信号(BSYi)を生成することを特徴とする請求項１に
    記載の半導体メモリ装置。
  3. 【請求項３】 前記行アドレスデコーディング信号のLS
    B信号の１つ（X0）は奇数ワードライン（PX1またはPX
    3）の活性化に合わせて一緒に活性化され、前記行アド
    レスデコーディング信号のLSB信号のもう１つ（X0#）は
    偶数ワードライン駆動信号（PX0又はPX2）の活性化に合
    わせて一緒に活性化されることを特徴とする請求項２に
    記載の半導体メモリ装置。
  4. 【請求項４】 前記ブロックコントロールユニット(10)
    で発生される前記ブロックコントロール制御信号(BSYi)
    のレベルはノーマル電源電圧のレベルよりも高い高電圧
    （VPP）のレベルであることを特徴とする請求項１に記
    載の半導体メモリ装置。
  5. 【請求項５】 前記複数の回路ブロック(500)内のLAド
    ライバ(350)は前記コンジャンクションエリア(50)毎に
    １個ずつ配置されることを特徴とする請求項１に記載の
    半導体メモリ装置。
  6. 【請求項６】 前記複数の回路ブロック(500)内のLAド
    ライバ(300)は前記コンジャンクションエリア(50)毎に
    ２個ずつ配置されることを特徴とする請求項１に記載の
    半導体メモリ装置。
  7. 【請求項７】 前記複数のブロックコントロールユニッ
    ト(10)が出力するそれぞれのブロックコントロール制御
    信号(BSYi)は前記メモリセルのリフレッシュ動作のとき
    には全てハイレベルにセッティングされることを特徴と
    する請求項１に記載の半導体メモリ装置。
  8. 【請求項８】 複数のリフレッシュ型メモリセルを有す
    る複数のメモリセルアレイブロック(40)と、 リフレッシュ動作のときに前記メモリセルをリフレッシ
    ュするためリフレッシュアドレス信号を発生するリフレ
    ッシュ回路と、 アドレス信号に応じて１個以上のメモリセルをアドレス
    指定するローデコーダー及びカラムデコーダーと、 前記メモリセルアレイブロック(40)毎に前記メモリセル
    アレイブロック(40)の第１方向に配置されて２個の前記
    メモリセルアレイブロック(40)で共有される複数のサブ
    ワードラインドライバ(20)と、 前記メモリセルアレイブロック(40)毎に前記メモリセル
    アレイブロック(40)の第２方向に配置されて２個のメモ
    リセルアレイブロックで共有される複数のブロックセン
    スアンプ(30)と、 前記サブワードラインドライバ(20)の配置領域と前記ブ
    ロックセンスアンプ(30)の配置領域とが交差する領域を
    指すコンジャンクションエリア(50)毎にそれぞれ配置さ
    れ、前記ブロックセンスアンプ(30)を駆動するためのLA
    ドライバ(300;350)、前記メモリセルに連結されたサブ
    ワードラインを活性化させるサブワードラインドライバ
    (20)を制御するため駆動制御信号(PXiD,PXiDD,PXiBD)を
    発生するPXiD回路(100)、及びブロックコントロール信
    号(BSYi)に応じて前記LAドライバ(300;350)を選択的に
    イネーブルさせるためのBSYD回路(200)をそれぞれ含む
    複数の回路ブロック(500)と、 前記複数の回路ブロック(500)の所定個数ごとに配置さ
    れ、カラムブロックアドレスデコーディング信号(SYi)
    と行アドレスデコーディング信号のLSB信号（X0,X0#）
    とを組み合わせて上下位関連のブロックコントロール信
    号（BSYid,BSYiu）及び前記ブロックコントロール信号
    (BSYi)をそれぞれ生成することにより、前記複数の回路
    ブロック(500)のBSYD回路(200)のうち少なくとも２個の
    BSYD回路(200)が同時にアクチベーションされるように
    する複数のブロックコントロールユニット(10)とを備
    え、 前記メモリセルアレイブロックを分割ワードライン駆動
    方式によりアクセスしながらSRAMのようなタイミング動
    作を行う半導体メモリ装置。
  9. 【請求項９】 前記ブロックコントロールユニット(10)
    は、 前記行アドレスデコーディング信号のLSB信号（X0,X0
    #）のうちの一つと前記カラムブロックアドレスデコー
    ディング信号（SYi）を受信してNAND応答を生成する第
    １NANDゲートと、 前記行アドレスデコーディング信号のLSB信号（X0,X0
    #）のうちの残りの一つと前記カラムブロックアドレス
    デコーディング信号（SYi）を受信してNAND応答を生成
    する第２NANDゲートと、 前記カラムブロックアドレスデコーディング信号（SY
    i）と上下部にそれぞれ位置したブロックコントロール
    ユニットの出力信号（BSYid,BSYiu）を受信してNOR応答
    を生成するNORゲートと、 前記第１NANDゲートの出力を反転して前記上位関連のブ
    ロックコントロール制御信号（BSYou）を生成する第１
    インバーターと、 前記第２NANDゲートの出力を反転して前記下位関連のブ
    ロックコントロール制御信号（BSYod）を生成する第２
    インバーターと、 前記NORゲートの出力を反転して前記ブロックコントロ
    ール制御信号を生成する第３インバーターと、を有する
    ことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 【請求項１０】 前記BSYD回路(200)は、 前記ブロックコントロール制御信号(BSYi)を反転するた
    めの第１インバーターと、 前記第１インバーターの出力を反転する第２インバータ
    ーと、 前記第２インバーターの出力と第１駆動イネーブル信号
    を受信してNANDゲーティングした結果を第１ドライバ駆
    動制御信号として出力するNANDゲートと、 前記第１インバーターの出力と第２駆動イネーブル信号
    を受信してNORゲーティングした結果を第２ドライバ駆
    動制御信号として出力するNORゲートとを有することを
    特徴とする請求項８に記載の半導体メモリ装置。
  11. 【請求項１１】 前記PXiD回路(100)は、 高電圧を動作電圧として動作し、アドレスのコーディン
    グLSB信号（PXi）と前記ブロックコントロール制御信号
    (BSYi)を受信してNAND応答を生成する第１NANDゲート
    と、 アドレスのコーディングLSB信号（PXi）と前記ブロック
    コントロール制御信号(BSYi)を受信してNAND応答を生成
    する第２NANDゲートと、 前記高電圧を動作電圧として動作し、前記第１NANDゲー
    トの出力を反転して前記サブワードラインドライバを制
    御するため第１駆動制御信号を発生する第１インバータ
    ーと、 前記第２NANDゲートの出力を反転して前記サブワードラ
    インドライバを制御するため第２駆動制御信号を発生す
    る第２インバーターとを有することを特徴とする請求項
    ８に記載の半導体メモリ装置。
  12. 【請求項１２】 前記LAドライバ(300;350)は、 セルアレイ電源電圧にソースが連結され、ゲートで第１
    ドライバ駆動制御信号を受信し、ドレインに第１ブロッ
    クセンスアンプ駆動信号を出力するＰチャンネルMOSト
    ランジスタと、 セルアレイ接地電圧にソースが連結され、ゲートで第２
    ドライバ駆動制御信号を受信し、ドレインに第２ブロッ
    クセンスアンプ駆動信号を出力するNチャンネルMOSトラ
    ンジスタと、 前記PチャンネルMOSトランジスタのドレインと前記Nチ
    ャンネルMOSトランジスタのドレイン間に直列にドレイ
    ン及びソースチャンネルが連結され、それぞれのゲート
    が共通にイコライザ信号を受信する第１，第２Nチャン
    ネルMOSトランジスタと、 ゲートに前記イコライザ信号を受信し、前記Pチャンネ
    ルMOSトランジスタのドレインと前記NチャンネルMOSト
    ランジスタのドレインとの間にドレイン及びソースチャ
    ンネルが連結された等化用NチャンネルMOSトランジスタ
    とを有することを特徴とする半導体メモリ装置。
  13. 【請求項１３】 複数のリフレッシュ型メモリセルから
    なり分割ワードライン駆動方式によりアクセスされるメ
    モリセルアレイブロック(40)を備えたメモリ装置におい
    て、 ２個のメモリセルアレイブロック(40)で共有される複数
    のブロックセンスアンプ(30)をそれぞれ駆動するLAドラ
    イバ(300;350)を選択的にイネーブルさせるための複数
    のBSYD回路(200)と、 前記複数のBSYD回路(200)のうち少なくとも２個のBSYD
    回路(200)が同時に活性化されるようにする制御回路(1
    0)と、を含むことを特徴とする半導体メモリ装置。
  14. 【請求項１４】 前記BSYD回路(200)は、 ブロックコントロール制御信号を反転するための第１イ
    ンバーターと、 前記第１インバーターの出力を反転する第２インバータ
    ーと、 前記第２インバーターの出力と第１駆動イネーブル信号
    を受信してNANDゲーティングした結果を第１ドライバ駆
    動制御信号として出力するNANDゲートと、 前記第１インバーターの出力と第２駆動イネーブル信号
    を受信してNORゲーティングした結果を第２ドライバ駆
    動制御信号として出力するNORゲートとを有することを
    特徴とする請求項１３に記載の半導体メモリ装置。
  15. 【請求項１５】 複数のリフレッシュ型メモリセルから
    なり分割ワードライン駆動方式によりアクセスされるメ
    モリセルアレイブロックを具備した半導体メモリ装置で
    ブロックセンスアンプを駆動するLAドライバを動作させ
    る方法において、 カラムブロックアドレスデコーディング信号と行アドレ
    スデコーディングLSB信号とを組み合わせる段階と、 前記組合せ信号によりコンジャンクションエリア内に配
    置されたLAドライバを駆動するBSYD回路を２個ずつアク
    チベーションする段階と、を有することを特徴とする方
    法。
  16. 【請求項１６】 前記BSYD回路が２個ずつアクチベーシ
    ョンされる際に４個のLAドライバが駆動されて２個のブ
    ロックセンスアンプが駆動されることを特徴とする請求
    項１５に記載の方法。
  17. 【請求項１７】 前記BSYD回路が２個ずつアクチベーシ
    ョンされる際に、選択されたカラムメモリセルアレイブ
    ロック（BY1〜BYm）だけでなく、選択されたカラムメモ
    リセルアレイブロック（BY1〜BYm）のワードラインを共
    有する非選択されたカラムメモリセルアレイブロックに
    対してもセンシング動作及びアクチブ復元動作が行われ
    ることを特徴とする請求項１５に記載の方法。
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