JP5461749B2 - 高電圧発生器を有する半導体装置及びその高電圧供給方法 - Google Patents
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Description
本発明は、半導体装置の分野に係るもので、特に、貯蔵されたデータをリフレッシュすべきメモリセルをもち、内部的にリフレッシュ機能を行いながら外部的にはSRAM（static random access memory）製品のようなタイミング条件で動作する半導体メモリ装置に採用するのに適合した高電圧発生器を有する半導体装置及びその高電圧供給方法に関する。
一般に、ランダムアクセスメモリ（RAM）は、個別的にアドレス指定の可能な、メモリセルとして知られたエレメントのアレイ内に電子データを貯蔵する。２つの基本的なRAMセルが多く用いられる。静的RAM（SRAM）セルと動的RAM（DRAM）セルがそれである。SRAMセルは、無期限にデータを貯蔵できる静的ラッチング構造（例えば６個のトランジスタ或いは４個のトランジスタと２個の抵抗から構成）をもつ。DRAMセルは、貯蔵ノード（例えば１個のキャパシタ）と単一アクセストランジスタをもつ。ここで、前記貯蔵ノードが充電されながらセルにデータが貯蔵される。
DRAMセルは、全てのキャパシタで電荷漏出が発生するため、データを永久的に貯蔵することができないという特性をもつ。充電された貯蔵ノードは放電されて、結局はデータエラーを発生する。このような現象を防止するため、DRAMセルには周期的な“リフレッシュ”動作が必要である。即ち、充電セルを再充電させなければならない。このような周期的なリフレッシュ機能は、１秒当たり何度かそれぞれのセルで行われてデータ損失を防止する。このため、データ損失が発生する前に各セルでDRAMリフレッシュ機能を実行するリフレッシュ回路が必要である。初期DRAM（特に、外部的にSRAM製品のようなタイミング条件で動作するDRAM）では、外部記憶装置制御器の制御に従い必要なリフレッシュ回路の機能を行った。最近では、大部分のDRAMはリフレッシュ回路が統合された内部論理回路を具備するので、“内部リフレッシュ機能”を行うことができる。
このような不都合な特性にもかかわらず、DRAMはSRAMと異なった利点をもつ。その中でもDRAMメモリセルの大きさが類似した工程を通して製造されるSRAMメモリセルよりも一桁だけ小さいことが挙げられる。このようにその大きさが縮小されて装置の費用が節減され、同一のメモリ費用でより多くのデータを貯蔵することができる。従って、周辺回路に付加的な外部動作条件を付加せずにSRAMを代替できるDRAMを開発することが要求されている。
一方、半導体装置の動作において、DC発生器の効率的な動作を保障するのは装置動作のパフォーマンスのために非常に重要である。それで、このような発生器がより安定的に動作できるようにするための多くの努力と試みが行われている。特に、図５に示すように、１つのトランジスタと１つのキャパシタからなるDRAMメモリセル（MCOO）を採用したメモリ素子の場合に、電源電圧を昇圧して、電源電圧よりも電位の高い電圧VPPを生成するブースター回路２が採用される。高電圧発生器又はブースティング回路ともいわれる前記ブースター回路２は、内部のポンピングキャパシタンス22を用いて電源電圧を一定レベルだけ昇圧した高電圧を生成し、ブースティングされた電圧を必要とする内部回路、例えば、ワードラインを駆動するワードラインドライバWDOに高電圧VPPを提供する。
例えば、DRAMなどのような半導体装置において、ワードラインに対し選択レベルを提供するブースター回路及びブースター回路のコントロール方法はヤマダ氏に1997年3月11日付で特許付与された米国特許第5,610,863号に開示されている。前記図５は、前記米国特許の図２に図示されたものである。前記米国特許には、パワーソース電圧よりも高い高電圧を発生するブースター回路と、アクティブ区間の間に提供されるワード選択信号に応じて、前記ブースター回路の出力ターミナルを対応されるワードラインに連結するためのワードドライバとを具備し、前記ブースティング回路のブースティング動作を前記アクティブ区間よりも長く連続させるように、ブースティングコントロール信号を前記ブースター回路に提供するためのブースティングコントロール信号発生回路が開示されている。このような構成をもつことにより、ブースター回路のブースティングがアクティブ区間よりも長く行われるので、ショートサイクルタイムであるときにさえワードラインに満足できるほどにリード動作のために要求される高電圧が提供されるようになって、メモリの信頼性が改善される。
しかし、前記米国特許は、アクティブ区間の初期で高電圧チャージが供給されるときにレベル低下が発生する問題に対する解決策をもっていない。このような高電圧チャージの消耗時点で発生する高電圧チャージの電圧ドロップに対する問題は、以下の説明でより明確になる。
従来のDRAMの動作は、メモリセルアクセスのためのワードラインイネーブル時点が、ランダムに印加される外部タイミングに依存して決定され、アクセスタイムを最短化するためその時点を基準に最短パスでワードラインイネーブルパスが形成される。この場合、高電圧レベルのチャージを供給する時点は、漏泄によるチャージ消耗を最小化するため、該当ワードラインイネーブル時点を基準に決定するしかない。そして、高電圧発生器はポンピングキャパシタンスを用いたブースティング方式によりチャージを生成するので、ブースティングノード端のプリチャージタイムが長くなる。また、該当ワードラインイネーブル時点を基準に供給されるチャージの伝達時点は、ブースティングに必要なレース（race）を守り決定されなければならない。それで、半導体メモリの待機モードで高電圧のレベルが維持された状態で、実際に高電圧発生器のチャージ供給時点は、高電圧VPPレベルのチャージを最初に消耗する時点に比べて遅くなる。このため、実際には最初に高電圧VPPを消耗する時点で当該高電圧VPPの電位を見ると、3,3Vの電源電圧をもつDRAMの場合、普通基準電位に比べて約0.5乃至0.7Ｖ程度の電圧ドロップが現れる。このような電圧ドロップは当該電源を使うチェーン（chain）で遅延をもたらし、甚だしい場合にはメモリセル動作の失敗を誘発させることになる。後述されるが、図３ではワードライン（W/L）イネーブルに合わせて高電圧発生器をイネーブル（VPP_EN）した場合に、高電圧VPPレベルがドロップされることを示している。図面においてタイムポイントt1はVPPチャージの最初の消耗時点を示し、タイムポイントt2はVPPチャージの供給時点をさす。このような動作タイミングによると、符号G1で表示されたレベルだけの電圧ドロップが起こってメモリセル動作の失敗を誘発するため、結局、半導体装置のパフォーマンス低下を招来することになる。
そこで、前記チャージドロップの問題を解決するための好ましい技術が要求されているのが、実情である。
本発明の目的は、上記のような従来の問題点を解決できる改善された技術を提供することにある。
本発明の他の目的は、改善された高電圧発生器を採用した半導体装置とその動作方法を提供することにある。
本発明の又他の目的は、高電圧VPP発生器を効果的に制御して高電圧VPPの電圧ドロップを防止する動作制御方法を提供することにある。
本発明の又他の目的は、実際の高電圧チャージ消耗のときの電圧ドロップを最小化または減少させることができる半導体装置及びそれに従う高電圧供給方法を提供することにある。
このような目的を達成するため、本発明に係る半導体装置は、外部パワーソース電圧を受信して内部電源電圧を発生する内部電源電圧発生部と、前記内部電源電圧を受信して動作される内部回路と、前記内部回路で前記内部電源電圧のチャージが消耗され始める時点より前記内部電源電圧発生部のチャージ供給時点を早くするために、前記内部電源電圧発生部に駆動制御信号を印加する駆動制御信号発生部とを具備することを特徴とする。
好ましくは、前記半導体装置が静的RAM動作インターフェースを行う半導体メモリ装置である場合、複数のワードラインと複数のビットラインとの交差部に提供される複数のリフレッシュ型メモリセルを具備することが出きる。また、前記内部電源電圧発生部は、メモリセルアクセス動作区間だけに提供される駆動制御信号に応じて、パワーソース電圧よりも高い高電圧を待機高電圧出力ノードに提供する高電圧発生器である。
このような構成によると、実際の高電圧チャージの消耗の時の電圧ドロップを最小化することができるので、メモリセルアクセス動作の信頼性が保障され、高電圧発生器内のポンピングキャパシタのサイズを減らすことができ、回路のレイアウトが減少される。
以下、本発明の実施の形態について図面を用いて説明する。図中、互いに同一或いは類似した部分は説明及び理解の便意上同一乃至類似した符号で記載される。
図１は、本発明の一実施の形態に従い半導体装置に適用された高電圧発生器及びワードライン駆動関連の回路ブロック図である。また、図２は、図１内の回路ブロックのいくつかの一例を示す具体的な回路図である。
図１に示すように、メモリセルアレイ100内のリフレッシュ型メモリセルMC0,MC1,MC2,MC3,...，MC7は、複数の行と列のマトリックスをなすワードラインWL0,WL1,WL2,WL3及びビットラインBL0,BL1,BL2,BL3の交差点に接続される。ブロックセンスアンプ80,81は図面の上部で対応されるビットラインと連結される。
高電圧VPP発生器30は、メモリセルアクセス動作区間のみに提供される駆動制御信号VPP_ENに応じて、パワーソース電圧IVCCよりも高い高電圧を待機高電圧出力ノードL1に提供する。前記高電圧VPP発生器30の具体的例は、図２のブロック30に示すように、インバーターI9,I10、ポンピング用キャパシタC1,C2,C3,C4、及び駆動用トランジスタT1,T2,T3,T4から構成される。
駆動制御信号発生部として機能するVPPイネーブル回路20は、前記メモリセルアクセス動作区間での前記高電圧発生器30の駆動時点が前記待機高電圧出力ノードL1でのチャージ消耗時点よりも早くなるようにするため、印加されるコマンド情報PREQ,WREQ,RREQに応じて前記駆動制御信号VPP_ENを生成する。ここで、前記コマンド情報はそれぞれリード、ライト、及びリフレッシュコマンド関連信号である。
前記VPPイネーブル回路20の具体例は、図２のブロック20に示すように、リード、ライト、及びリフレッシュコマンド関連信号PREQ,WREQ,RREQを受信してNOR出力を生成するNORゲートNOR1と、前記NORゲートNOR1の出力を所定時間だけ遅延するインバーターチェーンICHと、前記インバーターチェーンの出力ICHと前記NORゲートNOR1の出力とを受信してNAND出力を生成するNANDゲートNAN1と、前記NANDゲートの出力をインバーティングする第１インバーターI7と、前記第１インバーターI7の出力を反転する第２インバーターI8と、から構成される。
待機高電圧発生回路35は、半導体装置がアクセス動作を行わない動作区間、即ち、待機モードのときにも一定した高電圧VPPを生成する。電力消耗を最小化するため、前記待機高電圧発生回路35の電流駆動能力は前記高電圧VPP発生器30の電流駆動能力と比較するときに相対的に小さい。ここで、前記待機高電圧発生回路35の細部構成は、本分野の通常の知識をもった者にとっては公知である。
ワードライン駆動関連回路の一つとしてアクセスコマンドバッファ10は、入力端を通じて印加される信号、例えば、リード、ライト、及びリフレッシュコマンド関連信号PREQ,WREQ,RREQをバッファーリングして出力する。ここで、前記リード、ライト、及びリフレッシュコマンド関連信号PREQ,WREQ,RREQは前記VPPイネーブル回路20に直接に印加され、アドレス選択デコーダー40には遅延回路25により一定時間だけ遅延されたリード、ライト、及びリフレッシュコマンド関連信号DPREQ,DWREQ,DRREQが印加される。ここで、前記遅延回路25は通常の遅延素子から構成される。半導体装置でリード及びライト命令はアドレス信号ADDi、チップイネーブル（“チップ選択”という）信号CSB、及びライトイネーブル信号WEBを入力する外部入力端のうち一つ以上の外部入力端に信号遷移が発生することにより開始される。
リード、ライト、またはリフレッシュモードに従いそれぞれ異なったアドレスが受信されるようにするアドレス選択デコーダー40は、制御信号として印加される前記関連信号DPREQ,DWREQ,DRREQと、リフレッシュ、ライト、及びリードモードで提供されるアドレスCNTi,Ai_Write,Ai_Readを受信及びデコーディングしてデコーディングアドレスDADDiを出力する。
ここで、前記アドレス選択デコーダー40の具体例は、図２のブロック40に示したように、信号反転用インバーターI11,I12,I13、伝送ゲートG1,G2,G3、初期化用トランジスタP1、及びインバーターラッチL1から構成される。例えば、リード動作の場合、前記リードコマンド関連信号DRREQはハイレベルで印加される。よって、伝送ゲートG3がターンオンされるので、リードアドレスAi_ReadはラッチL1の入力として提供される。前記ラッチL1の出力は、初期化によりローレベルに維持されてから前記リードアドレスのレベルを反転してリード用デコーディングアドレスDADDiとして出力される。
ワードラインW/Lイネーブル回路50は、高電圧VPPを動作電源電圧として受信し、前記デコーディングアドレスDADDiと行ブロックアドレスBADDiを受信して行アドレスコーディング信号PXiを高電圧レベルとして出力する。ここで、前記ワードラインW/Lイネーブル回路50の一具体例は、図2のブロック50に示すように、NANDゲートNAN2、インバーターI17,I18、クロスカップルされたPチャンネルMOSトランジスタP2,P3、及びNチャンネルMOSトランジスタN1,N2から構成される。ワードラインW/Lイネーブル回路51,52,53の構成は前記回路50の構成と同一であり、同一ブロック内では前記デコーディングアドレスDADDiの入力だけが異なっていることがわかる。
PXiD回路60,61,62,63は、カラムアドレスデコーディング信号BSYにより選択されたカラムセルアレイブロックのワードラインがイネーブルされるようにするため、行アドレスコーディング信号のPXi(PX0,PX1,PX2,PX3)とブロックコントロール制御信号BSYi(BSY1-BSYm)を入力信号として受信して、出力信号PXiD,PXiDD,PXiBDを生成する。前記出力されたPXiD,PXiDD,PXiBDはワードラインドライバ70,71,72,73に印加される。ここで、一つのPXiD回路60に関する一例の詳細では、図２のブロック60に示すように、高電圧VPPを動作電圧として受信して動作し、アドレスコーディング信号のうち行アドレスのコーディングLSB信号PXiと前記ブロックコントロール制御信号BSYiとを受信してNAND出力を生成する第１NANDゲートNAN3と、前記行アドレスのコーディングLSB信号PXiと前記ブロックコントロール制御信号BSYiとを受信してNAND出力を生成する第２NANDゲートNAN4と、前記高電圧VPPを動作電圧として受信して動作し、前記第１NANDゲートNAN3の出力を反転して前記ワードラインドライバを制御するための第１駆動制御信号PXiDを発生する第１インバーターI19と、前記第２NANDゲートNAN4の出力を反転して前記ワードラインドライバを制御するための第２駆動制御信号PXiDDを発生する第２インバーターI20と、から構成される。前記のアクチベーションレベルは電流漏泄をカバーするために高電圧VPPレベルに印加されるてもよい。
それぞれ対応するワードラインWL0,WL1,WL2,WL3を駆動するためのワードラインドライバ70,71,72,73は、それぞれトランジスタN3,N4,N5,N6から構成され、前記高電圧VPPで駆動される。前記トランジスタN3のドレイン端子に印加される入力信号NWEiは、図示されない行デコーダーで提供されるノーマルワードラインイネーブル信号である。
静的RAM動作インターフェースを行う半導体装置を例として挙げた場合、本発明が適用されるDRAMセルアレイ配置構造は、レイアウト上のエリアペナルティーを最小化するように、２個のメモリセルアレイブロックが一つのセクションワードラインドライバを共有できるように配置される。
図２から分かるように、ワードラインW/Lイネーブル回路50,51,52,53、PXiD回路60,61,62,63及びワードラインドライバ70,71,72,73には、高電圧VPPが印加されなければならない。DRAMの場合に高電圧VPPチャージ消耗が主に起こる部分はワードラインイネーブル、ブロックアイソレーション、ブロックプリチャージなどである。本発明では、前記高電圧発生器30の駆動時点を高電圧チャージ消耗時点に比べて早くし、実際の高電圧チャージ消耗時の電圧ドロップを最小化する。従って、メモリセルアクセス動作の信頼性が改善され、高電圧発生器内のポンピングキャパシタのサイズを減らすことができるようになる。
以下、このような構成による動作及び本発明の基本原理を説明する。
特に、DRAMセルを用いSRAMインターフェースをもつ半導体メモリ装置の場合、外部信号によるワードラインアクチベーション時点が外部信号印加時点に比べ相当な時間差をもつことができる。本発明ではこれを用いる。即ち、高電圧VPP発生器の駆動時点をチャージ消耗時点に比べて早くし、予めチャージを供給することにより実際にVPPチャージ消耗時の電圧ドロップを最小化することである。
従来の方法による高電圧VPP発生器及びワードラインアクチベーション制御の動作タイミングを示した図３において、高電圧発生器30は、チップ選択信号CSB／（Ｘ／は信号Ｘの反転信号）がローレベルにアクチブされた状態で、ワードラインW/Lイネーブルに合わせてイネーブル（VPP_EN）される。このようなタイミングで高電圧発生器30を駆動する場合、チャージを供給する時点はポンピングに必要なマージンを守った状態で最短パスに決定されるべきで、実際チャージを消耗する局地的な位置まで配置された高電圧VPP電源ラインを通してチャージが伝達されるべきであるので、実際にチャージを消耗する位置でのチャージ供給時点は高電圧VPPチャージ消耗時点に比べて遅くなる。即ち、VPPチャージの最初の消耗時点がタイムポイントt1で開始され、VPPチャージの供給時点はタイムポイントt2で起こる。結局、このような動作タイミングによると、電圧ドロップは符号G1で表示されたレベル起こって、ワードラインアクチベーションの場合、アクチベーションが不十分になってメモリセル動作の失敗が誘発されることになる。
そこで、本発明の実施の形態では、図４に示したような動作タイミングで高電圧VPPチャージを供給する。図４は高電圧VPP発生器30及びワードラインアクチブコントロールのタイミング図である。図４は、ワードラインW/Lイネーブルに先だって高電圧発生器30をイネーブルVPP_ENした場合に、高電圧VPPレベルのドロップが最小化されることを示している。図面においてタイムポイントt1はVPPチャージの供給時点を示し、タイムポイントt2はVPPチャージの最初の消耗時点をさす。図４のタイムポイントt1を図３に示したタイムポイントと比較するときに、図３のタイムポイントt2に対応する。このような動作タイミングによると、高電圧の電圧ドロップは符号62で表示されたレベルしか起こらないようになって、メモリセルアクセス動作の失敗が防止または最小化される。
前記図４のタイミングは、DRAMセルを用いSRAMインターフェースをもつ半導体メモリ装置の場合に特に有利である。このようなメモリ装置は外部コマンドにかかわらずにセルのデータ損失を防ぐので、内部リフレッシュを行わなければならない。この場合、内部リフレッシュ周期によるリフレッシュ動作を保障するため、動作区間（リード/ライト）の初期一定領域をリフレッシュ区間に空けておくのが有利になる。メモリセル動作のための外部信号印加時点に比べて、実際のセル動作のためのワードラインイネーブル時点は、最短パスでなく一定の遅延の後である。高電圧VPP発生器30の動作時点は、セル動作のための外部信号印加時点を基準に決定すればよいので、実際のセル動作のためワードラインイネーブル時点に比べて若干早くする。このように、高電圧VPP発生器30の動作時点をワードラインアクチベーション時点に比べて早くすると、チャージ消耗の以前に消耗されるだけのチャージを予め供給するので、高電圧VPPのノード側には通常の高電圧よりも高い電圧が提供されて、結局、ワードラインアクチベーションのときに電圧レベルのドロップが最小化されるのである。
更に、高電圧VPPレベルのドロップ量をより減らすための用途で準備するパワーキャパシタのサイズも、チャージの供給のときに上がる高電圧VPP電位が問題にならない範囲内で減らすことができるので、回路のレイアウト側面でも大きな利点がある。
以下、図１の回路において、メモリセルアクセス動作中でリード動作を例に説明する。リード動作モードにおいて、アドレス信号ADDi、チップイネーブル信号CSB、及びライトイネーブル信号WEBがアクセスコマンドバッファー10に提供される。よって、前記アクセスコマンドバッファー10は、前記リード、ライト、及びリフレッシュコマンド関連信号PREQ,WREQ,RREQを生成して、VPPイネーブル回路20と遅延回路25に印加する。従って、前記VPPイネーブル回路20は駆動制御信号VPP_ENを発生し、これを受信した前記高電圧発生器30はパワーソース電圧IVCCよりも高い高電圧を待機高電圧出力ノードL1に提供する。
また、前記遅延回路25は遅延されたリード、ライト、及びリフレッシュコマンド関連信号DPREQ,DWREQ,DRREQをアドレス選択デコーダー40に印可する。まだW/Lイネーブル回路50,51,52,53、PXiD回路60,61,62,63、W/Lドライバ70,71,72,73ではチャージの消耗がないので、待機高電圧出力ノードL1の電圧レベルは前記高電圧VPPレベルよりも高い電圧（VPP+x：ここでxはチャージが供給された程度の電圧レベル）になる。従って、ワードラインがイネーブルされる前に既に図２の高電圧ノードVPPには、前記高電圧よりも高い電圧が提供されている。このような動作は図４のチャージ消耗時点のタイム時点t2まで持続される。一方、アドレス選択デコーダー40に一定タイムだけ遅延されたリードコマンド関連信号DRREQが印加されると、ビットラインBLがプリチャージされた状態でローアドレス信号をデコーディングするローデコーダーによりワードラインが選択される。この場合、一つのノーマルワードラインイネーブルNWEiとアドレスコーディングLSB信号PXiとがワードラインを活性化させると、活性化されたワードラインに連結された各メモリセル内部のアクセストランジスタがターンオンされる。このとき、即ち、図４のタイムポイントt2でチャージの消耗が最初に起こる。
ここで、ワードラインのアクチベーションのときに前記高電圧VPPレベルよりも高い電圧（VPP+x）が駆動電圧として印加されるているので、チャージ消耗時点のタイムポイントt2の以後で最大のドロップは、前記高電圧VPPのレベルを基準に符号G2で表示されたレベルだけ起こるようになって、図３の符号G1と対比したときに高電圧VPPレベルを大きく外れない。従って、ワードラインのアクチベーションが不十分な電圧で行われる現象は、根本的に防止される。前記アクセストランジスタがターンオンされるに従い、各メモリセルの貯蔵ノードとこのメモリセルに連結された特定したビットラインは電荷を共有することができるようになる。電荷がビットラインにチャージシェアリングされ始めた後、センスアンプが印加されるパルスにより動作する。各センスアンプは対応ビットラインの電圧を感知増幅した後、これを現在特定したビットラインに連結されたメモリセルのデータとしてラッチに貯蔵する。前記貯蔵されたデータは、カラムアドレスデコーディング信号に応答するカラム選択ラインCSLのイネーブルに従い、入出力I/Oラインにパスされる。この場合、カラム選択ラインCSLがイネーブルされなくて前記入出力I/Oラインにパスされなかったデータは、前記ワードラインが活性化されている間に対応するメモリセルにリライトされて、アクチブ回復動作とも言われるリフレッシュ動作が行われる。
本明細書に提示した概念は特定の適用例の他のいろんな方式により適用されることができるのを、当該技術の知識をもつ人ならば誰でも理解することが出きる。メモリセルアレイを設定しアクセスする方法は本発明ではさほど重要でなく、リフレッシュ回路を動作させる方法も同様にさほど重要性を持たない。また、開示されたタイミング信号は、本発明による動作方法の一部を示し、より効率的で回路設計者に利用可能な他の多くの方法を使うことができる。従って、これに対する詳細な実現例は本発明に含められるもので、請求項の範囲に含まれるものとする。
一方、本発明の詳細な説明では具体的な実施の形態例に関して説明したが、本発明の範囲から外れない限りいろんな変形が可能であることは勿論である。従って、本発明の範囲は説明された実施の形態例に限定されて決められるものではなく、後述の特許請求の範囲だけでなく、この特許請求の範囲と均等なものにまで広げられるべきだ。
以上説明したように、高電圧発生器の駆動時点をチャージ消耗時点に比べて早くして、実際の高電圧チャージ消耗時の電圧ドロップを最小化する本発明によると、メモリセルアクセス動作の信頼性を保障できるという効果がある。また、高電圧発生器内のポンピングキャパシタのサイズを減らすことができるので、回路のレイアウトが減少されるという効果がある。
Claims (21)
- SRAM動作のインターフェースを行う半導体メモリ装置において、
複数のワードラインと複数のビットラインとの交差部に提供される複数のリフレッシュ
型メモリセルと、
メモリセルアクセス動作区間のみに提供される駆動制御信号に応じて、パワーソース電
圧よりも高い待機高電圧出力ノードにおける通常の高電圧よりも更に高い電圧を、前記待
機高電圧出力ノードに供給する高電圧発生器と、
前記メモリセルアクセス動作区間で前記高電圧発生器の駆動時点が前記待機高電圧出力
ノードでのチャージ消耗時点よりも早くなるようにするためアクセスコマンドバッファで
生成されるコマンド関連信号に応じて、前記駆動制御信号を生成する駆動制御信号発生部
とを有し、
前記コマンド関連信号を遅延させ、その遅延させたコマンド関連信号に応じて前記待機
高電圧出力ノードのチャージを消耗することを特徴とする半導体メモリ装置。
- 前記チャージ消耗時点は、前記ワードラインのうち選択されたワードラインがイネーブル
される時点に対応することを特徴とする請求項１に記載の半導体メモリ装置。
- 前記コマンド関連信号はリード、ライト、及びリフレッシュコマンド関連信号であること
を特徴とする請求項１に記載の半導体メモリ装置。
- 前記高電圧発生器の駆動時点よりも一定時間だけ遅延された時点において、前記ワードラ
インのうち選択されたワードラインがアクチベーションされるようにするワードライン駆
動関連内部回路をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
- 外部パワーソース電圧を受信して内部電源電圧を発生する内部電源電圧発生部と、
前記内部電源電圧を受信して動作する内部回路と、
前記内部回路で前記内部電源電圧のチャージが消耗され始める時点よりも前記内部電源
電圧発生部のチャージ供給時点を早くするために、前記内部電源電圧発生部に駆動制御信
号を印加する駆動制御信号発生部とを具備し、
前記内部電源電圧発生部の前記内部電源電圧は、前記外部パワーソース電圧よりも高い
前記内部電源電圧発生部の出力ノードにおける通常の高電圧よりも更に高い電圧であり、
前記内部電源電圧発生部は、前記駆動制御信号に応じて、前記内部電源電圧を発生し、
前記内部回路は、アクセスコマンドバッファで生成されるコマンド関連信号を遅延させ
、その遅延させたコマンド関連信号に応じて前記内部電源電圧のチャージを消耗し、
前記駆動制御信号発生部は、前記コマンド関連信号に応じて、前記駆動制御信号を生成
して前記内部電源電圧発生部に印加し、
前記半導体装置はDRAMセルを持ちSRAM動作インターフェースを行う半導体メモリ装置で
あることを特徴とする半導体装置。
- 前記チャージ消耗時点は、前記DRAMセルに連結されたワードラインのうち選択されたワー
ドラインがイネーブルされる時点であることを特徴とする請求項５に記載の半導体装置。
- 前記内部電源電圧発生部の出力ノードに共通に連結される待機高電圧発生器を具備するこ
とを特徴とする請求項５に記載の半導体装置。
- 内部電源電圧発生部は、前記パワーソース電圧を高電圧でブースティングするためのポン
ピングキャパシタを複数持つことを特徴とする請求項５に記載の半導体装置。
- 複数のワードラインと複数のビットラインとの交差部に連結される複数のリフレッシュ型
メモリセルを具備し、SRAM動作のインターフェースを行う半導体メモリ装置内に採用され
た高電圧発生器を制御するための方法であって、
前記メモリセルのアクセス動作区間でアクセスコマンドバッファで生成されるコマンド
関連信号を受信するステップと、
前記コマンド関連信号に基づき、前記高電圧発生器の出力ノードでチャージが消耗され
る時点より前記高電圧発生器のチャージ供給時点が早くなるようにするための駆動制御信
号を前記高電圧発生器に提供するステップとを有し、
前記高電圧発生器は、前記駆動制御信号に応じて、パワーソース電圧よりも高い前記出
力ノードにおける通常の高電圧よりも更に高い電圧を、前記出力ノードに供給し、
前記コマンド関連信号を遅延させ、その遅延させたコマンド関連信号に応じて前記出力
ノードのチャージを消耗することを特徴とする方法。
- 前記コマンド関連信号はリード、ライト、及びリフレッシュコマンド関連信号であること
を特徴とする請求項９に記載の方法。
- SRAM動作のインターフェースを行う半導体メモリ装置において、
外部電源電圧に比べて高い電位を選択的に出力ノードに供給する内部電源電圧発生装置
と、
前記内部電源電圧発生装置の動作時点を、前記出力ノードでのチャージ消耗時点よりも
前記出力ノードへの前記内部電源電圧発生装置によるチャージ供給時点が早くなるように
するワードライン駆動関連内部回路とを有し、
前記内部電源電圧発生装置は、アクセスコマンドバッファで生成されるコマンド関連信
号に応答して、パワーソース電圧よりも高い前記出力ノードにおける通常の高電圧よりも
更に高い電圧の電位を、前記高い電位として前記出力ノードに供給し、
前記ワードライン駆動関連内部回路は、前記コマンド関連信号を遅延させ、その遅延さ
せたコマンド関連信号に応じて前記出力ノードにおける前記高い電位のチャージを消耗す
ることにより、前記動作時点を前記チャージ消耗時点よりも前記チャージ供給時点が早く
なるようにするものとすることを特徴とする半導体メモリ装置。
- SRAM動作のインターフェースを行う半導体メモリ装置において、
複数のワードラインと複数のビットラインとの間に連結される複数のリフレッシュ型メ
モリセルと、
アドレス信号、チップイネーブル信号、及びライトイネーブル信号を含む外部信号を入
力してリード、ライト、及びリフレッシュコマンド関連信号を含む出力信号を出力するア
クセスコマンドバッファと、
前記出力信号のうち少なくとも一つを受信して、高電圧発生のための駆動制御信号を出
力する高電圧イネーブル回路と、
前記駆動制御信号に応じて高電圧を発生する高電圧発生器と、
前記高電圧発生器で高電圧が発生される時点より一定時間だけ遅延された時点で、前記
ワードラインのうち選択されたワードラインを前記高電圧で駆動させる内部回路とを具備
し、
前記高電圧発生器が発生する前記高電圧は、パワーソース電圧よりも高い前記高電圧発
生器の出力ノードにおける通常の高電圧よりも更に高い電圧であることを特徴とする半導
体メモリ装置。
- 前記内部回路は、
前記アクセスコマンドバッファで出力される出力信号を一定時間だけ遅延して出力する
遅延回路と、
前記遅延された出力信号を受信し、アドレスデコーディング信号を出力するアドレス選
択デコーダーと、
前記アドレスデコーディング信号とブロックアドレス信号とを受信して、行デコーディ
ング信号を出力する行デコーダー回路と、
前記行デコーディング信号に応じて、前記選択されたワードラインを前記高電圧発生器
が発生する前記高電圧で駆動するワードラインドライバとを含むことを特徴とする請求項
１２に記載の半導体メモリ装置。
- 前記高電圧発生器の出力ノードに共通に連結される待機高電圧発生器を具備することを特
徴とする請求項１２に記載の半導体メモリ装置。
- 前記待機高電圧発生器は待機動作のときに前記通常の高電圧と同一なレベルの電圧を発生
することを特徴とする請求項１４に記載の半導体メモリ装置。
- 複数のワードラインと複数のビットラインとの交差部に連結される複数のリフレッシュ型
メモリセルを具備し、SRAM動作インターフェースを行う半導体メモリ装置内に採用された
高電圧発生器を制御するための方法であって前記メモリセルのアクセス動作区間で印加さ
れる外部コマンド信号を入力してコマンド出力信号を生成するステップと、
前記コマンド出力信号に応答して、パワーソース電圧よりも高い待機高電圧出力ノード
における通常の高電圧よりも更に高い電圧を、前記待機高電圧出力ノードに供給して、前
記更に高い電圧が内部回路に供給されるようにし、前記コマンド出力信号を遅延するステ
ップと、
前記遅延されたコマンド出力信号を、前記ワードラインを選択的に駆動するため前記内
部回路に供給するステップとを具備して、
前記ワードラインがアクチベーションされる時点が前記更に高い電圧の供給時点よりも
一定時間だけ遅延されるようにすることを特徴とする方法。
- 前記遅延されたコマンド出力信号はアドレス選択デコーダーに印加されることにより、ア
ドレスデコーディング信号が生成されるようにすることを特徴とする請求項１６に記載の
方法。
- 前記内部回路は、ワードラインイネーブル回路、行デコーダー回路、及びワードラインド
ライバを含むことを特徴とする請求項１７に記載の方法。
- 前記ワードラインイネーブル回路は、前記デコーディングアドレスと行ブロックアドレス
を受信して行アドレスコーディング信号を高電圧レベルとして出力することを特徴とする
請求項１８に記載の方法。
- 前記更に高い電圧の供給時点は前記内部回路のチャージ消耗時点よりも早いことを特徴と
する請求項１６に記載の方法。
- 前記チャージ消耗は前記更に高い電圧が供給されてから前記ワードラインがイネーブルさ
れる時点に前記内部回路で起こることを特徴とする請求項２０に記載の方法。
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