TW525161B - Semiconductor device having early operation high voltage generator and high voltage supplying method therefore - Google Patents

Semiconductor device having early operation high voltage generator and high voltage supplying method therefore Download PDF

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Description

525161 A7 B7 五、發明説明（1 ) 發明背景 1 .發明範疇 本發明係關於半導體裝置，此等半導體裝置具有需要週 期性再生操作之記憶單元。更特定言之，本發明係關於使 用於此等半導體裝置之一種高壓產生器與一種高壓供應方 法，其適於從内部實施再生操作，同時在與靜態隨機存取 記憶體（SRAM)同一定時條件下，適於從外部操作。 2 .相關技藝説明 在半導體隨機存取記憶體（R人M)裝置中，資料是以單獨 的位址，存在記憶單元陣列的特定位置。此一資料存於基 本隨機存取記憶體（RAM)單元，如靜態隨機存取記憶體 (SRAM)單元與動態隨機存取記憶體（DRAM)單元。靜態隨 機存取記憶體（SRAM)單元具有靜態的閉鎖結構（通常包括 六個電晶體，或四個電晶體與兩個電阻器），此一閉鎖結 構只要維持外部之電源供應，無再生操作便可以儲存資 料。動態隨機存取記憶體（DRAM)單元包括一個儲存元件 (通常是電容器）與一存取電晶體。在動態隨機存取記憶體 (DRAM)單元中，高狀態之資料儲存於電容器中，此一電 容器隨時間逐漸放電。因此，高狀態之資料不能長時間存 在動態隨機存取記憶體（DRAM)單元中，除非動態隨機存 取記憶體（DRAM)單元是週期性再生的。 動態隨機存取記憶體（DRAM)單元要求週期性再生操作 以避免電荷泄漏與重要資料損失，其需要一電路，以於此 一資料漏失發生之前，實施再生操作。早期動態隨機存取 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
525161 A7 B7 五、發明説明（2 ) 0己i思體（DRAM)(特別是外部操作之動態隨機存取記憶體 (DRAM)具有與靜態隨機存取記憶體（SRAM)相同之定時條 件）在外部儲存裝置控制器的控制下，可執行再生功能。 現在，大部分動態隨機存取記憶體（DRAM)記憶裝置擁有 内部的再生電路，可以執行内部再生功能。 動態隨機存取記憶體（DRAM)的好處，是在用相同製程 製造之動態隨機存取記憶體（DRAM)單元比靜態隨機存取 記憶體（SRAM)單元小，但較小的動態隨機存取記憶體 (DRAM)單元，卻可以存進比較大之靜態隨機存取記憶體 (SRAM)更多的資料。因此，希望開發可以取代靜態隨機 存取記憶體（SRAM)，而不影響周圍電路的操作條件的動 態隨機存取記憶體（DRAM)。 可是，爲了半導體之可靠性能，確保直流（DC)產生器之 有效操作是重要的。因此，在直流（DC)產生器的穩定操作 上，已經有很多的嘗試。1997年3月丨丨曰頒予亞馬達 (Yamada)之美國專利第5,610,863號，揭示一種控制調壓器 電路，以提供高於外部電源供應電壓之高壓Vpp給需要高 壓VPP之内部電路的方法，此一内部電路如具有動態隨= 存取記憶體（DRAM)之記憶裝置中的字線驅動器。在該專 利之圖2中，調壓器電路使用震盪器與升壓電容器來產生 電壓VPP，經由一電晶體，將偏壓電容器充電到高於輸入 電源供應電壓的電壓。字線驅動器響應記憶體「有源」操 作期間所提供之選擇信號，將VPP切換到特殊的字線。Z 一特殊之罕線選擇提供再生電荷給記憶單元。既然調壓器 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 玎 525161 A7 B7 五 、發明説明（3 電路之典型的升壓操作比有源期間長，其可能在短循環週 期中，提供讀取操作所需之電壓給字線，因而改善記憶裝 置的可信度。 可是該專利並未提供在初始有源時期，發生於VPP電荷 供應期間之電平壓降問題的解決方案。此一發生於初始 VPP電荷消耗期間的電平壓降問題，將於下列解説中闡 明。 傳統動態隨機存取記憶體（DRAM)記憶單元存取之字 線，或W/L，起動時間，係根據經由特殊W/L路徑、隨機 應用之定時信號來決定的，而W/L路徑則是經由外部定時 之最短路徑來起動，以最小化存取時間。既然這樣，VPP 供應之起動時間係根據W/L起動時間來決定，以最小化歸 因於泄漏的電荷消耗。既然VPP產生器藉由使用泵激電容 器之升壓方法來產生電荷，升壓節點的預充電時間可以是 冗長的。因爲供升壓操作之電荷供應的起始時間係基於 W/L起動時間，而在保持後備VPP電平於後備操作模式的 條件下，與消耗VPP電荷的初始起始時間相較，其延遲了 供應VPP產生器中電荷的起始時間。因此，在3.3伏特同步 動態隨機存取記憶體（SDRAM)的情況中，於初始VPP電荷 消耗裡，有一來自參考VPP，約0·5〜0.7伏特的壓降。此一 壓降導致使用VPP之鏈電路中的時間延遲，而最壞的情況 是，記憶單元操作的失靈。在圖3中，當此一 VPP產生器基 於W/L起動時間（意指W/L)而起動時（意指VPP_EN)，以圖 表顯示此一 VPP壓降。在圖3中，時間點tl與t2分別指示 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂 525161 A7 B7 五、發明説明（4 ) VPP電荷初始電荷消耗時間，與初始VPP電荷之供應時 間。根據此一操作定時，指示爲G1之電平壓降發生了，而 且由於記憶單元操作的失靈，其可導致半導體裝置的性能 降低。 因此，有一論證的需要，以於動態隨機存取記憶體 (DRAM)之再生操作期間，避免上述壓降，以確保記憶裝 置的可信度。 、發明概要 因此本發明具體實施例之一特點爲提供一種適於VPP產 生器之改良的半導體裝置與其操作方法。 本發明具體實施例之另一特點爲提供一種操作控制方 法，藉由有效地控制VPP產生器，避免VPP電平降落。 本發明具體實施例之另一特點爲提供一種半導體裝置與 VPP供應之方法，其中此一半導體裝置可以減少或最小化 VPP電荷消耗之壓降。 根據本發明之較佳具體實施例，提供一種半導體記憶裝 置，其以執行靜態隨機存取記憶操作較佳，其包括一内部 電源供應電壓產生器，視需要提供高於外部電源供應電壓 之内部電壓，以及包括一耦合到内部電壓之字線驅動電 路，其中高壓產生器之電荷供應操作時間的起始點，比字 線驅動電路之高壓電荷消耗時間的起始點早發生。 根據本發明之另一具體實施例.，提供一種半導體裝置， 此一半導體裝置包括一内部電源供應電壓產生器，用來產 生耦合到外部電源供應電壓的内部電源供應電壓、一個耦 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 、發明説明（ 合到内部電源供應電壓的内部電路 號產生器，用央db , + 乂及一個驅動控制信 用來對内邵電源供應電壓產… 信號，其中内立 登屋生态犯加驅動控制 始點，比内壓產生器之電荷供應時間的起 起始點早::$源供應電壓之電荷消耗時間的 内4¾源供應電壓產生器中之内部而厭 壓的電壓電平，古认kβ <内邛私壓供應電 佳。此一 V: 外郅電源供應電壓的電壓電平較 制信號’供/f應記憶單元存取操作期間激發之驅動控 ;L 、應给後備vpp輸出節點較佳。叙能萨撫六 憶體（DRAM)單开τ A i A - 動心隧機存取記 俨哲… 此耦合到内部電路，而此-半導體吒 裝置以執行靜態隨機存取記憶操作介面較佳。 ° 操發：之另* 一具！實施例，執行靜態隨機存取記憶 味的導體記憶單元，提供在許多字線與許多位元 r又术處所提供之許多再生型記憶單元、高壓產生哭塑 =憶單：存取操作期間激發之驅動控制信號，爲後備： 嗯f輸土即點所提供電壓’纟中此一高壓比電源電壓高、 ，動與罕線有關之内部電路，以使用響應指令信息與位址 ^息又=壓，從許多字線中選擇—字線；以及驅動控制信 唬產生态，其響應指令信息而產生驅動控制信號，其中用 °動同壓產生咨之時間的起始點，比在記憶單元存取操 作J間，於後備高壓輸出節點之電荷消耗時間的起始點 早屯诗消耗時間的起始點，以對應到所選擇字線之時間 的起動點較佳。 轉根據本發明之另一具體實施例，提供一種用來控制半導 心记k裝置之高壓產生器，與執行動態隨機存取記憶操作 525161 五 、發明説明（6 介面的方法，此一半導體記憶裝置具 線與許多位元線之交集處的再生型記憶單元，龙到4多字 法包括接收用於記憶單元存取操作期間的外部指:此:方 以及提供驅動控制信號給基於 ：“， 器，其中高壓產生哭之♦ 心的兩壓產生 m 應操作時間的起始點，口/ ^產生器輸出節點之電荷消耗時間的起 前^在 此令信息以與讀取、寫入與再生信號有關較：發生。 據本發明芩另一具體實施例，提供一 體記憶裝置之高壓產生器，與執能控制半導 :面的方法，此-半導體記憶裝;= = 多位几線之交集處的再生型記憶單元，而執行：： : = 應記憶單元存取_ 、、 ^曰7 ^號，而產生指令輸出信號，其中此一 二去包括藉由在指令輸出信號的產生期間，起動此一高壓 =器以供應高壓给内部電路，以及延遲指令輸出信號， 、疋供此一延遲 < 指令輸出信號給内部電路，此一内部電 =用來從許多字線中選擇-字線，纟中所選擇的字線係 延犀時間點激發，此一時間點與高壓時間之供應點相比是 ^ ^此扣令輸出信號可能以用於位址選擇譯碼器較 2，此一位址選擇譯碼器產生第一個位址譯碼信號。内部 ^路可能包括字線起動電路、字線驅動器控制器，及字 、’泉。電荷消耗操作以於供應高壓之後，在内部電路中發生 車又佳，且可能在所選擇之字線起動之前發生。 根據本發明，可能大大地改善記憶單元存取操作的可信 丨X 297公釐） 525161 A7 B7 五、發明説明（7 ) 度，而且由於發生於VPP電荷消耗之壓降的最小化，允許 VPP產生器中泵激電容器尺寸的減少，其可能減少線路工 圖的尺寸。 對那些原本即熟諳此藝之士，藉著複習下列詳細敘述， 本發明之這些與其他特點與態樣，將迅速地變得顯而易 見。 圖式簡單説明 藉由參考下列説明之具體實施例的詳細説明，且連同附 圖一起閱讀時，本發明，以及便用之較佳模式、進一步特 點，與其優點，將是最好暸解的，其中： 圖1説明VPP產生器與電路之具體實施例的方塊圖，此一 VPP產生器與電路，和根據本發明之字線驅動有關； 圖2說明根據圖1之样細電路的電路圖； 圖3説明根據傳統半導體裝置之VPP供應操作之定時圖；及 圖4説明根據本發明之VPP供應操作之定時圖。 具體實施例詳細説明 2000年1 1月23日申請之韓國專利申請案第2000-69833 號，標題「具有早期操作高壓產生器的半導體裝置和其高 壓供應方法」，其以全文引用的方式併入本文中。 在下文中，將參考附圖詳細地敘述本發明之較佳具體實 施例。 在圖1中，説明VPP產生器與電路的方塊圖，此一 VPP產 生器與電路，和根據本發明之W/L驅動有關。圖2説明圖1 中之方塊的詳細電路。 -1 0 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 玎 525161 A7 B7
五、發明説明（ 首先凊即參見圖1，在記憶單元陣列（丨〇〇)中之再生型記 憶單元（MCO，MCI，MC2，MC3， Λπ7、沾土土 口 W/Ls (WL0，WL1，WL2，WL3)與位元線（犯，卜 〇·3)的交 集處，此等位元線包括許多行與列的矩陣。方塊之感應放 大器（80，81)以連接到相應之位元線較佳。 VPP產生器響應在記憶單元存取操作期間激發之驅動控 制化號（VPP一ΕΝ)，提供向於電源源電壓（IVCC)(圖2之方塊 40)之VPP給後備之VPP輸出節點（li)。此一 Vpp產生器（3〇A) 的細節顯示於圖2之方塊（30)，—且其以包含倒向器（19， no)、聚激電容益（Cl ’ C2，C3，C4)，與驅動電晶體 (丁1，T2，T3，T4)較佳。 作爲驅動控制信號產生器之VPP起動電路（20)，在記憶 單元存取操作期間，於後備VPP輸出節點（L1)之電荷消耗 之前，其響應爲操作VPP產生器（3〇)而應用之指令信息信 號（PREQ ’ WREQ ’ RREQ)，產生驅動控制信號 (VPP—EN)。此一指令信號以與讀取、寫入與再生指令信號 有關較佳。此一 VPP起動電路（20)的細節顯示於圖2之方塊 (20)，其以包括下列較佳：接收有關於讀取、寫入與再生 指令（PREQ，WREQ，RREQ)之信號的 NOR 閘（NOR1)、包 含用來延遲NOR閘（NOR1)輸出之倒向器（11-16)的倒向鏈路 (ICH)、用來接收倒向鏈路（ICH)與NOR閘（NOR1)之輸出的 NAND閘（ΝΑΝΙ)、用來將NAND閘（ΝΑΝΙ)之輸出倒向的第 一個倒向器（17)，以及用來將第一個倒向器（17)之輸出倒向 的第二個倒向器（18)。 -11- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 訂
525161 A7 B7 五、發明説明（9 後備之VPP產生電路（35)，在記憶裝置未執行存取操作 期間之後備操作模式期間，產生預定之VPP電平。爲了最 小化功率消耗，後備VPP產生電路（35)之驅動能力，和VPP 產生器（30)之驅動能力比較起來是相對較低的，因此，後 備之VPP電壓電平和VPP產生器之VPP電平比較起來是低 的。後備VPP產生電路（3 5)之詳細操作解説，對那些原已 熟諳此藝之士而言是熟知的，而爲了單純起見，本文中將 其省略。 在本發明之較佳具體實施例肀，存取指令緩衝區（10)響 應經由外部輸入終端應用之信號，緩衝並產生與讀取、寫 入與再生指令（PREQ，WREQ，RREQ)有關之信號。與讀 取、寫入與再生指令（PREQ，WREQ，RREQ)有關之信 號，直接用於VPP起動電路（20)，並亦經由延遲電路（25)來 延遲。對位址選擇譯碼器（40)施加延遲之信號（DPREQ， DWREQ，DRREQ)。延遲電路（25)包括習知之延遲元件。 半導體裝置中之讀取與寫入操作，可能藉由從外部施加之 位址信號，亦即ADDi，晶片起動信號，亦即CSB，與寫入 起動信號，亦即WEB，的轉換來初始。 位址選擇譯碼器（40)以響應用作控制信號之信號 (DPREQ，DWREQ，DRREQ)及於再生、寫入與讀取操作模 式中所提供之位址（CNTi，Ai-Write，Ai-Read)，根據再生、 寫入與讀取操作模式，接收個別位址，並產生第一個位址 譯碼信號（DADDi)較佳。圖2中方塊（40)所示之位址選擇譯 碼器（40)，以包括供信號倒向之倒向器（111，112，113)、傳 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 玎 525161 A7 B7 五、發明説明（1〇 ) 輸閘（Gl，G2，G3)、供初始化之鉗位電晶體（P1)，及倒向 器鎖存器（L1)較佳。在讀取操作模式中，將與讀取指令 (DRREQ)有關之信號用作高電平。因此，傳輸閘（G3)是打 開的，而讀取位址（Ai-Read)則提供給鎖存器（L1)輸入。初 始時，由於電晶體（P1)之初始化，鎖存器（L1)之輸出是低 電平的，而接著鎖存器（L1)將讀取位址（Ai-Read)倒向成供 讀取操作之第一個位址譯碼信號（DADDi)。 如圖2所示，耦合到VPP而當作電源供應電壓之W/L起動 電路（50)，以響應第一個位址譯碼信號（DADDi)與第二個 位址譯碼信號，亦即行方塊位置信號（BADDi)，產生第三 個位址譯碼信號，亦即在VPP電平之行位址譯碼信號（PXi) 較佳。如圖2所示之W/L起動電路（50)以包括一 NAND閘 (NAN2)、倒向器（Π 7，11 8)、交叉耦合p-通道金屬氧化物 半導體（MOS)電晶體（P2，P3)，及η-通道金屬氧化物半導 體（MOS)電晶體（Nl，Ν2)較佳。剩下的W/L起動電路（51， 52 ’ 53)和W/L起動電路（50)相同的組態’而且根據第一個 位址譯碼信號（DADDi)，其具有不同的輸入。 PXiD電路（60，61，62，63)，亦即W/L驅動器控制器， 響應行位址譯碼信號（PXi，i=0〜3)與第四個位址譯碼信 號，亦即方塊控制信號（BSYi，i= 1〜m)，產生輸出信號 (PXiD，PXiDD，PXiBD)，以使用列位址譯碼信號（BSY)， 起動選擇之列單元陣列方塊中的W/L。輸出信號（PXiD， PXiDD，PXiBD)係用於 W/L驅動器（70，71，72，73)。如 圖2中顯示之方塊（60)的PXiD電路之一，耦合到VPP作爲電 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525161 A7 B7 五、發明説明（11 ) 源源，而其以包含位址譯碼信號（PXi)與方塊控制信號 (BSYi)較佳，第一個倒向器（119)產生第一個W/L驅動控制 信號（PXiD)，將第一個NAND閘（NAN3)的輸出倒向，並控 制W/L驅動器，而第二個倒向器（120)產生第一個W/L驅動 控制信號（PXiDD)，將第二個NAND閘（NAN4)的輸出倒 向，並控制W/L驅動器。如此，方塊控制信號（BSYi)用來 激發PXiD電路之電壓電平可能是VPP電平，以避免電流泄 漏。 耦合到供驅動相應W/Ls (WU〇，WL1，WL2，WL3)之 VPP的W/L驅動器（70，71，72，73)，以包括電晶體（N3， N4，N5，N6)(圖2)較佳。用於電晶體（N3)(圖2)之汲極的輸 入信號，以第五個位址譯碼信號較佳，此信號亦即由未顯 示之行譯碼器所提供之正常的W/L起動信號（NWEi)(圖1與 圖2) 〇 在執行靜態隨機存取記憶操作介面之半導體裝置中，根 據本發明之動態隨機存取記憶體（DRAM)單元陣列的配 置，以和W/L驅動器均分兩個鄰接記憶單元陣列方塊較 佳，以減少線路佈局區域。 應從圖2了解，VPP係用於W/L起動電路（50，51，52， 53)、PXiD 電路（60，61，62，63)，與 W/L驅動器（70，71， 72，73)。動態隨機存取記憶體（DRAM)中之VPP電荷消 耗，主要與W/L起動、方塊隔離，及方塊預充電操作有 關。在本發明中，於實際VPP電荷消耗中，可能藉由在初 始VPP電荷消耗前，操作VPP產生器（30)來減少或最小化壓 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525161 A7 B7 五、發明説明（12 降。因此，可以改善記憶單元操作之可信度，並且可以減 少VPP產生器（30)之泵激電容器的尺寸。 在使用動態隨機存取記憶體（DRAM)單元，而執行作靜 態隨機存取記憶體（SRAM)之半導體裝置中，可能從施加 外邵信號的時間，延遲受到外部信號之實際W/L激發。本 發明藉由在電荷消耗前，操作VPP產生器來利用此點，因 而允許此一 vpp產生器之泵激電容器，在W/L激發期間， 藉著在W/L激發之前供應電荷給vpp產生器，而於vpp電荷 實際消耗之前，變成充電的。因-而可能減少實際vpp電荷 消耗中之壓降。 ° 圖3説明根據傳統方法之VPP產生器與狐激發控制的才品 作定時圖，其中VPP產生器（30)由信號（vpp en)起動，^ 指令信號（PREQ，WREQ，RREQ)激發，並根據狀 激發的同日寺，晶片選擇信號(CSB)在低電平時有效的二 精由傳統方法來驅動VPP產生器（3〇)時，初始vpp_、四 〜在發生VPP電荷消耗處供應vpp電荷之前發：何 供應VPP電荷的起始時間係經由最短路徑來決定，因馬 最短路徑具有用來保證錢操作之邊緣，因此發生2 — ΓΪΓ耗位置之延遲，而接著vpp電荷經由二： ..泉，被傳送到實際消耗VPP電荷之局部_ 4 費有限時間。初始VPP電荷消耗發生作花 WP電荷供應發生於時間點（t2 ' =)’而實際 -操作定時，發生指示爲G1之電平看足”此 W/L的電壓電平，其可能導致記憶操作的失靈。〈激發 -15-
525161 A7 B7 五、發明説明（13 ) 因此，根據本發明之VPP電荷係由如圖4所示之操作定時 來供應。圖4説明VPP產生器（30)與W/L激發控制的定時 圖，並顯示W/L激發之前，由信號（VPP_EN)起動VPP產生 器（30)時，VPP電平降落的減少。時間點（tl)指示初始VPP 電荷供應時間，而時間點（t2)則指示初始VPP電荷消耗時 間。圖4之時間點（tl)對應於圖3之時間點（t2)。根據圖4之 定時圖，發生之VPP電平降落係指示爲G2，其明顯地比131 小，而且可能避免或最小化記憶單元操作的失靈。 尤其是如圖4之定時圖中所説明之定時，在具有如本發 明之動態隨機存取記憶體（DRAM)單元與靜態隨機存取記 憶體（SRAM)介面操作的半導體記憶裝置中，是非常有用 的。既然不管外部指令，此一記憶裝置應避免單元資料之 損失，則應執行内部再生操作。 在本發明之具體實施例中，爲了確保根據内部再生週期 之再生操作，讀取或寫入操作中之初始的預定時間間隔是 不可或缺的。因此，響應自外部施加之記憶單元操作的信 號，而供實際單元操作的W/L激發，並不是經由最短路 徑，而是經由延遲路徑。既然供VPP產生器（30)操作之時 間點，可能根據用於單元操作之外部信號的時間點來決 定，對於實際單元操作，可能在實際W/L激發時間之前， 操作VPP產生器（30)。藉由在W/L激發之前，激發VPP產生 器（30)，可預先供應足夠的VPP電荷，並且可能減少或最 小化W/L激發處之VPP壓降。 此外，既然預先供應足夠之VPP電荷，可能減少用來泵 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 玎 525161 A7 B7 五、發明説明（14 ) 激之電容器尺寸，及因此之線路佈局區域。 在下文中’將解説讀取操作與圖4之相應的定時圖，此 一讀取操作即如圖1中之VPP產生器的記憶單元操作與關於 W/L的電路所執行的。在讀取操作模式中，提供位址信號 ADDi、晶片起動信號CSB，及寫入起動信號WEB給存取指 令緩衝區（10)。此一存取指令緩衝區（1〇)產生與讀取、寫 入與再生指令（PREQ，WREQ，RREQ)有關的信號，而這 些信號將用於VPP起動電路（20)與延遲電路（25)。VPP起動 電路（20)產生驅動控制信號（VPP二EN);接收此一驅動控制 信號（VPP—EN)的VPP產生器（30)，提供高於電源源電壓 (IVCC)(圖2)的VPP給後備之Vpp輸出節點（L1)。延遲電路 (25)也用於與讀取、寫入與再生指令（DPREq，dwREQ， DRREQ)有關的信號給位址選擇譯碼器（4〇)。既然vpp電荷 還未於^^化起動電路（50，51，52，53)、？\丨〇電路（60, 61 ’ 62，63)與W/L驅動器（7〇，71，72，73)中消耗，後備 VPP輸出節點（L1)之電壓電平，變得比圖4中指示爲vpp電 平差X的後備VPP電平高。因此，在W/L激發之前，供應比 後備VPP電平高的VPP電平。此一操作持續到時間點t2，當 電荷開始消耗時。同樣地，假如用於與讀取指令（DrrEQ) 有關之預定時間延遲信號給位址選擇譯碼器（4〇)，則在位 元線（BLi)是預充電的情況下，由位址譯碼信號選擇w/L。 當W/L由位址譯碼信號激發時，便打開每個連接到所選擇 之W/L的存取電晶體。此時，亦即圖4之時間點t2，開始發 生VPP電荷消耗。此處，既然將高於後備vpp電平之vpp電 平用作驅動電壓，在初始電荷消耗時間點t2之後，發生如 ___ -17- 本紙張尺度適用中國國家襟準(CNS) A4規格(21〇x 297公釐) 525161
圖4中指示爲G2的電壓電平降落，此_電平降落小於圖] 中，指示爲G1之傳統半導體裝置定時圖的電壓電平降落。 所以，在本發明中，可以避免不足之電壓電平處的w/l激 發。 打=存取電晶體之後，記憶單元之儲存器節點與連接到 c憶單元的特定位元線（BLi)可以均分電荷。在位元線（BLi) 中之電荷均分開始後，藉由應用之脈衝來操作感應放大器 =0 81)。其後，感應放大器（8〇，81)將相應之位元線（BLi) 二壓放大，並將放大之資料儲存於鎖存器當作記憶單元資 料。藉由反應行譯碼信號之行選擇線信號（CSL)的起動， 和儲存於鎖存咨的貝料傳輸到I/O線。由於相應之行選擇 、泉仏號（CSL)的播起動，而沒有傳輸到1/〇線之儲存的資 料，在W/L激發期間，被重新寫入到相應之記憶單元。換 句話説，完成稱作有效重建（active rest〇re)之再生操作。 如上所述，根據本發明具體實施例之半導體記憶裝置， 在肖耗之前操作Vpp產生器，因而減少實際電 荷消耗中的壓降，可以改善記憶單元存取操作的可信度。 而藉由有效地最佳化VPP產生器之泵激電容器的尺寸，也 可以減少線路佈局區域。 本文中已揭示本發明之較佳具體實施例，雖然未使用特 疋術語，其被使用，且僅被解釋成一般與説明之意，而非 限制之目的。於是，熟諳此藝之人士應了解，可以作各種 形式與範圍的改變而不脱離下列申請專利範圍陳述之本發 明的精神與範圍。 -1 8 -

Claims (1)

  1. 、申請專利範圍 嘗:::靜態隨機存取記憶操作介面之半導體記憶 7 L::—個再生型記憶單元，其 位元線的交集處； 於泎夕子線與纟午多 一高壓產生器，其響應記憶 驅動控制俨號，π瓜+ f 伃取k作期間激發之 ”二H 壓給一後備用之高壓輸出節點， - T此 问昼比電源電壓高； 一與字線有關之内部電路並 息與位址"之*厭卞 動來使用響應指令信 心足同堡，來從許一多字線中選擇-字線；以及 一驅動控制信號產生器，其塑 控制信號， …息而產生驅動 ，中在記憶單元存取操作期間，驅動高壓產生器的時 間點，比該備用高壓輸出節點之電荷消耗的時間％早。 2·如申請專利範園第i項之半導體記憶裝置，其中電荷消 耗時間之起始點，對應於所選擇字線之時間的起動點。 3·如申請專利範圍第丨項之半導體記憶裝置，其中指令信 息與謂取、窝入，及再生指令信號有關。 4·如申請專利範圍第1項之半導體記憶裝置，其中内部電 路在一與驅動高壓產生器之時間的起始點相比較爲延遲 的時間點，激發所選擇之字線。 5· —種半導體記憶裝置，其包括： 一内部電源供應電壓產生器，其產生耦合到外部電源 供應電壓之内部電源供應電壓； ' 一内邵電路，其耦合到内部電源供應電壓；及 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公I) 525161 A8 B8 C8
    ―驅動控制信號產生器，用來對内部 生器施加驅動控制信號， 节源供應電壓產 其中内部電源供應電壓產生器之電荷供應時間 點’比内邵電路中㈣電源供應電壓 。 起始點早。 1肖粍時間的 6. 裝置，其中内部電 電壓的電壓電平比 如申請專利範圍第5項之半導體記憶 源供應電壓產生器中之内部電源供應 外邵電源供應電壓之電壓電平高。 .如申請專利範圍第6項之半導-體記憶裝置，其中内部電 源供應電壓產生器包括複數個泵激電容器，這些泵激； 冢器是用來將外部電壓供應電壓升壓的。 8·如申請專利範圍第5項之半導體記憶裝置，進一步包括 耦合到内部電路之動態隨機存取記憶單元，而其中該半 導體記憶裝置執行靜態隨機存取記憶操作介面。 9·如申請專利範圍第8項之半導體記憶裝置，進一步包括 後備南壓產生器’其連接到内邵電源供應電壓產生器的 輸出節點。 ·發 ln _ :;_賴 10·—種用來控制半導體記憶裝置之高壓產生執行動 態隨機存取記憶操作介面的方法，該半導裝置具 有複數個連接到複數個字線與複數個位元集處的 再生型記憶單元，該方法包括·· 接收外部指令信息，此一外部指令信息係用於記憶單 元存取操作期間；及 提供驅動控制信號給基於外部指令信息的高壓產生 -20-本紙張尺度適用中國國家標準(CNS) Μ規格㈣父297公爱) 525161 A8 B8
    二甲高壓產生器之電荷供應操作時θ 问壓產生器輸出節點之電荷消耗：點κ 生。 J的起始點之前， 申請專利範圍第1G項之^ 1中外部指仰自以j 口貝取、寫入與再生信號有關較佳。 12· 一種用來執行靜態隨機存取記憶 置，其包括： 導體記憶1 内部電源供應電壓產生器，—其視需要提供 源電壓之内部電壓；及 ” 李馬合到内部電路之字線驅動電路， 高於外部電
    裝 ，是在 之前發 其中高壓產生器之電荷供應操作時間的起始點 字線驅動電路中高壓之電荷消耗時間的起始點 1 3 · 一種用來執行靜態隨機存取記憶操作 置，其包括： 之半導體記憶裝 訂 其連接於複數個字線與複數 線
    複數個再生型記憶單元 個位元線之間； 一存取指令緩衝區，其響應外部信號，產生也&取 寫入與再生指令㈣之信號，此等外部㈣包括:址信 號、晶片起動信號，與寫入起動信號； 一高壓起動電路，其響應至少輸出信號之其中之一， 產生一驅動控制信號； 一高壓產生器，其響應驅動控制信號，產生高壓及 -21-
    525161
    與罕線驅動有關之内部電路，其係用來從複數個字線中選擇一字線，並驅動所選擇之字線到一時間點之高 壓’而此-時間點與高壓產生器中產生之高壓相比是延 遲的。14·如申請專利範圍第13項之半導體記憶裝置，其中該與字 線驅動有關之内部電路包括： 延遲％路，其響應存取指令緩衝區之輸出信號，產 生延遲信號； -位址選擇譯碼器，其響反該等延遲信號，產生第一 個位址譯碼信號； 一字線起動電路，其響應第一個位址譯碼信號與第二 個位址譯碼信號，產生第三個位址譯碼信號；/ 字線驅動器控制器，其響應第三個位址譯碼信號與 第四個位址譯碼信號，產生字線驅動控制信號；及 丰線驅動為，其響應字線驅動控制信號與第五個位 址#碼仏號，驅動所選擇之譯碼線到高壓。 15·如申請專利範圍第13項之半導體記憶裝置，進一步包括 -備用高壓產生器，其連接到高壓產生器之輸出節點。16·如申請專利範圍第15項之半導體記憶裝置，其中該後備 咼壓產生器產生與後備操作中之高壓同樣的電壓電平。 17. —種用來控制半導體記憶裝置之高壓產生器與執行動態 隨機存取記憶操作介面的方法，此一半導體記憶裝置: 有複數個連接到複數個字線與複數個位元線之交集處的 再生型記憶單元，其包括步驟： 术
    裝 訂 線 -22- 申請專利範圍 響應記憶單元存取操作期間 產生指令輸出信號； ^邵指令信號， '藉由幻旨令輸出信號的產生期間，起動該 以供應高壓给内部電路， q 為 、 延遷指令輸出信號；及 才疋供㈣遲〈指令輸出信號给内部電路，此一内部電 路係用來彳< 複數個字線中選擇一字線， 其中所選擇的字線係於一時 丄 哼間點激發，此一時間點與 南壓時間之供應點相比是延遲的。 18. 如申請專利範圍第丨7項 、固矛貝又万法，其中該延遲之指令輸出 k號係用於位址選擇謹碑哭 卜 遝揮#碼态，而此一位址選擇譯碼器產 生第一個位址譯碼信號。 19. 如申請專利範圍第18項之方法，其中該内部電路包括字 線起動電路、字線驅動器控制器及字線。 如申#專利範圍第19項之方法，其中該字線起動電路響 應第一個位址譯碼信號與第二個位址譯碼信號，在高壓 電平產生第三個位址譯碼信號。 21·如申请專利範圍第17項之方法，其中該高壓之供應操作 時間的起始點，是在内部電路中電荷消耗操作之時間的 起始點之前發生。 22·如申請專利範圍第21項之方法，其中該電荷消耗操作在 向壓供應之後，但於起動所選擇之字線之前，發生於内 部電路。 -23- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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