KR100317218B1

KR100317218B1 - 불안정한전원전압하에서일정한펄스주기로펄스신호를발생시키는링오실레이터

Info

Publication number: KR100317218B1
Application number: KR1019980029848A
Authority: KR
Inventors: 다까오 히라야마
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-07-25
Filing date: 1998-07-24
Publication date: 2002-01-15
Also published as: JP3147044B2; KR19990014152A; TW436783B; JPH1145566A; US6100768A

Abstract

루프(12)를 형성하는 방식으로 접속된 제1 인버터(12a, 12b) 및 제2 인버터(12c, 12d, 12e)를 구비하는 링 오실레이터가 개시되며, 여기서, 제1 인버터(12a, 12b)는 전원 전압(Vcc)의 크기가 증가될 때 논리 연산 속도가 감소되도록 제1 인버터를 제어하는 전류 제어기(14)를 통해 전력을 공급받으며, 제2 인버터(12c, 12d, 12e)는, 전원 전압의 크기가 증가될 때 제2 인버터 각각의 논리 연산 속도가 감소되도록, 전원 전압을 직접 공급받고, 제2 인버터는 전원 전압의 증가로 인해 제1 인버터에 의해 도입되는 펄스 주기의 증분을 상쇄하여 펄스 주기를 일정하게 유지시킨다.

Description

불안정한 전원 전압 하에서 일정한 펄스 주기로 펄스 신호를 발생시키는 링 오실레이터{RING OSCILLATOR GENERATING PULSE SIGNAL AT CONSTANT PULSE PERIOD UNDER UNSTABLE POWER VOTLAGE}

본 발명은 링 오실레이터에 관한 것으로서, 특히 불안정한 전원 전압 하에서 일정한 펄스 주기로 출력 펄스 신호를 발생시키도록 작동하는 링 오실레이터에 관한 것이다.

반도체 DRAM 장치는 외부 클록 신호를 요하지 않는다. 내부 클록 발생기가 반도체 DRAM 장치 내에 포함되며, 리프레시 간격(refresh intervals)을 한정한다. 메모리 셀에 저장된 데이터 비트는 리프레시 간격으로 리프레싱되며, 리프레싱 동작은 메모리 셀로 하여금 메모리 셀로부터의 누설 전류에 대해 데이터 비트를 유지하게 한다. 리프레시 간격은 전원 전압 및 주위 온도에 관계없이 일정할 수 있다. 그러나, 메모리 셀의 데이터 유지 능력에 의거하여 리프레시 간격을 변화시키는 것이 바람직하다. 예를 들어, 만일 전원 전압이 높으면, DRAM 셀은 장시간동안 데이터 비트를 저장할 수 있으며, 리프레시 간격은 긴 것이 바람직하다. 반면, 만일 전원 전압이 낮으면, DRAM 셀은 데이터 비트를 잃기 쉬우며, 리프레시 간격이 짧은 것이 바람직하다.

반도체 셀프 리프레시가능한(self-refreshable) DRAM 장치는 리프레시 간격을 한정하기 위한 링 오실레이터를 구비한다. 링 오실레이터는 홀수개의 인버터들에 의해 구성된다. 인버터들은 단일 루프를 형성하는 것과 같은 방식으로 접속되며, 외부 전원 전압(Vcc)을 공급받는다. 링 오실레이터는 소정 주파수에서 발진하여, 출력 펄스 신호를 카운터에 공급한다. 카운터가 소정값에 도달하면, 리프레시 제어기는 리프레싱 동작을 개시한다.

도 1은 종래의 링 오실레이터(1)를 예시하며, 이 링 오실레이터(1)는 5 개의 인버터들(2a, 2b, 2c, 2d, 2e)로 이루어진다. 인버터들(2a 내지 2e)은 직렬 접속되며, 마지막 인버터(2e)의 출력 노드는 제1 인버터(2a)의 입력 노드에 접속된다. 전원 전압(Vcc)은 인버터(2a 내지 2e)에 공급되며, 출력 펄스 신호(Vosc4)는 마지막 인버터(2e)의 출력 노드로부터 공급된다. 펄스 주기(Tosc4)는 도 2에 도시한 바와 같이 한정된다. 전원 전압(Vcc)이 증가되면, 펄스 주기(Tosc4)는 도 3에 도시한 바와 같이 감소된다. 이러한 경향은 리프레싱 동작에 바람직하지 못하다. 이를 상세히 설명하면, 전원 전압(Vcc)이 높으면, DRAM 셀은 장시간동안 데이터 비트를 저장하며, 높은 전원 전압(Vcc)은 리프레시 제어기로 하여금 리프레시 간격을 연장시키게 한다. 그러나, 종래의 링 오실레이터(1)는 펄스 주기(Tosc4)를 단축시키며, 카운터는 리프레시 간격을 짧게 한다. 반면, 전원 전압(Vcc)이 낮으면, DRAM 셀은 단시간 내에 데이터 비트를 잃으며, 리프레시 제어기는 리프레시 간격을 단축시켜야 한다. 그러나, 종래의 링 오실레이터(1)는 펄스 주기(Tosc4)를 연장시키며, 카운터는 리프레시 간격을 길게 한다. 이에 의해, 종래의 링 오실레이터(1)는 DRAM 셀의 데이터 유지 특성에 반대로 펄스 주기(Tosc4)를 변화시킨다.

전원 전압(Vcc)의 변동 하에서 리프레시 간격을 자동으로 조절하기 위한 다른 종래의 링 오실레이터가 일본 특허 공개 공보 평4-259986호에 개시되어 있다. 도 4는 이 일본 특허 공개 공보에 개시된 종래의 링 오실레이터를 예시한다. 이 종래의 링 오실레이터(4)는 종래의 링 오실레이터(1)와 마찬가지로 인버터들(4a 내지 4e)의 루프에 의해 구성되며, 마지막 인버터(4e)의 출력 노드로부터 펄스 신호(Vosc2)를 출력한다. 출력 펄스 신호(Vosc2)는 도 5에 도시한 바와 같은 펄스 주기(Tosc2)를 가진다. 종래의 링 오실레이터(1)는 외부 전원 전압(Vcc)에 의해 직접 전력을 공급받지만, 링 오실레이터(4)는 링 오실레이터 전원 전압(Vro)에 의해 간접적으로 전력을 공급받으며, 전원(5)은 외부 전원 전압(Vcc)으로부터 링 오실레이터 전원 전압(Vro)을 발생시킨다. 전원(5)은 링 오실레이터 전원 전압(Vro)을 일정하게 유지하거나, 링 오실레이터 전원 전압(Vro)을 외부 전원 전압(Vcc)에 반대로 변화시킨다. 전원(5)이 링 오실레이터 전원 전압(Vro)을 외부 전원 전압(Vcc)의 크기에 반비례적으로 변화시킬 때, 링 오실레이터 전원 전압(Vro)은 펄스 주기(Tosc2)를 도 6에 도시한 바와 같이 외부 전원 전압(Vcc)의 크기와 함께 비례적으로 증가시킨다. 외부 전원 전압(Vcc)의 크기가 증가되면, 리프레시 간격이 연장된다. 외부 전원 전압(Vcc)의 크기가 감소되면, 리프레시 간격이 단축된다. 따라서, 이 일본 특허 공개 공보에 개시된 종래의 링 오실레이터는 DRAM 장치용으로 적당하다.

도 7은 다른 종래의 가변 링 오실레이터(6)를 예시한다. 종래의 가변 링 오실레이터(6)는 직렬 접속된 인버터(6a, 6b, 6c, 6d, 6e)를 포함하며, 제3 인버터(6c)의 출력 노드는 제1 인버터(6a)의 입력 노드에 접속된다. 이에 의해, 제1 인버터 내지 제3 인버터(6a, 6b, 6c)는 단일 루프를 형성한다.

링 오실레이터(6)는 전류 제어기(7)를 수반한다. 전류 제어기(7)는 전원선(Vcc)과 접지전(GND)간에 접속된 p 채널 인핸스먼트형 부하 트랜지스터(Qp1)와 저항(R1)의 직렬 결합, 및 전원 전압선(Vcc)과 인버터들(6a∼6c)간에 병렬 접속된 p 채널 인핸스먼트형 전류 제어 트랜지스터(Qp2)를 포함한다. p 채널 인핸스먼트형 부하 트랜지스터(Qp1)의 게이트 전극은 그의 드레인 노드에 접속되며, 또 p 채널 인핸스먼트형 전류 제어 트랜지스터(Qp2)의 게이트 전극에 접속된다.

전류 제어기(7)는 전원선(Vcc)과 접지선(GND)간에 접속된 저항(R2)과 n 채널인핸스먼트형 부하 트랜지스터(Qn1)의 직렬 결합, 및 인버터들(6a∼6c)과 접지선(GND)간에 접속된 n 채널 인핸스먼트형 전류 제어 트랜지스터(Qn2)를 더 포함한다. n 채널 인핸스먼트형 부하 트랜지스터(Qn1)의 게이트 전극은 그의 드레인 노드에 접속되며, 또 n 채널 인핸스먼트형 전류 제어 트랜지스터(Qn2)의 게이트 전극에 접속된다. 이에 의해, 신호 루프를 형성하는 모든 인버터들(6a∼6c)은 전류 제어기(7)에 의해 제어된다.

p 채널 인핸스먼트형 부하 트랜지스터 Qp1는 인버터 6a∼6c 모두에 공급되는 전류의 양을 제어하며, n 채널 인핸스먼트형 부하 트랜지스터Qn1는 인버터 6a∼6c 모두로부터 방출되는 전류의 양을 제어한다. 외부 전원 전압(Vcc)이 통상시보다 높아지면, p 채널 인핸스먼트형 부하 트랜지스터(Qp1)는 p 채널 인핸스먼트형 전류 제어 트랜지스터(Qp2)의 게이트 전극에서의 전위 레벨을 상승시키며, p 채널 인핸스먼트형 전류 제어 트랜지스터(Qp2)는 p 채널 인핸스먼트형 부하 트랜지스터(Qp1)에 의해 제한받는다. 그 결과, 각각의 인버터(6a, 6b, 6c)를 통과하는 전류의 증분(increment)이 많지 않아서, 인버터(6a∼6c)는 외부 전원 전압(Vcc)에 대응하는 소정의 스위칭 속도에 도달할 수 없다.

마찬가지로, n 채널 인핸스먼트형 전류 제어 트랜지스터(Qn2)는 n 채널 인핸스먼트형 부하 트랜지스터(Qn1)에 의해 제어된다. 외부 전원 전압(Vcc)이 통상시보다 높아지면, 각각의 인버터(6a∼6c)로부터 방출된 전류의 양이 증가된다. 그러나, n 채널 인핸스먼트형 부하 트랜지스터(Qn1)는 n 채널 인핸스먼트형 전류 제어 트랜지스터(Qn2)로 하여금 방출 전류를 외부 전압(Vcc)에 대응하는 소정값까지 증가시키지 못하게 한다. 그 결과, 인버터(6a∼6c)는 감속된다. 인버터(6e)는 출력 펄스 신호(Tosc3)를 발생시키며, 출력 펄스 신호(Tosc3)는 도 8에 도시한 바와 같은 펄스 주기(Tosc3)를 가진다.

본 발명의 발명자는 외부 전원 전압(Vcc)을 1.5 V 내지 4 V로 변화시키면서 펄스 주기(Tosc3)를 측정하였다. 펄스 주기(Tosc3)는 도 9에 도시한 바와 같이 외부 전원 전압(Vcc)과 함께 증가되었다.

출력 펄스 신호(Vosc3)는 카운터 (도시 생략)에 공급되며, 카운터는 리프레시 간격을 한정한다. 외부 전원 전압(Vcc)이 통상시보다 높아지면, 동적 메모리 셀은 데이터 유지 능력을 향상시키며, 종래의 링 오실레이터(6)는 카운터로 하여금 리프레시 간격을 연장시키게 한다. 한편, 외부 전원 전압(Vcc)이 통상시보다 낮아지면, 동적 메모리 셀은 데이터 유지 능력을 열화시키며, 종래의 링 오실레이터(6)는 카운터로 하여금 리프레시 간격을 단축시키게 한다.

반도체 DRAM 장치는 2 V와 같은 강압 전원 전압(step-down power voltage) 하의 리프레시 데이터 비트로 설계되며, 2 V 하의 셀프 리프레싱 동작은 전력 소비의 감소를 위한 것이다. 그러나, 반도체 DRAM 장치가 종래의 링 오실레이터(6)를 갖출 경우, 반도체 DRAM 장치의 전력 소비가 증가된다. 도 9로부터 알 수 있듯이, 2 V에서의 펄스 주기(Tosc3)는 통상의 전원 전압보다 짧다. 펄스 주기(Tosc3)가 짧으면, 카운터 (도시 생략)는 단위 시간당 리프레시 동작을 증가시키며, 단위 시간당 총 전류 소비량이 증가된다.

따라서, 본 발명의 주요 목적은 전원 전압에 관계없이 출력 펄스 신호의 펄스 주기를 일정하게 유지하는 링 오실레이터를 제공하는 것이다.

본 발명의 일 특징에 따르면, 출력 펄스 신호를 발생시키기 위한 링 오실레이터에 있어서, 홀수개이며, 출력 펄스 신호를 발생시키기 위한 루프를 형성하는 복수의 논리 게이트, 상기 복수의 논리 게이트로부터 선택된 소정의 논리 게이트들에 접속되어 전원 전압의 크기가 증가될 때 상기 각각의 소정의 논리 게이트가 논리 연산을 가속하도록 전원 전압을 상기 소정의 논리 게이트에 공급하는 전원 전압원, 및 상기 전원 전압원과 상기 복수의 논리 게이트들 중 나머지 논리 게이트들간에 접속되어 상기 전원 전압의 크기가 감소될 때 논리 연산을 감속하는 방식으로 상기 각각의 나머지 논리 게이트들을 제어하는 전류 제어기를 포함하는 링 오실레이터가 제공된다.

도 1은 종래의 링 오실레이터를 도시한 회로도.

도 2는 종래의 링 오실레이터에 의해 발생된 출력 펄스 신호를 도시한 그래프.

도 3은 전원 전압의 크기 및 펄스 주기간의 관계를 도시한 그래프.

도 4는 일본 특허 공개 공보 평4-259986호에 개시된 종래의 오실레이터를 도시한 회로도.

도 5는 도 4에 도시한 종래의 링 오실레이터에 의해 발생된 출력 펄스 신호의 파형을 도시한 그래프.

도 6은 전원 전압의 크기 및 펄스 주기간의 관계를 도시한 그래프.

도 7은 종래의 링 오실레이터를 도시한 회로도.

도 8은 도 7에 도시한 종래의 링 오실레이터에 의해 발생된 출력 펄스 신호를 도시한 그래프.

도 9는 외부 전원 전압의 크기와 출력 펄스 신호의 펄스 주기간의 관계를 도시한 그래프.

도 10은 본 발명에 따른 링 오실레이터의 구성을 도시한 회로도.

도 11은 도 10에 도시한 링 오실레이터에 의해 발생된 출력 펄스를 도시한 그래프.

도 12는 전원 전압의 크기 및 출력 펄스 신호의 펄스 주기간의 관계를 도시한 그래프.

도 13은 반도체 DRAM(dynamic random access memory) 장치의 요부를 도시한 블록도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 링 카운터

12 : 루프

12a∼12e : 인버터

13 : 출력 회로

13a, 13b : 인버터

14 : 전류 제어기

본 발명에 따른 링 오실레이터의 특징 및 이점은 첨부 도면을 참조로 한 다음의 상세한 설명으로부터 더욱 명확히 이해할 수 있을 것이다.

도 10을 참조하면, 링 카운터(11)는 크게 루프(12), 출력 회로(13) 및 전류 제어기(14)를 포함한다. 홀수개의 인버터(12a, 12b, 12c, 12d, 12e)는 루프(12)를 형성하는 방식으로 접속되며, 펄스 신호(PLS1)는 마지막 인버터(12e)로부터 출력 회로(13) 및 제1 인버터(12a)에 공급된다. 출력 회로(13)는 두 개의 인버터(13a, 13b)를 포함하며, 펄스 신호(PLS1)는 마지막 인버터(12e)로부터 제1 인버터(13a)에 공급된다. 출력 회로(13)는 펄스 신호(PLS1)로부터 출력 펄스 신호(PLS2)를 발생시킨다.

전류 제어기(14)는 전원 전압선(Vcc)과 접지선(GND)간에 접속된 저항(R11)과 p 채널 인핸스먼트형 부하 트랜지스터(Qp11)의 직렬 결합, 및 전원 전압선(Vcc)과 인버터(12a, 12b)간에 병렬 접속된 p 채널 인핸스먼트형 전류 제어 트랜지스터(Qp12)를 포함한다. p 채널 인핸스먼트형 부하 트랜지스터(Qp11)의 게이트 전극은 그의 드레인 노드에 접속되며, 또 p 채널 인핸스먼트형 전류 제어 트랜지스터(Qp12)의 게이트 전극에 접속된다.

전류 제어기(14)는 전원선(Vcc)과 접지선(GND)간에 접속된 n 채널 인핸스먼트형 부하 트랜지스터(Qn11)와 저항(R12)의 직렬 결합, 및 인버터(12a, 12b)와 접지선(GND)간에 접속된 n 채널 인핸스먼트형 전류 제어 트랜지스터(Qn12)를 더 포함한다. n 채널 인핸스먼트형 부하 트랜지스터(Qn11)의 게이트 전극은 그의 드레인 노드에 접속되며, 또 n 채널 인핸스먼트형 전류 제어 트랜지스터(Qn12)의 게이트 전극에 접속된다. 이에 의해, 전류 제어기(14)는 인버터(12a, 12b)만을 제어하며, 나머지 인버터(12c, 12d, 12e)는 전원선(Vcc)과 접지선(GND)간에 직접 접속된다.

p 채널 인핸스먼트형 부하 트랜지스터(Qp1)는 모든 인버터(6a∼6c)에 공급되는 전류의 양을 제어하며, n 채널 인핸스먼트형 부하 트랜지스터(Qn1)는 모든 인버터(6a∼6c)로부터 방출된 전류의 양을 제어한다. 전류 제어기(14)는 전류 제어기(7)와 유사하게 동작하며, 인버터(12a, 12b)는 도 9에 도시한 특성을 나타낸다. 한편, 나머지 인버터(12c, 12d, 12e)는 전원선(Vcc)의 전위 변동에 의해 직접 영향을 받으며, 도 3에 도시한 특성을 나타낸다.

인버터(12a∼12e)가 전원선(Vcc)에 의해 직접 또는 간접적으로 도통될 때, 펄스 신호(PLS1)는 전위 레벨을 주기적으로 상승시켜, 출력 회로(13)가 출력 펄스 신호(PLS2)를 출력하게 한다. 출력 펄스 신호(PLS2)는 도 11에 도시한 바와 같은 펄스 간격(Tosc1)을 가진다.

인버터(12a, 12b)는 출력 회로(13)로 하여금 전원 전압(Vcc)의 크기에 비례적으로 펄스 주기(Tosc1)를 변화시키게 하고 (도 9 참조), 인버터(12c, 12d, 12e)는 출력 회로(13)로 하여금 전원 전압(Vcc)에 반비례적으로 펄스 주기(Tosc1)를 변화시키게 한다 (도 3 참조). 인버터(12a, 12b)에 의해 도입된 증분은 인버터(12c, 12d, 12e)에 의해 도입된 감분(decrement)과 상쇄되어, 펄스 주기(Tosc1)는 도 12에 도시한 바와 같이 전원 전압(Vcc)의 크기 전체에 걸쳐 실질적으로 일정하다.

상술한 바와 같이, 본 발명에 따른 링 오실레이터는 비례적 경향과 반비례적 경향을 상쇄시켜, 전원 전압의 크기 전체에 걸쳐 일정한 펄스 주기를 얻는다.

DRAM 장치에 대한 적용

도 13은 본 발명을 사용하는 반도체 DRAM 장치를 예시한다. 반도체 DRAM 장치는 단일 반도체칩(21) 상에 제조되며, 메모리 셀 어레이(22)를 포함한다. 각각의 메모리 셀 어레이(22)는 매트릭스 형태로 배치된 동적 메모리 셀(MC11∼MC1n, MC21∼MC2n, … 및 MCm1∼MCmn)을 포함하며, 워드선(WL1∼WLm)과 비트선 쌍(BLP1∼BLPn)은 동적 셀(M11∼Mmn)에 선택적으로 접속된다. 동적 셀은 일련의 n 채널 인핸스먼트형 액세스 트랜지스터와 축적 캐패시터에 의해 구성된다.

반도체 DRAM 장치는 프리차징 회로(23), 센스 증폭기(24), 행 어드레스 디코더/워드선 구동기(25), 열 어드레스 디코더/셀렉터(26), 어드레스 버퍼(27) 및 입력/출력 회로(28)를 더 포함한다. 프리차징 회로(23)는 비트선 쌍(BLP1 내지 BLPn)을 프리차지 레벨로 충전하여, 각 쌍의 비트선들을 등화(equalizing)시킨다. 행 어드레스 비트는 어드레스 버퍼(27)로부터 열 어드레스 디코더/워드선 구동기(25)에 공급되고, 행 어드레스 디코더/워드선 구동기(25)는 워드선들 중 하나의 워드선을 활성 레벨이 되게 한다. 이어서, 선택된 워드선에 결합된 동적 셀들은 비트선 쌍들(BLP1 내지 BLPn)에 각각 전기적으로 접속되어, 비트선 쌍들(BLP1 내지 BLPn)에 각각 전위차를 발생시킨다.

센스 증폭기(24)는 비트선 쌍들(BLP1 내지 BLPn)의 전위차의 크기를 증가시키며, 전위차들은 판독 데이터 비트들을 나타낸다. 열 어드레스 비트는 어드레스 버퍼(27)로부터 열 어드레스 디코더/셀렉터(26)에 공급되며, 열 어드레스 디코더/셀렉터(26)는 판독 데이터 비트를 선택적으로 입력/출력 회로(28)에 전송하고, 입력/출력 회로(28)는 판독 데이터 비트로부터 출력 데이터 신호를 발생시킨다. 반도체 DRAM 장치의 동작은 당업자에게 잘 알려져 있다.

반도체 DRAM 장치는 외부 전원 전압(Vcc)보다 낮은 전압하에서 셀프 리프레싱 동작을 행한다. 반도체 DRAM 장치는 링 오실레이터(11), 카운터(31) 및 셀프 리프레시 제어기(32)를 더 포함한다. 외부 전원 전압(Vcc)은 2 V까지 감소되며, 전원 핀으로부터 링 오실레이터에 직접 공급된다. 이에 의해, 링 오실레이터(11)는 2 V의 외부 전원 전압(Vcc)을 공급받는다.

출력 펄스 신호(PLS2)는 링 오실레이터(11)로부터 카운터(31)에 공급되며,카운터(31)는 매 출력 펄스마다 값을 증가시킨다. 메모리 셀 어레이(22)에 대한 액세스가 완료되면, 카운터(31)는 내부 제어 신호 (도시 생략)로 재설정되며, 출력 펄스들을 카운팅하기 시작한다. 카운터(31)가 소정값에 도달하면, 카운터(31)는 이네이블 신호를 셀프 리프레시 제어기(32)에 공급하며, 셀프 리프레시 제어기(32)는 동적 셀들(MC11∼MCmn)에 저장된 데이터 비트들을 리프레싱하기 위하여 프리차징 회로(23), 행 어드레스 디코더/워드선 구동기(25) 및 센스 증폭기(24)를 순차적으로 가동시킨다.

상술한 바와 같이, 링 오실레이터(11)는 전원 전압 레벨에 관계없이 펄스 주기(Tosc1)를 일정하게 유지한다. 상술한 바와 같이, 링 오실레이터(11)는 셀프 리프레싱 동작시 2 V의 외부 전원 전압(Vcc)을 공급받고, 카운터(31)는 이네이블 신호를 소정의 간격으로 셀프 리프레시 제어기(32)에 공급하며, 전류 소비가 확실히 감소된다.

이상, 본 발명의 특정 실시예를 도시 설명하였으나, 본 발명의 사상 및 범주에서 벗어나지 않으면서 다양한 변경 및 수정이 이루어질 수 있음은 당업자들에게 있어서 자명할 것이다.

예를 들어, 인버터는 외부 신호로 이네이블되도록 NOR 게이트 또는 NAND 게이트로 대체될 수 있다. 루프(12)는 다른 홀수개의 인버터들에 의해 형성될 수 있다. 펄스 신호(PLS1)는 카운터에 직접 공급될 수 있다.

Claims

일정 출력 펄스 신호를 발생시키기 위한 링 오실레이터에 있어서,

홀수개이고 등가이며, 출력 펄스 신호를 발생시키기 위해 루프를 형성하는 복수의 논리 게이트;

상기 복수의 논리 게이트로부터 선택된 소정의 논리 게이트들에 접속되고, 상기 소정의 논리 게이트들에 전원 전압을 공급하되 상기 전원 전압의 크기가 증가될 때 상기 소정의 논리 게이트 각각의 논리 연산 속도가 증가되도록 하는 전원 전압원; 및

상기 전원 전압원과, 상기 복수의 논리 게이트 중의 나머지 논리 게이트들 간에 접속되고, 상기 전원 전압의 크기가 증가될 때 상기 논리 연산의 속도가 감소되도록 상기 나머지 논리 게이트 각각을 제어하는 전류 제어기

를 포함하고,

상기 전원 전압이 공급되는 상기 소정의 논리 게이트들의 연산과 상기 전류 제어기에 의해 제어되는 상기 나머지 논리 게이트들의 연산이 서로 상쇄되어 상기 일정 출력 펄스 신호를 제공하는 것을 특징으로 하는 링 오실레이터.
제1항에 있어서, 상기 복수의 논리 게이트 각각은 인버터로 구성되는 링 오실레이터.
제1항에 있어서, 상기 전류 제어기는

상기 전원 전압원들간에 접속된 제1 부하 트랜지스터(Qp11), 제1 노드 및 제1 저항 소자(R11)의 직렬 결합,

상기 전원 전압원들 중 하나의 전원 전압원(Vcc)과 상기 소정의 논리 게이트의 제1 전류 노드들간에 접속되며 상기 제1 노드에 접속된 각각의 제어 노드들을 갖는 제1 전류 제어 트랜지스터(Qp12)

상기 전원 전압원들간에 접속된 제2 저항 소자(R12), 제2 노드 및 제2 부하 트랜지스터(Qn11)의 직렬 결합, 및

상기 전원 전압원들 중 다른 전원 전압원(GND)과 상기 소정의 논리 게이트들의 제2 전류 노드들간에 접속되며 상기 제2 노드에 접속된 각각의 제어 노드들을 갖는 제2 전류 제어 트랜지스터(Qn12)

를 포함하는 링 오실레이터.
제3항에 있어서, 상기 제1 부하 트랜지스터(Qp11) 및 상기 제1 전류 제어 트랜지스터(Qp12)는 p 채널 인핸스먼트 모드로 동작하며, 상기 제2 부하 트랜지스터(Qn11) 및 상기 제2 전류 제어 트랜지스터(Qn12)는 n 채널 인핸스먼트 모드로 동작하는 링 오실레이터.
제1항에 있어서, 상기 복수의 논리 게이트에 접속되어 상기 출력 펄스 신호로부터 2차 출력 펄스 신호(PLS2)를 발생시키기 위한 출력 회로(13)를 더 포함하는링 오실레이터.
제1항에 있어서, 상기 출력 펄스 신호는 반도체 DRAM(dynamic random access memory) 장치에 포함된 셀프 리프레싱 시스템의 일부를 형성하는 카운터(31)에 공급되는 링 오실레이터.
제6항에 있어서, 상기 카운터(31)는 리프레시 간격을 한정하는 링 오실레이터.
제6항에 있어서, 상기 반도체 DRAM은 셀프 리프레싱 동작시 상기 전원 전압원들 중 하나의 전원 전압원에 강압 전원 전압(Vdown)을 공급하는 링 오실레이터.