KR19990061030A - 비트라인 프리차지 회로 - Google Patents

Abstract

본 발명은 반도체 메모리장치의 비트라인 프리차지 회로에 관한 것으로, 특히 셀프 리프레쉬 감지신호를 발생하여 정상 동작모드와 셀프 리프레쉬 동작모드를 구분하는 코맨드 디코더와, 상기 리프레쉬 감지신호를 입력받아 서로다른 전위수준의 비트라인 프리차지 전압을 발생시키는 비트라인 프리차지전압 발생부와, 상기 비트라인 프리차지전압의 전위수준에 따라 서로다른 리프레쉬 주기를 갖고 비트라인을 프리차지 하는 메모리 셀어레이를 구비하므로써, 리프레쉬 주기에 따라 서로 다른 비트라인 프리차지전압을 사용할 수 있게되어 리프레쉬 특성이 개선되고 제품의 신뢰성이 향상된 반도체 메모리장치의 비트라인 프리차지 회로에 관한 것이다.

Description

비트라인 프리차지 회로

본 발명은 반도체 메모리장치의 비트라인 프리차지 회로에 관한 것으로, 특히 리프레쉬 주기에 따라 서로 다른 비트라인 프리차지 전압을 사용하므로써 리프레쉬 특성을 개선하고 제품의 신뢰성을 향상시킨 비트라인 프리차지 회로에 관한 것이다.

통상의 DRAM(dynamic Random access memory)은 메모리 셀에 저장된 전하의 자연방전으로 인하여 정보가 소실되는 것을 방지하기 위해 일정 주기마다 전하를 보충하여 주는데, 이러한 동작을 셀프-리프레쉬(self-refresh)라 하며 상기 셀프-리프레쉬 동작의 주기는 디램이 고집적화됨에 따라 점점 짧아진다.이는 메모리 셀의 전하저장용량이 작아지는 것에서 기인한다.

그리고, 상기 셀프-리프레쉬 기능을 갖는 동기식 디램(synchronous DRAM)은 보통 디램의 리프레쉬 속도에 비하여 4배의 리프레쉬 속도를 만족하는데, 상기 리프레쉬 속도의 차이로 인하여 동기식 디램은 셀프-리프레쉬 모드시 전하의 누설로 인하여 정상의 로직 하이레벨 데이타를 안정되게 리프레쉬 할 수 없게 된다. 이는 전하의 누설로 인하여 비트라인에 공급되는 셀 데이타의 마진이 감소되기 때문이다.

그래서, 셀프-리프레쉬 모드에서의 셀 데이타 마진을 향상시키기 위해 진위의 비트라인 및 보수의 비트라인(BL, /BL)이 Vcc/2의 등화 전압레벨로 충전되기 보다는 상기 Vcc/2보다 낮은 전압으로 충전되는 것이 바람직하다.

그러나, 종래의 동기식 디램은 리프레쉬 모드와 무관하게 Vcc/2의 프리차지 전압만을 발생하도록 되어 셀프-리프레쉬 모드시 셀 데이타의 마진이 현저하게 저하되는 문제점을 안고 있다.

도 1 은 종래의 비트라인 프리차지 전압을 나타낸 그래프로, 그 전압수준이 Vcc/2이다.

상기 Vcc/2전압을 비트라인 프리차지전압으로 사용하는 것은 이론상으로는 문제가 없지만, 실질적으로 메모리 셀에 저장된 데이타는 일정시간이 지나면 리키지(leakage)성분에 의해 데이타를 상실하게 되며, 로직 로우의 데이타보다 로직 하이의 데이타가 더욱 더 취약하게 된다. 그리고, 종래의 비트라인 프리차지 전압회로에는 상기 취약해진 로직 하이신호에 대한 보상장치가 없어서 이에 따라 리프레쉬 특성이 나빠지는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리프레쉬 주기에 따라 서로 다른 비트라인 프리차지 전압을 사용하므로써, 리프레쉬 특성 및 제품의 신뢰성을 향상시킨 비트라인 프리차지 회로를 제공하는데 있다.

도 1 은 종래의 비트라인 프리차지 회로에서 사용된 프리차지전압을 나타낸 그래프

도 2 는 본 발명에 의한 비트라인 프리차지 회로에서 사용되는 프리차지전압을 나타낸 그래프

도 3 은 본 발명에 의한 비트라인 프리차지 회로도

도 4 는 상기 도 3 에 도시된 비트라인 프리차지전압 발생부를 나타낸 회로도

도 5 는 상기 도 3 에 도시된 제1 및 제2 비트라인 프리차지전압 발생부를 나타낸 회로도

도면의 주요부분에 대한 부호의 설명

10 : 코맨드 디코더 20 : 비트라인 프리차지전압 발생부

30 : 메모리 셀 어레이

상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 프리차지 회로는 셀프 리프레쉬 감지신호를 발생하여 정상 동작모드와 셀프 리프레쉬 동작모드를 구분하는 코맨드 디코더와, 상기 리프레쉬 감지신호를 입력받아 서로다른 전위수준의 비트라인 프리차지 전압을 발생시키는 비트라인 프리차지전압 발생부와, 상기 비트라인 프리차지전압의 전위수준에 따라 서로다른 리프레쉬 주기를 갖고 비트라인을 프리차지 하는 메모리 셀 어레이로 구성된 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 의한 비트라인 프리차지 회로에서 사용되는 두 비트라인 프리차지 전압을 나타낸 그래프로, 리프레쉬 특성의 개선을 위해서 리프레쉬 주기에 따라 서로 다른 비트라인 프리차지전압(Vblp1, Vblp2)을 사용하는데 각각 Vcc/2(Vblp1)와, Vcc/2보다 약 0.1V정도 낮은 전압(Vblp2)을 나타낸다.

상기 도 2 에 도시된 두 비트라인 프리차지전압(Vblp1, Vblp2)을 사용해, 셀프 리프레쉬 동작모드가 아닌 정상 동작모드시에는 Vblp1을 사용하고, 셀프 리프레쉬 동작모드로 진입시에는 Vblp2를 비트라인 프리차지 전압으로 사용하여 데이타 보존시간(data retention time)을 증가시켜 리프레쉬 시간을 줄일 수 있으며, 이로인해 리프레쉬시 전류소모를 줄일 수 있게 되는 것이다.

그리고, 도 3 은 상기 도 2에 도시된 2가지의 비트라인 프리차지전압(Vblp1, Vblp2)을 발생시키는 본 발명에 의한 비트라인 프리차지 회로를 나타낸 것으로, 셀프 리프레쉬 감지신호(selfref)를 발생하여 정상 동작모드와 셀프 리프레쉬 동작모드를 구분하는 코맨드 디코더(10)와, 상기 리프레쉬 감지신호(selfref)를 입력받아 서로다른 전위수준의 비트라인 프리차지전압(Vblp1, Vblp2)을 발생시키는 비트라인 프리차지전압 발생부(20)와, 상기 비트라인 프리차지전압(Vblp1, Vblp2)의 전위수준에 따라 서로다른 리프레쉬 주기를 갖고 비트라인을 프리차지하는 메모리 셀 어레이(30)로 구성된다.

그런데, 상기 비트라인 프리차지전압 발생부(20)는 셀프 리프레쉬 감지신호(selfref)에 따라 비트라인 프리차지전압이 서로 다른 전위수준(Vblp1, Vblp2)으로 출력되는 하나의 회로부로 구성하거나, 또는 상기 서로 다른 전위수준의 비트라인 프리차지전압(Vblp1, Vblp2)을 각각 발생시키는 제1 및 제2 비트라인 프리차지전압 발생부로 나누어 각각 따로 구성할 수 있다.

도 4 는 상기 비트라인 프리차지전압 발생부(20)를 하나의 회로부로 구현한 경우를 나타낸 것으로, 전원전압과 접지 사이에 직렬연결되며 각각의 게이트단이 접지된 2개의 P채널 모스 트랜지스터(MP1, MP2)로 이루어진 전압 분배기와, 상기 전압 분배기의 출력노드(N1)와 접지 사이에 연결되며 셀프 리프레쉬 감지신호(selfref)의 전위레벨에 따라 동작이 제어되어 서로 다른 비트라인 프리차지전압을 발생시키는 P채널 모스 트랜지스터(MP3)로 구성된다.

그리고, 도 5 는 상기 비트라인 프리차지전압 발생부(20)를 Vcc/2를 발생시키는 제1 비트라인 프리차지전압 발생부(21)와, 상기 Vcc/2보다 약 0.1V정도 낮은 전압을 발생시키는 제2 비트라인 프리차지전압 발생부(22)로 나누어 구성하는 경우의 그 각각의 비트라인 프리차지전압 발생부(21, 22)를 구성하는 회로도를 나타낸 것으로, 전원전압 인가단과 접지 사이에 직렬연결된 2개의 P채널 모스 트랜지스터(MP1, MP2)로 이루어진 전압 분배기 형태를 한다.

그리고, 제1 및 제2 비트라인 프리차지전압 발생부(21, 22) 각각에 대해 상기 P채널 모스 트랜지스터(MP1, MP2)의 저항치를 다르게 하여 구성하므로써, 서로 다른 비트라인 프리차지전압(Vblp1, Vblp2)을 출력하도록 한다.

이하, 상기 구성으로 이루어지는 본 발명에 의한 비트라인 프리차지 회로의 동작을 살펴보기로 한다.

우선, 비트라인 프리차지전압 발생부(20)를 도 4 와 같이 구현한 경우에는 정상동작 모드시 셀프 리프레쉬 감지신호(selfref)로 로직 로우가 인가되어 제3 P채널 모스 트랜지스터(MP3)가 턴-오프되기 때문에, 제1 및 제2 P채널 모스 트랜지스터(MP1, MP2)로 이루어진 전압 분배기에 의해 분배된 전원전압 Vcc/2가 비트라인 프리차지전압(Vblp1)으로 출력된다.

반대로, 셀프 리프레쉬 동작모드시에는 셀프 리프레쉬 감지신호(selfref)로 로직 하이가 인가되어 제3 P채널 모스 트랜지스터(MP3)가 턴-온되기 때문에 전압 분배에 의해 Vcc/2 를 유지하던 출력노드(N1)의 전압이 상기 제3 P채널 모스 트랜지스터에 의해 접지로 흐르게 되어 일정전위(0.1V정도) 감소하여 비트라인 프리차지전압(Vblp2)으로 출력된다.

그리고, 비트라인 프리차지전압 발생부(20)를 도 5 에 도시된 회로를 사용해 제1 및 제2 비트라인 프리차지전압 발생부(21, 22)로 다로 구성한 경우의 비트라인 프리차지 회로의 동작은 다음과 같다

우선, 코맨드 디코더(10)에서 출력되는 셀프 리프레쉬 감지신호(selfref)의 전위레벨에 따라 정상 동작모드와 셀프 리프레쉬 동작모드가 선택되어지는데, 정상 동작 모드에서는 셀프 리프레쉬 감지신호(selfref)가 로직 로우이기 때문에 제1 비트라인 프리차지전압 발생부(21)가 인에이블되어 비트라인 프리차지전압으로 Vcc/2(Vblp1)가 발생되어 메모리 셀 어레이(30)의 비트라인을 프리차지시키지만, 셀프 리프레쉬 동작모드시에는 상기 셀프 리프레쉬 감지신호(selfref)가 로직 하이이기때문에 제2 비트라인 프리차지전압 발생부(22)가 인에이블되어 비트라인 프리차지 전압으로 상기 Vcc/2보다 약 0.1V정도 낮은 전압(Vblp2)이 발생되어 메모리 셀 어레이(30)의 비트라인을 프리차지시킨다.

상기 동작에 의해 본 발명에 의한 비트라인 프리차지 회로는, 셀프 리프레쉬 모드시 비트라인 프리차지 전압으로 Vcc/2보다 일정전위(약 0.1V) 낮은 전압이 선택되어 사용되므로써 데이타 보존시간(data retention time)이 증가해서 리프레쉬 특성이 개선되는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 비트라인 프리차지 회로는 리프레쉬 주기에 따른 서로 상이한 비트라인 프리차지 전압을 가해주므로써, 리프레쉬 특성을 개선하여 제품의 신뢰성을 향상시킬 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

1. 셀프 리프레쉬 감지신호를 발생하여 정상 동작모드와 셀프 리프레쉬 동작모드를 구분하는 코맨드 디코더와,

   상기 리프레쉬 감지신호를 입력받아 서로다른 전위수준의 비트라인 프리차지 전압을 발생시키는 비트라인 프리차지전압 발생부를 구비하고,

   상기 비트라인 프리차지전압의 전위수준에 따라 서로다른 리프레쉬 주기로 비트라인이 프리차지되는 것을 특징으로 하는 비트라인 프리차지 회로.
2. 제 1 항에 있어서,

   상기 비트라인 프리차지전압 발생부는 전압 분배 수단과,

   상기 전압 분배수단의 출력노드와 접지 사이에 연결되며 상기 셀프 리프레쉬 감지신호에 따라 동작이 제어되어 출력전압을 선택적으로 일정전위 감소시키는 스위칭 수단으로 구성된 것을 특징으로 하는 비트라인 프리차지 회로.
3. 제 2 항에 있어서,

   상기 전압 분배수단은 전원전압과 접지 사이에 직렬 연결된 모스 트랜지스터로 구성된 것을 특징으로 하는 비트라인 프리차지 회로.
4. 제 3 항에 있어서,

   상기 모스 트랜지스터는 게이트가 접지된 P채널 모스 트랜지스터인 것을 특징으로 하는 비트라인 프리차지 회로.
5. 제 2 항에 있어서,

   상기 스위칭 소자는 P채널 모스 트랜지스터인 것을 특징으로 하는 비트라인 프리차지 회로.
6. 셀프 리프레쉬 감지신호를 발생하여 정상 동작모드와 셀프 리프레쉬 동작모드를 구분하는 코맨드 디코더와,

   상기 리프레쉬 감지신호를 입력받아 Vcc/2의 전위를 발생시키는 제1 비트라인 프리차지 전압 발생부와,

   상기 리프레쉬 감지신호를 입력받아 Vcc/2보다 일정전위 낮은 전압을 발생시키는 제2 비트라인 프리차지 전압 발생부로 구성되어 상기 비트라인 프리차지전압의 전위수준에 따라 서로다른 리프레쉬 주기로 비트라인이 프리차지되는 것을 특징으로 하는 비트라인 프리차지 회로.
7. 제 6 항에 있어서,

   상기 제1 및 제2 비트라인 프리차지전압 발생부는 각각 전압 분배기로 구성된 것을 특징으로 하는 비트라인 프리차지 회로.
8. 제 7 항에 있어서,

   상기 전압 분배기는 전원전압과 접지 사이에 각각 저항성분이 다른 모스 트랜지스터를 직렬연결하여 구성하는 것을 특징으로 하는 비트라인 프리차지 회로.
9. 제 8 항에 있어서,

   상기 모스 트랜지스터는 게이트가 접지된 P채널 모스 트랜지스터인 것을 특징으로 하는 비트라인 프리차지 회로.