KR101950322B1 - 전압 생성회로 - Google Patents

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Abstract

본 기술의 전압 생성회로는 감지신호가 소정 레벨 이하이면 제 1 주기 신호를 출력하고, 상기 감지신호가 상기 소정 레벨 이상이면 상기 제 1 주기 신호 및 제 2 주기 신호를 출력하는 오실레이터; 상기 제 1 및 제 2 주기 신호를 입력받고 글로벌 비트 라인의 디스차지 동작을 수행할 때 인에이블되는 제어신호에 응답하여 상기 제 1 및 제 2 주기 신호 중에 하나를 부가 주기 신호로 출력하는 주기 신호 선택부; 및 상기 제 1 주기 신호 및 상기 부가 주기 신호에 응답하여 입력전압을 차지 펌핑하여 전원전압으로 생성하는 차지 펌프부를 포함한다.

Description

전압 생성회로{Voltage Generation Circuit}
본 발명은 반도체 장치에 관한 것으로, 특히 상변화 메모리 장치의 전압 생성회로에 관한 것이다.
일반적으로 상변화 메모리 장치(이하 PCRAM이라 함; Phase Change Random Access Memory)의 단위 셀은 워드라인에 연결된 하나의 스위칭 소자, 예컨대 다이오드(diode)와 비트라인에 연결된 하나의 가변 저항체(GST)로 구성된다. 이러한 PCRAM은 전기적 펄스를 이용하여 PCRAM의 가변 저항체(GST)의 가역적인 상변화를 제어함으로써 메모리 셀 내에 데이터를 저장할 수 있다. 이러한, 가변 저항체(GST)의 가역적인 상변화는 외부에서 인가한 전기적 펄스(electrical pulse)를 통한 주울 가열(Jule heating)에 의해 이루어진다.
도 1은 일반적인 상변화 메모리 장치(1)의 회로도이다.
상변화 메모리 장치(1)는 래치부(10), 읽기장치(20), 쓰기장치(30), 글로벌 비트 라인 스위치(40) 및 복수의 비트 라인 스위치(50, 51, 52)를 포함한다.
래치부(10)는 래치 활성화 신호(LEN)에 응답하여 읽기장치(20) 및 쓰기장치(30)와 데이터(DQ)를 교환한다. 여기서, 래치 활성화 신호(LEN)는 데이터(DQ)의 입출력을 위해 리드 또는 라이트 명령에 응답하여 활성화되는 신호이다.
상변화 메모리 장치(1)는 읽기 또는 쓰기 동작을 수행할 때, 글로벌 비트 라인(GBL) 및 비트 라인(BL)을 통해 메모리 셀과 데이터를 교환한다. 따라서, 글로벌 비트 라인 스위치(40) 및 복수의 비트 라인 스위치(50, 51, 52)는 상변화 메모리 장치(1)의 읽기 또는 쓰기 동작 시에 읽기장치(20) 또는 쓰기장치(30)와 메모리 셀을 전기적으로 연결한다.
한편, 상변화 메모리 장치(1)는 서로 다른 전압을 이용하여 메모리 셀에 데이터(DQ)를 읽거나 쓴다. 즉, 상변화 메모리 장치(1)는 메모리 셀의 상(Phase)를 변경시키지 않는 전압 레벨을 이용하여 읽기 동작을 수행하고, 메모리 셀의 상(Phase)를 변경시키는 전압 레벨을 이용하여 쓰기 동작을 수행한다. 일반적으로 메모리 셀의 상변화는 주울 가열에 의해 이루어지므로, 쓰기장치(30)에 입력되는 제 1 전원전압(VPP)은 읽기장치(20)에 입력되는 제 2 전원전압(VDD)보다 높다.
일반적으로 낮은 전압에 의해 구동된 후의 높은 전압으로 구동되는 경우, 상변화 메모리 장치(1)는 동작의 신뢰성을 확보하기 위해 글로벌 비트 라인(GBL)과 비트 라인(BL)을 디스차지(discharge)시킨다. 일반적으로 상변화 메모리 장치(1)는 쓰기 동작이 시작되면 프로그램 동작 전에 불필요한 쓰기 동작을 방지하기 위해 사전 리드(pre-read) 동작 및 프로그램 동작 후에 쓰기 동작이 정확하게 수행됐는지 확인하기 위해 검증 리드(verify-read) 동작을 수행한다. 그러므로, 프로그램 동작 전에 글로벌 비트 라인(GBL)과 비트 라인(BL)을 디스차지할 필요가 있다.
그러나, 복수의 비트 라인 스위치(50, 51, 52)와 글로벌 비트 라인(GBL) 사이에 접합 캐패시터(Junction Capacitor)가 생성되고 글로벌 비트 라인(GBL)과 복수의 비트 라인 스위치(50, 51, 52)이 연결되는 노드의 전압을 디스차지 전압 이하로 강하시키는 현상이 발생하였다. 이로 인해, 쓰기장치(30)에 인가되는 제 1 전원전압(VPP)의 강하 현상이 발생하는 문제점이 있다.
본 발명은 글로벌 비트 라인의 디스차지 동작 및 쓰기 동작을 수행할 때 전원전압의 전압 강하를 방지할 수 있는 전압 생성회로를 제공한다.
본 발명의 실시예에 따른 전압 생성회로는 감지신호가 소정 레벨 이하이면 제 1 주기 신호를 출력하고, 상기 감지신호가 상기 소정 레벨 이상이면 상기 제 1 주기 신호 및 제 2 주기 신호를 출력하는 오실레이터; 상기 제 1 및 제 2 주기 신호를 입력받고 글로벌 비트 라인의 디스차지 동작을 수행할 때 인에이블되는 제어신호에 응답하여 상기 제 1 및 제 2 주기 신호 중에 하나를 부가 주기 신호로 출력하는 주기 신호 선택부; 및 상기 제 1 주기 신호 및 상기 부가 주기 신호에 응답하여 입력전압을 차지 펌핑하여 전원전압으로 생성하는 차지 펌프부를 포함한다.
본 발명의 다른 실시예에 따른 전압 생성회로는 감지신호가 소정 레벨 이하이면 제 1 주기 신호를 출력하고, 상기 감지신호가 상기 소정 레벨 이상이면 상기 제 1 주기 신호 및 제 2 주기 신호를 출력하는 오실레이터; 파워 업 신호, 래치 활성화 신호 및 사전 리드 신호에 응답하여 제어신호를 출력하는 제어부; 상기 제 1 및 제 2 주기 신호를 입력받고 상기 제어신호에 응답하여 상기 제 1 및 제 2 주기 신호 중에 하나를 부가 주기 신호로 출력하는 주기 신호 선택부; 및 상기 제 1 주기 신호 및 상기 부가 주기 신호에 응답하여 입력전압을 차지 펌핑하여 전원전압으로 생성하는 차지 펌프부를 포함한다.
본 발명에 의하면 글로벌 비트 라인의 디스차지 동작 및 쓰기 동작을 수행할 때 안정적인 전압을 생성함으로써 상변화 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 일반적인 상변화 메모리 장치의 회로도,
도 2는 본 발명의 실시예에 따른 전압 생성회로의 블록도,
도 3은 도 2의 제어부의 구체적인 회로도,
도 4는 도 2의 주기 신호 선택부의 구체적인 회로도,
도 5는 본 발명의 실시예에 따른 전압 생성회로의 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 전압 생성회로(2)의 블록도이다.
전압 생성회로(2)는 감지부(100), 오실레이터(200), 제어부(300), 주기 신호 선택부(400) 및 차지 펌프부(500)를 포함한다. 차지 펌프부(500)는 제 1 펌프부(510) 및 제 2 펌프부(520)를 포함한다.
감지부(100)는 기준전압(VREF)과 전원전압(VPP)을 비교하여 감지신호(DET)를 생성한다. 기준전압(VREF)보다 전원전압(VPP)의 전압 레벨이 낮으면 감지신호(DET)는 인에이블된다. 여기서, 감지신호(DET)는 기준전압(VREF)보다 전원전압(VPP)의 전압 레벨이 낮으면 인에이블되고, 기준전압(VREF)와 전원전압(VPP)의 전압차에 따라 전압 레벨이 변경되는 신호이다.
예를 들어, 기준전압(VREF)과 전원전압(VPP)의 전압 차가 클 때, 감지신호(DET)의 전압 레벨은 기준전압(VREF)과 전원전압(VPP)의 전압 차가 작을 때보다 전압 레벨이 높을 수 있다.
오실레이터(200)는 감지 신호(DET)에 응답하여 복수의 주기 신호(OSC1, OSC2)를 출력한다. 구체적으로, 오실레이터(100)는 인에이블된 감지 신호(DET)의 전압 레벨에 따라 제 1 주기 신호(OSC1) 및 제 2 주기 신호(OSC2)를 순차적으로 생성한다. 오실레이터(200)는 인에이블된 감지 신호(DET)의 전압 레벨이 소정 전압 이하면 제 1 주기 신호(OSC1)를 출력하고, 인에이블된 감지 신호(DET)의 전압 레벨이 소정 전압 이상이면 제 2 주기 신호(OSC2)를 추가적으로 출력한다.
여기서, 감지부(100) 및 오실레이터(200)는 공지된 기술일 수 있다.
제어부(300)는 사전 리드 신호(PRERD), 래치 활성화 신호(LEN) 및 파워 업 신호(PWRUP)에 응답하여 제어신호(APEN)를 생성한다.
여기서, 사전 리드 신호(PRERD)는 상변화 메모리 장치의 쓰기 동작 시 인에이블되는 신호이다. 사전 리드(pre-read) 동작은 불필요한 쓰기 동작을 방지하기 위해 프로그램 동작 전에 미리 상변화 메모리 장치에 저장된 데이터를 읽는 동작이다. 사전 리드 신호(PRERD)는 쓰기 동작 신호가 활성화됨과 동시에 인에이블된다.
파워 업 신호(PWRUP)는 상변화 메모리 장치가 파워 업 동작(Power Up)을 수행할 때, 인에이블되는 신호이다.
제어부(300)는 사전 리드 신호(PRERD)가 인에이블되는 타이밍에 제어신호(APEN)를 인에이블시키고, 래치 활성화 신호(LEN)가 인에이블되고 소정 시간 후에 제어신호(APEN)를 디스에이블시킨다.
주기 신호 선택부(400)는 제어신호(APEN)에 응답하여 복수의 주기 신호(OSC1, OSC2) 중 하나의 신호를 선택하여 부가 주기 신호(AOSC)로 출력한다.
주기 신호 선택부(400)는 인에이블된 제어신호(APEN)가 입력되면 제 1 주기 신호(OSC1)를 선택하여 부가 주기 신호(AOSC)로 출력하고, 디스에이블 제어신호(APEN)가 입력되면 제 2 주기 신호(OSC2)를 선택하여 부가 주기 신호(AOSC)로 출력한다.
차지 펌프부(500)는 복수의 펌프부(510, 520)를 포함한다. 차지 펌프부(500)는 제 1 주기 신호(OSC1) 및 부가 주기 신호(AOSC)에 응답하여 입력전압(VIN)을 차지 펌핑하여 전원전압(VPP)을 출력한다.
제 1 펌프부(510)는 제 1 주기 신호(OSC1)에 응답하여 입력전압(VIN)을 차지 펌핑하여 전원전압(VPP)을 출력한다. 제 2 펌프부(520)는 부가 주기 신호(AOSC)에 응답하여 입력전압(VIN)을 차지 펌핑하여 전원전압(VPP)을 출력한다.
주기 신호 선택부(400)에서 제 1 주기 신호(OSC1)를 부가 주기 신호(AOSC)로 출력하면, 제 1 펌프부(510) 및 제 2 펌프부(520)에 제 1 주기 신호(OSC1)가 입력된다. 이때, 제 1 펌프부(510) 및 제 2 펌프부(520)는 동시에 동작하여 전원전압(VPP)의 전압 레벨을 빠르게 상승시킨다.
반대로, 주기 신호 선택부(400)에서 제 2 주기 신호(OSC2)를 부가 주기 신호(AOSC)로 출력하면, 제 1 펌프부(510)는 제 1 주기 신호(OSC1)에 응답하여 입력전압(VIN)을 차지 펌핑하여 전원전압(VPP)을 출력하고, 제 2 펌프부(520)는 제 2 주기 신호(OSC2)에 응답하여 입력전압(VIN)을 차지 펌핑하여 전원전압(VPP)을 출력한다. 제 2 주기 신호(OSC2)는 제 1 주기 신호(OSC1)가 출력된 후에 추가적으로 출력되는 신호이므로, 차지 펌프부(500)는 제 1 펌프부(510) 및 제 2 펌프부(520)를 순차적으로 동작시킨다.
도 3은 도 2의 제어부(300)의 구체적인 회로도이다.
리셋 신호 출력부(310), 셋 신호 출력부(320) 및 래치부(330)를 포함한다.
리셋 신호 출력부(310)는 래치 활성화 신호(LEN) 및 파워 업 신호(PWRUP)에 응답하여 리셋 신호(RST)를 출력한다.
리셋 신호 출력부(310)는 래치 활성화 신호(LEN) 및 파워 업 신호(PWRUP)를 논리 연산하여 리셋 신호(RST)를 출력하는 제 1 노아 게이트(NR1)일 수 있다.
구체적으로, 리셋 신호 출력부(310)는 래치 활성화 신호(LEN) 및 파워 업 신호(PWRUP)가 디스에이블되면 리셋 신호(RST)를 인에이블시키고, 래치 활성화 신호(LEN) 또는 파워 업 신호(PWRUP) 중 어느 한 신호가 인에이블되면 리셋 신호(RST)를 디스에이블시킨다.
다시 말해서, 리셋 신호 출력부(310)는 래치 활성화 신호(LEN) 및 파워 업 신호(PWRUP)가 로직 로우로 입력되면 리셋 신호(RST)를 로직 하이로 출력하고, 래치 활성화 신호(LEN) 또는 파워 업 신호(PWRUP) 중 어느 한 신호가 로직 하이로 입력되면 리셋 신호(RST)를 로직 로우로 출력한다.
셋 신호 출력부(320)는 리셋 신호(RST) 및 사전 리드 신호(PRERD)에 응답하여 셋 신호(SET)를 출력한다.
셋 신호 출력부(320)는 리셋 신호(RST) 및 사전 리드 신호(PRERD)를 논리 연산하는 셋 신호(SET)를 출력하는 제 1 낸드 게이트(ND1)일 수 있다.
구체적으로, 셋 신호 출력부(320)는 리셋 신호(RST) 및 사전 리드 신호(PRERD)가 인에이블되면 셋 신호(SET)를 디스에이블시키고, 리셋 신호(RST) 또는 사전 리드 신호(PREDRD) 중 어느 한 신호가 디스에이블되면 셋 신호(SET)를 인에이블시킨다.
다시 말해서, 셋 신호 출력부(320)는 리셋 신호(RST) 및 사전 리드 신호(PRERD)가 로직 하이로 입력되면 셋 신호(SET)를 로직 로우로 출력하고, 리셋 신호(RST) 또는 사전 리드 신호(PRERD) 중 어느 한 신호가 로직 로우로 입력되면 셋 신호(SET)를 로직 하이로 출력한다.
래치부(330)는 셋 신호(SET) 및 리셋 신호(SET)에 응답하여 제어신호(APEN)를 출력한다. 래치부(330)는 셋 신호(SET) 및 제 3 낸드 게이트(ND3)의 출력 신호를 논리 연산하여 제어신호(APEN)를 출력하는 제 2 낸드 게이트(ND2), 제어신호(APEN) 및 리셋 신호(RST)를 논리 연산하여 출력하는 제 3 낸드 게이트(ND3)를 포함하는 S-R 래치회로일 수 있다.
래치부(330)는 디스에이블된 셋 신호(SET) 및 인에이블된 리셋 신호(RST)가 입력되면 제어신호(APEN)를 인에이블시키고, 인에이블된 셋 신호(SET) 및 디스에이블된 리셋 신호(RST)가 입력되면 소정 시간 후에 제어신호(APEN)를 디스에이블 시킨다.
다시 말해서, 래치부(330)는 로직 로우의 셋 신호(SET) 및 로직 하이의 리셋 신호(RST)가 입력되면 제어신호(APEN)를 로직 하이로 천이시키고, 로직 하이의 셋 신호(SET) 및 로직 로우의 리셋 신호(RST)가 입력되면 소정 시간 후에 제어신호(APEN)를 로직 로우로 천이시킨다. 여기서, 소정 시간은 래치부(330)의 신호 처리 시간일 수 있다.
파워 업 신호(PWRUP), 사전 리드 신호(PRERD) 및 래치 활성화 신호(LEN)의 인에이블 타이밍에 따라 제어부(300)의 동작을 설명하면 다음과 같다.
우선, 인에이블된 파워 업 신호(PWRUP)가 제어부(300)에 입력되면, 리셋 신호(RST)는 디스에이블되고 셋 신호(SET)는 인에이블된다. 이때, 제어신호(APEN)는 디스에이블된다.
즉, 로직 하이를 갖는 파워 업 신호(PWRUP)가 제어부(300)에 입력되면, 리셋 신호(RST)는 로직 로우가 되고 셋 신호(SET)는 로직 하이가 된다. 이때, 제어신호(APEN)는 로직 로우가 된다.
다음으로, 디스에이블된 파워 업 신호(PWRUP)가 입력될 때, 제어부(300)의 동작을 다음과 같다.
먼저, 상변화 메모리 장치의 쓰기 동작이 활성화되면, 쓰기 동작이 활성화 됨과 동시에 사전 리드 신호(PRERD)가 인에이블된다. 이후, 사전 리드 신호(PREDRD)가 인에이블된 후에 데이터를 외부와 입출력하기 위해 래치 활성화 신호(LEN)가 인에이블된다.
사전 리드 신호(PRERD)가 인에이블되면, 제어부(300)는 제어신호(APEN)를 인에이블시킨다. 제어부(300)는 래치 활성화 신호(LEN)가 인에이블되기 전까지 제어신호(APEN)의 인에이블 구간을 유지하다가 래치 활성화 신호(LEN)가 인에이블되면 소정 시간 후에 제어신호(APEN)를 디스에이블시킨다.
다시 말해서, 사전 리드 신호(PRERD)가 로직 하이로 천이되면, 제어부(300)는 제어신호(APEN)를 로직 하이로 천이시킨다. 제어부(300)는 래치 활성화 신호(LEN)가 로직 하이로 천이하기 전까지 제어신호(APEN)의 로직 하이 구간을 유지하다가 래치 활성화 신호(LEN)가 로직 하이로 천이하면 소정 시간 후에 제어신호(APEN)를 로직 로우로 천이시킨다.
도 4는 도 2의 주기 신호 선택부(400)의 구체적인 회로도이다.
주기 신호 선택부(400)는 제어신호(APEN)를 반전하는 인버터(IV), 인버터(IV)의 출력 신호 및 제어신호(APEN)에 응답하여 제 1 주기 신호(OSC1)를 부가 주기 신호(AOSC)로 출력할지 결정하는 제 1 스위치(T1), 인버터(IV)의 출력 신호 및 제어신호(APEN)에 응답하여 제 2 주기 신호(OSC2)를 부가 주기 신호(AOSC)로 출력할지 결정하는 제 2 스위치(T2)를 포함한다.
주기 신호 선택부(400)에 인에이블된 제어신호(APEN)가 입력되면, 제 1 스위치(T1)는 제 1 주기 신호(OSC1)를 부가 주기 신호(AOSC)로 출력한다. 반대로, 주기 신호 선택부(400)에 디스에이블된 제어신호(APEN)가 입력되면, 제 2 스위치(T2)는 제 2 주기 신호(OSC2)를 부가 주기 신호(AOSC)로 출력한다.
로직 하이를 갖는 제어신호(APEN)가 주기 신호 선택부(400)에 입력되면, 제 1 스위치(T1)는 개방되고 제 2 스위치(T2)는 차단되어 제 1 주기 신호(OSC1)를 부가 주기 신호(AOSC)로 출력한다. 반대로, 로직 로우를 갖는 제어신호(APEN)가 주기 신호 선택부(400)에 입력되면, 제 1 스위치(T1)는 차단되고 제 2 스위치(T2)는 개방되어 제 2 주기 신호(OSC2)를 부가 주기 신호(AOSC)로 출력한다.
도 5는 본 발명의 실시예에 따른 전압 생성회로(2)의 동작 타이밍도이다.
도 2 내지 도 5를 참조하여, 본 발명의 실시예에 따른 전압 생성회로(2)의 동작 타이밍은 다음과 같다.
쓰기 활성화 신호(WTEN)가 로직 하이로 인에이블되면 사전 리드 신호(PRERD)가 인에이블된다. 상변화 메모리 장치는 사전 리드 신호(PRERD)에 응답하여 리드 동작을 수행한다. 그 후에, 상변화 메모리 장치의 쓰기장치를 이용하여 프로그램 동작을 수행하기 위해서는 글로벌 비트 라인(GBL)을 디스차지시켜야 한다. 이때, 펌프부(500)는 제 1 펌프부(510) 및 제 2 펌프부(520)를 동시에 동작시켜 글로벌 비트 라인(GBL)과 로컬 비트 라인 스위치 사이의 접합 캐패시터(Junction capacitor)로 인한 전원전압(VPP)의 전압강하를 방지한다.
이를 위해, 전압 발생회로(2)는 사전 리드 신호(PRERD)가 인에이블될 때 제어신호(APEN)를 인에이블시켜 주기 신호 선택부(400)에서 제 1 주기 신호(OSC1)를 부가 주기 신호(AOSC)로 출력시킨다. 다음으로, 래치 활성화 신호(LEN)가 인에이블되면 소정 시간 후에 제어신호(APEN)를 디스에이블시킨다. 이때, 제어신호(APEN)가 인에이블되는 구간은 쓰기 동작에서 글로벌 비트 라인 디스차지 구간(DIS) 및 대기 구간(STANDBY)과 일치한다. 즉, 제어신호(APEN)는 글로벌 비트 라인(GBL)의 디스차지 동작을 수행할 때 인에이블되는 신호이다.
상변화 메모리 장치가 프로그램 동작(PROGRAM)을 수행하는 구간에서, 전압 생성회로(2)의 제어신호(APEN)는 디스에이블되어 제 2 주기 신호(OSC2)를 부가 주기 신호(AOSC)로 출력한다. 마지막으로, 검증 리드 동작(VERIFY READ) 구간에서는 상변화 메모리 장치가 리드 동작시 사용되는 전압보다 높은 전압으로 프로그램 동작을 수행하였으므로 글로벌 비트 라인(GBL)을 디스차지하지 않는다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 상변화 메모리 장치 2: 전압 생성회로
10: 래치부 20: 읽기장치
30: 쓰기장치 40: 글로벌 비트 라인 스위치
50, 51, 52: 로컬 비트 라인 스위치
100: 감지부 200: 오실레이터
300: 제어부 310: 리셋 신호 출력부
320: 셋 신호 출력부 330: 래치부
400: 주기 신호 선택부 500: 차지 펌프부
510: 제 1 펌프부 520: 제 2 펌프부

Claims (15)

  1. 감지신호가 소정 레벨 이하이면 제 1 주기 신호를 출력하고, 상기 감지신호가 상기 소정 레벨 이상이면 상기 제 1 주기 신호 및 제 2 주기 신호를 출력하는 오실레이터;
    상기 제 1 및 제 2 주기 신호를 입력받고 글로벌 비트 라인의 디스차지 동작을 수행할 때 인에이블되는 제어신호에 응답하여 상기 제 1 및 제 2 주기 신호 중에 하나를 부가 주기 신호로 출력하는 주기 신호 선택부; 및
    상기 제 1 주기 신호 및 상기 부가 주기 신호에 응답하여 입력전압을 차지 펌핑하여 전원전압으로 생성하는 차지 펌프부를 포함하는 전압 생성회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    기준전압과 상기 전원전압을 비교하여 상기 감지신호를 생성하는 감지부를 더 포함하는 전압 생성회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 감지신호는
    상기 기준전압보다 상기 전원전압의 전압 레벨이 낮으면 인에이블되고, 상기 기준전압과 상기 전원전압의 전압 차에 따라 전압 레벨이 변경되는 것을 특징으로 하는 전압 생성회로.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 주기 신호 선택부는
    상기 제어신호가 인에이블되면 상기 제 1 주기 신호를 상기 부가 주기 신호로 출력하고, 상기 제어신호가 디스에이블되면 상기 제 2 주기 신호를 상기 부가 주기 신호로 출력하는 것을 특징으로 하는 전압 생성회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 차지 펌프부는
    상기 제 1 주기 신호에 응답하여 상기 입력전압을 차지 펌핑하여 상기 전원전압을 출력하는 제 1 펌프부; 및
    상기 부가 주기 신호에 응답하여 상기 입력전압을 차지 펌핑하여 상기 전원전압을 출력하는 제 2 펌프부를 포함하는 전압 생성회로.
  7. 감지신호가 소정 레벨 이하이면 제 1 주기 신호를 출력하고, 상기 감지신호가 상기 소정 레벨 이상이면 상기 제 1 주기 신호 및 제 2 주기 신호를 출력하는 오실레이터;
    파워 업 신호, 래치 활성화 신호 및 사전 리드 신호에 응답하여 제어신호를 출력하는 제어부;
    상기 제 1 및 제 2 주기 신호를 입력받고 상기 제어신호에 응답하여 상기 제 1 및 제 2 주기 신호 중에 하나를 부가 주기 신호로 출력하는 주기 신호 선택부; 및
    상기 제 1 주기 신호 및 상기 부가 주기 신호에 응답하여 입력전압을 차지 펌핑하여 전원전압으로 생성하는 차지 펌프부를 포함하는 전압 생성회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제어부는
    상기 파워 업 신호 및 상기 래치 활성화 신호에 응답하여 리셋 신호를 출력하는 리셋 신호 출력부;
    상기 리셋 신호 및 상기 사전 리드 신호에 응답하여 셋 신호를 출력하는 셋 신호 출력부; 및
    상기 리셋 신호 및 상기 셋 신호에 응답하여 상기 제어신호를 출력하는 래치부를 포함하는 전압 생성회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 제어부는
    상기 사전 리드 신호가 인에이블되면 상기 제어신호를 인에이블시키고, 상기 래치 활성화 신호가 인에이블되면 소정 시간 후에 상기 제어신호를 디스에이블시키는 전압 생성회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제어부는
    상기 파워 업 신호가 인에이블되면 상기 사전 리드 신호 및 상기 래치 활성화 신호의 인에이블 여부와 관계없이 상기 제어신호를 디스에이블시키는 것을 특징으로 하는 전압 생성회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    기준전압과 상기 전원전압을 비교하여 상기 감지신호를 생성하는 감지부를 더 포함하는 전압 생성회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 감지신호는
    상기 기준전압보다 상기 전원전압의 전압 레벨이 낮으면 인에이블되고, 상기 기준전압과 상기 전원전압의 전압 차에 따라 전압 레벨이 변경되는 것을 특징으로 하는 전압 생성회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 오실레이터는
    인에이블된 상기 감지신호가 소정 레벨 이하면 상기 제 1 주기 신호를 출력하고, 인에이블된 상기 감지신호가 소정 레벨 이상이면 상기 제 2 주기 신호를 추가적으로 출력하는 전압 생성회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 주기 신호 선택부는
    상기 제어신호가 인에이블되면 상기 제 1 주기 신호를 상기 부가 주기 신호로 출력하고, 상기 제어신호가 디스에이블되면 상기 제 2 주기 신호를 상기 부가 주기 신호로 출력하는 것을 특징으로 하는 전압 생성회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 차지 펌프부는
    상기 제 1 주기 신호에 응답하여 상기 입력전압을 차지 펌핑하여 상기 전원전압을 출력하는 제 1 펌프부; 및
    상기 부가 주기 신호에 응답하여 상기 입력전압을 차지 펌핑하여 상기 전원전압을 출력하는 제 2 펌프부를 포함하는 전압 생성회로.
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