JP2004005950A5 - - Google Patents

Claims (9)

1. 情報記憶装置であって、
   抵抗性クロスポイントメモリセルアレイと、
   複数のワード線と、
   複数のビット線であって、前記メモリセルが２つまたはそれより多いメモリセルの複数のグループに構成され、各グループの前記メモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
   前記メモリセルアレイに結合された差動センシング増幅器とからなり、その差動センシング増幅器が、
   第１および第２の入力ノードと、
   前記第１の入力ノードに結合された第１の前置増幅器と、
   前記第２の入力ノードに結合された第２の前置増幅器と、
   前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、前記アレイ内のメモリセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、情報記憶装置。
2. メモリセルアレイ内の選択されたビットセルの抵抗状態をセンシングするための差動センシング増幅器であって、
   前記選択されたビットセルに結合された第１の入力ノードと、
   前記メモリセルアレイ内の基準セルに結合された第２の入力ノードと、
   前記第１の入力ノードに結合された第１の前置増幅器と、
   前記第２の入力ノードに結合された第２の前置増幅器と、
   前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、前記メモリセルアレイ内の前記基準セルと比較して前記選択されたビットセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、差動センシング増幅器。
3. 前記差動センシング増幅器が、前記第１および第２の前置増幅器に結合されたカレントミラーをさらに含む、請求項１または２に記載の発明。
4. 前記クロスカップルラッチ型増幅器が、選択されたメモリセルを流れる電流を、１つまたは複数の基準セルを流れる電流と比較するように動作可能である、請求項１または２に記載の発明。
5. 各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の読出し回路をさらに含む、請求項１または２に記載の発明。
6. 各々が、関連する読出し回路に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器回路をさらに含む、請求項１または２に記載の発明。
7. 各メモリセルが、磁気ランダムアクセスメモリ素子からなる、請求項１または２に記載の発明。
8. 選択されていないワード線および前記ビット線に接続され、前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、電圧源をさらに含む、請求項１に記載の情報記憶装置。
9. 前置増幅器を介して選択されたビット線に結合され、アレイ内の選択された抵抗性クロスポイントメモリセルの両端の電圧レベルを、選択されたビットセルの状態をセンシングするための基準電流およびデータ電流を生成するように設定するよう動作可能である、第２の電圧源をさらに含む、請求項８に記載の情報記憶装置。