JP2003323791A - 電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイ - Google Patents
電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイInfo
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Abstract
(57)【要約】
【課題】電荷注入差動センス増幅器を有する抵抗性クロスホ゜イン
トメモリアレイの提供。 【解決手段】メモリセル(12)の抵抗性クロスホ゜イントアレイ(10)と、複
数のワート゛線(14)と、複数のヒ゛ット線(16)と、注入電荷増幅
器(30)を利用するセンス増幅器(24)とを含むテ゛ータ記憶装置
(8)が開示される。メモリセル(12)は、1つ又は複数のメモリセルか
らなる複数のク゛ルーフ゜(15)へと構成される。注入電荷増幅
器(30)は、センシンク゛されたメモリセルが基準セルと比較して第1の
抵抗状態であるか、又は第2の抵抗状態であるかを判定
する。
トメモリアレイの提供。 【解決手段】メモリセル(12)の抵抗性クロスホ゜イントアレイ(10)と、複
数のワート゛線(14)と、複数のヒ゛ット線(16)と、注入電荷増幅
器(30)を利用するセンス増幅器(24)とを含むテ゛ータ記憶装置
(8)が開示される。メモリセル(12)は、1つ又は複数のメモリセルか
らなる複数のク゛ルーフ゜(15)へと構成される。注入電荷増幅
器(30)は、センシンク゛されたメモリセルが基準セルと比較して第1の
抵抗状態であるか、又は第2の抵抗状態であるかを判定
する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して、抵抗性ク
ロスポイントメモリセルアレイに関し、より詳細には、
電荷注入モードを利用する差動センス増幅器を有する抵
抗性クロスポイントメモリセルアレイに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（ＭＲＡ
Ｍ）素子、相変化メモリ素子、ポリシリコンメモリ素子
および追記型（たとえば、ヒューズベースまたはアンチ
ヒューズベース）抵抗性メモリ素子を有する抵抗性クロ
スポイントメモリセルアレイを含む、多くの異なる抵抗
性クロスポイントメモリセルアレイが提案されてきた。 【０００３】たとえば、一般的なＭＲＡＭ記憶装置は、
メモリセルのアレイを含む。ワード線は、メモリセルの
行に沿って延在することができ、ビット線は、メモリセ
ルの列に沿って延在することができる。各メモリセル
は、ワード線とビット線とのクロスポイント（交点）に
配置される。各ＭＲＡＭメモリセルは、１ビットの情報
を磁化の向きとして格納する。特に、各メモリセルの磁
化は、常に、２つの安定した向きのうちの１つをとる。
これらの２つの安定した向き、すなわち平行および反平
行は、０と１との論理値を表す。磁化の向きは、メモリ
セルの抵抗に影響を及ぼす。たとえば、メモリセルの抵
抗は、磁化の向きが平行である場合には、第１の値
「Ｒ」であることができ、磁化の向きが平行から反平行
に変化した場合には、第２の値Ｒ＋△Ｒまで増加するこ
とができる。 【０００４】概して、抵抗性クロスポイントメモリセル
の論理状態は、選択されたメモリセルの抵抗状態をセン
シングすることによって読取られ得る。しかしながら、
一般に、抵抗性クロスポイントメモリセルアレイのメモ
リセルのすべてが、多くの平行経路によって相互接続さ
れているため、アレイの単一メモリセルの抵抗状態をセ
ンシングすることは困難である。１つのクロスポイント
において見られる抵抗は、他のワード線およびビット線
のメモリセルの抵抗と平行であるそのクロスポイントに
おけるメモリセルの抵抗と等しい。 【０００５】このように、高密度および高速アクセスの
抵抗性クロスポイントメモリを開発することができる前
に克服しなければならない１つの障害は、選択されたメ
モリセルに格納されたデータがセンシングされている間
に、選択された抵抗性クロスポイントメモリセルを確実
に分離することである。概して、かかるメモリセルを分
離するための従来の技術は、３つのメモリセル分離カテ
ゴリ、すなわち選択トランジスタ分離技術と、ダイオー
ド分離技術と、等電位分離技術とのうちの１つになる。 【０００６】既知のトランジスタ分離技術は、一般に、
各抵抗性クロスポイントメモリセルと直列に選択トラン
ジスタを挿入することを含む。このアーキテクチャは、
一般に、高速読出しアクセス時間によって特徴付けられ
る。不都合なことに、かかる直列トランジスタアーキテ
クチャは、一般に、シリコン領域の利用が比較的不十分
であるという特徴も有する。その理由は、抵抗性クロス
ポイントメモリセルアレイ下の領域が、一般に直列トラ
ンジスタのために確保され、したがって支援回路には利
用不可能であるためである。さらに、この分離技術は、
メモリセルレイアウト密度が比較的不十分である傾向も
ある。その理由は、基板においてメモリセルを直列トラ
ンジスタに接続するビアに対して、領域が各メモリセル
に割当てられなければならないためである。また、この
分離技術は、概して、比較的高い書込み電流も必要とす
る。その理由は、読出し回路に並列に書込み回路を提供
するために、分離された書込み用導体をメモリセルに追
加しなければならず、書込み用導体の位置により、所望
の書込み磁界を生成するために高い書込み電流という結
果になるためである。概して、この手法は、単一メモリ
プレーンに限定される。その理由は、直列トランジスタ
を基板に配置しなければならず、直列トランジスタを基
板からメモリセルプレーン内に移動するための実用的な
方法がないためである。 【０００７】ダイオード分離技術は、一般に、各抵抗性
クロスポイントメモリ素子と直列にダイオードを挿入す
ることを含む。このメモリセルアレイアーキテクチャ
は、マルチレベル抵抗性クロスポイントメモリアレイが
構成されるのを可能にする薄膜ダイオードで実現され得
る（特許文献１を参照）。このアーキテクチャは、高速
動作の可能性を有する。しばしばこのアーキテクチャに
関連する問題は、メモリセルアレイの潜在的な密度と一
致する最小プロセス機能サイズを有する適切な薄膜ダイ
オードを提供することを含む。さらに、この手法は、メ
モリ素子毎に１つのダイオードを使用し、目下実用的な
ＭＲＡＭ機能およびパラメータでは、たとえば、各ダイ
オードは、５〜１５ｋＡ／ｃｍ２を導電することが要求
される。かかる高電流密度は、概して、高密度ＭＲＡＭ
アレイにおいて薄膜ダイオードを実装するためには実用
的ではない。 【０００８】等電位分離技術は、一般に、直列ダイオー
ドまたはトランジスタを使用せずに抵抗性クロスポイン
トメモリセルをセンシングすることを含む（特許文献２
を参照）。この手法は、製作が比較的簡単なメモリ素子
のクロスポイントアレイによって実施され得る。このク
ロスポイントメモリセルアレイのアーキテクチャは、一
般に、実施する回路テクノロジーの最小機能サイズによ
ってのみ制限される密度を有し、一般に、比較的低い書
込み電流を必要とする。さらに、この手法をマルチレベ
ル抵抗性クロスポイントメモリセルアレイに拡張するこ
とにより非常に高密度のメモリを達成することは比較的
簡単である。しかしながら、等電位分離は、大型のアレ
イで実施することが困難な場合が多い。等電位分離技術
を使用して大型ＭＲＡＭアレイにおいてデータをセンシ
ングするために、自動較正およびトリプルサンプル読出
し技術が使用されてきたが、これらのセンシングプロセ
スは、一般に、読出しセンシング時間を数マイクロ秒に
制限する。 【０００９】 【特許文献１】米国特許第５，７９３，６９７号明細書 【特許文献２】米国特許第６，２５９，６４４号明細書 【００１０】 【発明が解決しようとする課題】本発明の目的は、電荷
注入差動センス増幅器を有する抵抗性クロスポイントメ
モリアレイを提供することである。 【００１１】 【課題を解決するための手段】一態様では、本発明は、
メモリセルの抵抗性クロスポイントアレイと、複数のワ
ード線と、複数のビット線と、注入電荷増幅器を利用す
るセンス増幅器とを含むデータ記憶装置を特徴とする。
メモリセルは、１つまたは複数のメモリセルの複数のグ
ループへと構成される。注入電荷増幅器は、センシング
されたメモリセルが基準セルと比較して第１の抵抗状態
であるか、または第２の抵抗状態であるかを判定する。 【００１２】注入電荷増幅器は、関連する読出し回路に
結合される比較器回路をさらに含むことができる。比較
器回路は、好ましくは、アナログ差動センス電流をデジ
タル出力読出し信号に変換するように動作可能である。 【００１３】本発明の他の特徴および利点は、図面およ
び特許請求の範囲を含む以下の説明から明らかとなろ
う。 【００１４】 【発明の実施の形態】以下の説明では、同様の要素を識
別するために同じ参照番号を使用する。さらに、図面
は、例示的な実施形態の主な特徴を概略的に例示するよ
うに意図されている。図面は、実際の実施形態のすべて
の特徴、または示された要素の相対的な寸法を示すこと
が意図されておらず、一定の縮尺に従わずに描かれてい
る。 【００１５】図１を参照すると、一実施形態において、
データ記憶装置８は、抵抗性クロスポイントメモリセル
アレイ１０と、クロスポイントメモリセルアレイ１０の
行に沿って延在する複数のワード線１４と、クロスポイ
ントメモリセルアレイ１０の列に沿って延在する複数の
ビット線１６とを含む。メモリセルアレイ１０のメモリ
セル１２は、磁気ランダムアクセスメモリ（ＭＲＡＭ）
素子、相変化メモリ素子および追記型（たとえば、ヒュ
ーズベースまたはアンチヒューズベース）抵抗性メモリ
素子を含む多種多様な従来の抵抗性メモリ素子のうちの
任意の１つとして実施され得る。 【００１６】また、データ記憶装置８は、複数の読出し
回路２０も含み、それらの各々は、それぞれのビット線
１６によりメモリセル１２の１つまたは複数の関連する
セットに結合される。各読出し回路２０は、メモリセル
１２の関連するグループ（単数または複数）のメモリセ
ルを流れる電流をセンシングするように動作可能であ
る。ステアリング回路２２は、受取ったビット線アドレ
ス（ＡＹ）に基づいて、関連する読出し回路２０を選択
されたビット線１６に選択的に結合する。各ステアリン
グ回路２２は、各ビット線１６を定電圧（ＶＡ）の電圧
源か、または関連する読出し回路２０に接続する１組の
スイッチを含む。ワード線デコード回路１８は、受取っ
たワード線アドレス（ＡＸ）に基づいて特定のワード線
１４を選択的に活性化する。読出し動作中、ワード線デ
コード回路１８は、選択されたワード線１４をアースに
接続して他の選択されていないワード線に定電圧
（ＶＡ）を印加することにより、選択されたワード線１
４を活性化することができる。各読出し回路２０の出力
は、データ記憶装置８のそれぞれの入出力（Ｉ／Ｏ）パ
ッドの入力に結合される。 【００１７】例示の実施形態では、抵抗性クロスポイン
トメモリセルアレイは、比較的わずかな数のメモリセル
１２を有するように示される。しかしながら、他の実施
形態は、多数のメモリセルを含むことができる。たとえ
ば、一実施形態では、抵抗性クロスポイントメモリセル
アレイ１０は、メモリセル１２の１０２４×１０２４の
アレイと、各々が４つのビット線１６のピッチに適合す
る２５６個の読出し回路２０とを含む。この実施形態で
は、合計４つのビット線１６を各読出し回路２０に多重
化することができる。幾つかの実施形態は、多段のメモ
リセルアレイ１２を含むことができる。これらの実施形
態では、異なる段からのビット線１６を読出し回路２０
に多重化することができる。 【００１８】幾つかの実施形態において、データ記憶装
置８は、抵抗性クロスポイントメモリアレイ１０のメモ
リセル１２に情報を書込むための書込み回路（図示せ
ず）も含むことができる。 【００１９】以下に詳述するように、抵抗性クロスポイ
ントメモリセルアレイ１０のアーキテクチャは、実用的
な寸法と電流密度特性とを有する分離ダイオードにより
高密度の製作および高速動作を可能にする。さらに、デ
ータ記憶装置８は、メモリセル１２の抵抗状態のセンシ
ングに干渉する可能性のある寄生電流を実質的に回避す
る、新規な等電位分離回路を含む。 【００２０】ここで、図面に示される例示的な実施形態
を参照し、本明細書ではそれを説明するために特定の言
語を使用する。しかしながら、それにより本発明の範囲
の限定も意図されないことが理解されよう。関連する技
術分野における当業者およびこの開示を所有する者には
思いつくと考えられる、本明細書で例示される本発明の
特徴の代替案およびさらなる修正案と、本明細書で例示
されるような発明の原理のさらなる応用とは、本発明の
範囲内にあるとみなされるできである。 【００２１】例示の目的のために図面に示すように、本
発明は、磁気ランダムアクセスメモリデバイスにおいて
具現化される。ＭＲＡＭデバイスは、メモリセルのアレ
イと、メモリセルからデータを読出すための読出し回路
とを含む。読出し回路は、等電位印加装置と差動センス
増幅器とを含み、アレイ内の選択されたメモリセルの異
なる抵抗状態を確実にセンシングすることができる。 【００２２】ここで図１を参照すると、図１は、メモリ
セル素子１２ａおよび１２ｂの抵抗性クロスポイントア
レイ１０を含む情報記憶装置８を示す。メモリセル素子
１２ａおよび１２ｂは、行および列に配置されており、
行はｘ方向に沿って延在し、列はｙ方向に沿って延在す
る。情報記憶装置８の例示を簡略化するために、比較的
わずかな数のメモリセル素子１２ａおよび１２ｂのみを
示す。実際には、任意のサイズのアレイを使用できる。 【００２３】ワード線１４として機能しているトレース
は、メモリセルアレイ１０の一方の側の平面においてｘ
方向に沿って延在する。ビット線１６ａおよび１６ｂと
して機能しているトレースは、メモリセルアレイ１０の
隣接する側の平面においてｙ方向に沿って延在する。ア
レイ１０の各行に１つのワード線１４とアレイ１０の各
列に１つのビット線１６ａまたは１６ｂとが存在でき
る。各メモリセル素子１２ａ、１２ｂは、ワード線１４
とビット線１６ａまたは１６ｂとのクロスポイント（交
点）に配置される。 【００２４】メモリセル素子１２ａおよび１２ｂは、磁
気トンネル接合（ＳＤＴ接合は一種の磁気トンネル接合
である）か、または相変化デバイス等の薄膜メモリ素子
を含むことができる。概して、メモリセル１２ａおよび
１２ｂは、素子の公称抵抗の大きさに影響を与えること
により情報を格納または生成する任意の素子を含むこと
ができる。かかる他のタイプの素子には、リードオンリ
メモリの一部としてのポリシリコン抵抗と、材料の状態
を結晶からアモルファスにおよびその逆に変化させるこ
とにより抵抗状態を変化させるようにプログラムするこ
とができる相変化デバイスとが含まれる。 【００２５】ＳＤＴ接合の抵抗は、たとえば、その磁化
の向きが平行である場合には第１の値（Ｒ）であり、磁
化の向きが平行から反平行に変化した場合には第２の値
（Ｒ＋△Ｒ）に増大する。一般的な第１の抵抗値（Ｒ）
は、約１０ｋΩ〜１ＭΩとすることができ、抵抗（△
Ｒ）の一般的な変化は、第１の抵抗値（Ｒ）の約３０％
とすることができる。 【００２６】各メモリセル素子１２ａおよび１２ｂは、
外部電源がない場合であってもその磁化の向きを保持す
る。したがって、メモリセル素子１２ａおよび１２ｂは
不揮発性である。 【００２７】データは、メモリセル素子１２ａおよび１
２ｂにビット・ビットバー方式で格納される。２つのメ
モリセル素子１２ａおよび１２ｂがデータの各ビットに
割当てられ、一方のメモリセル素子（「データ」素子）
１２ａがビットの値を格納し、他方のメモリセル素子
（「基準」素子）１２ｂが値の補数を格納する。このた
め、データ素子１２ａが論理「１」を格納する場合、そ
の対応する基準素子１２ｂは論理「０」を格納する。デ
ータ素子１２ａの各列は、ビット線１６ａに接続され、
基準素子１２ｂの各列は、ビット線１６ｂに接続され
る。 【００２８】メモリセル１２は、いかなる特定のタイプ
のデバイスに限定されない。ＭＲＡＭ等のスピン依存ト
ンネル効果（ＳＤＴ）デバイスは、クロスポイントメモ
リによく適している。通常のＳＤＴデバイスは、「ピン
留め（pinned）」層と「フリー」層とを含む。ピン留め
層は、平面内で配向されているが、対象となる範囲内に
印可された磁界が存在する場合に固定されたままである
磁化を有する。フリー層は、印加磁界によって回転させ
ることができる磁化を有し、その向きは「磁化容易軸」
に沿っており、ピン留め層の磁化と平行である。フリー
層の磁化の向きは、それぞれ低抵抗状態と高抵抗状態と
に対応するピン留め層の磁化に対して、図２ａに示すよ
うに平行であるか、または図２ｂに示すように反平行で
ある。 【００２９】図１に戻ると、情報記憶装置８は、読出し
および書込み動作中にワード線１４を選択するための行
デコーダ１８を含む。読出し動作中、選択されたワード
線１４は接地に接続され得る。書込み動作中、選択され
たワード線１４に対して書込み電流を印加することがで
きる。 【００３０】情報記憶装置８は、読出し動作中に選択さ
れたメモリセル素子１２ａおよび１２ｂの抵抗状態をセ
ンシングするための読出し回路と、書込み動作中に選択
されたワード線１４およびビット線１６ａおよび１６ｂ
に電流を供給するための書込み回路とを含む。読出し回
路を、概して２０で示す。情報記憶装置８の例示を簡略
化するために、書込み回路は示していない。 【００３１】読出し回路２０は、複数のステアリング回
路２２とセンス増幅器２４とを含む。複数のビット線１
６が各ステアリング回路２２に接続される。各ステアリ
ング回路２２は、ビット線を選択するためのデコーダを
含む。選択されたメモリセル素子１２は、選択されたワ
ード線１４と選択されたビット線１６との交差点にあ
る。 【００３２】図５のフローチャートにも示す読出し動作
中、ブロック５０４に示すように、選択された素子１２
ａおよび１２ｂは、選択されたワード線１４によって接
地に接続される。各ステアリング回路２２は、データ素
子１２ａの列と交差するビット線１６ａと、基準素子１
２ｂの対応する列と交差するビット線１６ｂとを選択す
る。データ素子１２ａの列と交差する選択されたビット
線１６ａは、ブロック５０２に示すように、それらの対
応するセンス増幅器２４のセンスノードＳ０に接続され
る。ブロック５０２および５０４のステップを逆にする
ことができ、それらの実施の順序は重要ではない。基準
素子１２ｂの列と交差する選択されたビット線１６ｂ
は、それらの対応するセンス増幅器２４の基準ノードＲ
０に接続される。各センス増幅器２４は、差動前置増幅
器と、カレントミラー回路と、電荷注入増幅器と、ビッ
ト線１６ａおよび１６ｂ上の信号を比較するための比較
器とを含む。比較は、選択されたデータ素子１２ａの抵
抗状態、したがって選択されたデータ素子１２ａに格納
された論理値を示す。センス増幅器２４の出力はデータ
レジスタ２６に供給され、データレジスタ２６は、情報
記憶装置８のＩ／Ｏパッド２８に結合される。 【００３３】ブロック５０６に示すように、選択されて
いないワード線１４のすべてが、アレイ電圧（ＶＡ）を
供給する定電圧源に接続される。外部回路が定電圧源を
提供することができる。センス増幅器２４は、選択され
ていないワード線のサブセットに定電圧源が印加するも
のと同じ電位を、選択されたビット線１６に印加する。
かかる等電位分離をアレイ１０に適用することにより、
寄生電流が低減される。 【００３４】読出し回路２０は、ｍビットワードでデー
タを読出すことができ、それにより、複数（ｍ）のメモ
リセル素子１２ａおよび１２ｂの抵抗状態が同時にセン
シングされる。それを、ブロック５０８の電流測定ステ
ップとして示す。ｍ個の連続したセンス増幅器２４を同
時に動作させることにより、ｍビットワードを読出すこ
とができる。 【００３５】図３ａを参照すると、一実施形態では、抵
抗性クロスポイントメモリセルアレイ１０のメモリセル
１２は、２つまたはそれより多いメモリセル１２の複数
のグループ１５に構成される。たとえば、例示の実施形
態では、各グループ１５は３つのメモリセル１２を含
む。各グループ１５のメモリセル１２は、それぞれのビ
ット線１６と、ワード線１４に結合される共通グループ
分離ダイオード１３との間に接続される。抵抗性クロス
ポイントメモリセルアレイ１０は、ダイオード分離アー
キテクチャに関連する高速動作の利点と、実用的な寸法
および電流密度特性を有する分離ダイオードで実施され
得るアーキテクチャにおける等電位分離アーキテクチャ
の高密度の利点とを特徴とする。実施形態によっては、
分離ダイオード１３を、従来の薄膜ダイオード製作技術
を使用してメモリセル１２とともに製作することがで
き、それにより、マルチレベル抵抗性クロスポイントメ
モリアレイを構成することが可能になる。 【００３６】読出し動作の場合、抵抗性クロスポイント
メモリセルアレイ１０のターゲットセルにおいて、ター
ゲットメモリセルに対応するワード線１４を選択し、そ
れを接地電位に接続することにより、データがセンシン
グされる。同時に、ビット線１６ａおよび１６ｂが、基
準／センスのペアで読出し回路２０に接続される。アレ
イ電位（ＶＡ）は、電圧源の出力から選択されたグルー
プの選択されていないビット線１６に印加される。ま
た、アレイ電位（ＶＡ）は、センス増幅器２４の入力に
印加され、それによって選択されたビット線１６ａおよ
び１６ｂに結合電圧（ＶＡ’）がもたらされる。結合電
圧（ＶＡ’）は、実質的にアレイ電圧（Ｖ Ａ）に等し
い。選択されていないグループのビット線は、フローテ
ィングのままである。アレイの上記バイアス状態下で
は、選択されたグループ１５のビットセルのみが、電位
電圧ＶＡおよび基準電流Ｉ＿refにより順方向バイアス
され、結果として、センス電流Ｉ＿dataがメモリセル１
２ａおよび１２ｂを流れている。それらが増幅器２４に
よってセンシングされることにより、ビットセルの状態
が判定される。また、電流は、選択されたグループのビ
ットセルにも流れているが、基準電流およびセンス電流
に干渉しない。 【００３７】図３ｂは、図示するように各メモリセル１
２が単一の分離ダイオード１３に直接的に結合される代
替の実施形態を示す。増幅器２４を介したアレイ１０の
動作は、図３ａにおいて例示したものと同様であり、以
下に説明する。 【００３８】メモリアレイ１０において、選択されたワ
ード線１４を接地電位に接続し、センス電流および基準
電流に対する漏れ電流の影響を最小化するために、選択
されていないワード線のすべてを電位（ＶＡ）に接続す
ることにより、読出し動作が実行される。選択されたビ
ット線１６ａおよび１６ｂは、マルチプレクサ２２およ
びノードＲ０およびＳ０を介してセンス増幅器２４の入
力に接続される。センス増幅器の他の入力は、選択され
ていないワード線と同じ電位（ＶＡ）に接続される。こ
のため、選択されたビット線１６ａおよび１６ｂは、他
の選択されていないビット線がフローティングのままで
ある一方で、実質的に（ＶＡ）と等しい電位（ＶＡ’）
にバイアスされる。アレイに対する上記バイアス状態下
では、選択されたメモリ１２ａおよび１２ｂのみが電位
電圧（ＶＡ）によって順方向にバイアスされ、その結
果、基準電流Ｉ＿refおよびセンス電流Ｉ＿dataがメモ
リセル１２ａおよび１２ｂを流れて、増幅器２４によっ
てセンシングされることにより、ビットセルの状態が判
定される。 【００３９】さらに、図３ｃは、分離ダイオードがない
メモリセル１２を示す。増幅器２４によるアレイ１０の
動作は、分離ダイオードとそれが通常回路全体に課す制
限とがないことを除き、図３ａのものと同じである。ア
レイ１０において、磁気トンネル接合１２は、アレイの
ビットのセンシングに干渉する多くの並列経路を介して
結合される。この問題は、特許文献２に開示された「等
電位」方法を使用することによって対処することがで
き、この「等電位」方法は、選択されたビット線１６ａ
および１６ｂに電位を印加して、同じ電位を選択されて
いないビット線１６と恐らくは選択されていないワード
線１４のサブセットに供給することを含む。選択された
ワード線１４は、接地電位に接続される。したがって、
選択されたワード線１４に接続された接合のみが、両端
に電圧（ＶＡ）を有しており、このため、電流はこれら
の接合を流れているが、互いに干渉しない。基準電流Ｉ
＿refおよびセンス電流Ｉ＿dataを、センス増幅器によ
って正確にセンシングすることができ、したがって格納
されたデータビットの状態を判定することができる。 【００４０】図３ａ、図３ｂおよび図３ｃに示す３つの
場合のすべてに共通するセンス増幅器２４を参照する。
動作時、基準ビット線において生成される電流とセンス
ビット線において生成される電流との間の差を検出する
ことにより、データ「１」またはデータ「０」をセンシ
ングすることができる。実施形態によっては、基準ビッ
ト線に関連するいくつかのメモリセルが存在できる。他
の実施形態では、ビット毎に１つの基準ビットが存在で
きる。 【００４１】読出し動作の場合、前置増幅器３６は、電
圧源（ＶＡ）に接続する第１の入力と、トランジスタ３
６ａのゲート入力に結合されたその出力とを有する。ト
ランジスタ３６ａのソース端と前置増幅器３６の第２の
入力とが、データビットセル１２ａが配置されている選
択されたビット線１６ａに結合される。同様に、前置増
幅器３８の第１の入力は電圧源ＶＡに接続され、その出
力はトランジスタ３８ａのゲート入力に接続される。ト
ランジスタ３８ａのソース端と前置増幅器３８の第２の
入力とは、基準ビットセル１２ｂが配置されている選択
されたビット線１６ｂに結合される。前置増幅器３６お
よび３８は、ビット線１６ａおよび１６ｂの電圧を、実
質的に電圧（ＶＡ）に等しい電位（ＶＡ’）に調整す
る。このため、選択されたメモリ素子１２ａおよび１２
ｂの各々の両端に、電位（ＶＡ）がかかる。その結果、
電流Ｉ＿ref＝（ＶＡ−Ｖｄ）／Ｒ１２ａが選択された
素子１２ａを流れ、電流Ｉ＿data＝（ＶＡ−Ｖｄ）／Ｒ
１２ｂが選択された素子１２ｂを流れる。ここで、Ｒ１
２ａおよびＲ１２ｂはメモリセル１２の抵抗値であり、
Ｖｄはダイオード１３の順方向ダイオード電圧であり、
通常はおよそ０．７Ｖである。図３ｃにおける一実施形
態では、メモリアレイ１０にはダイオードが存在しない
ため、この場合Ｖｄは０である。 【００４２】また、Ｉ＿refおよびＩ＿data電流は、ト
ランジスタ３６ａおよび３８ａにも流れている。トラン
ジスタ３６ｂ、３６ｃ、３８ｂ、３８ｃ、４０ａおよび
４０ｂは、整合されたトランジスタであり、接続される
ことによりカレントミラーの３つのセットを形成する。
第１のセットは、トランジスタ３６ｂおよび３６ｃから
なり、Ｉ＿refに等しいミラー電流Ｉ＿ref’を生成す
る。第２のセットは、トランジスタ４０ａおよび４０ｂ
からなり、Ｉ＿refおよびＩ＿ref’に等しいミラー電流
ＩＲを生成する。同様に、第３のセットは、トランジス
タ３８ｂおよび３８ｃからなり、Ｉ＿dataに等しい電流
ＩＳを生成する。 【００４３】読出し動作中、読出しイネーブルトランジ
スタ５２がオフとなり、トランジスタ５４がイネーブル
になりコンデンサＣを電圧レベルＶｄｄ／２までプリチ
ャージする。その後、トランジスタ５４がオフとなり、
トランジスタ５２がオンとなる。この時点で、ノードＡ
における電流を合計すると、ＩＳ＋ＩＣ−ＩＲ＝０また
はＩＣ＝ＩＲ−ＩＳとなる。コンデンサ電圧は、電流Ｉ
Ｃによって決まる。電流ＩＲが電流ＩＳより小さい場
合、それはセンスセルが低抵抗状態を有し基準セルが高
抵抗状態を有することを示し、電流ＩＣはノードＡから
離れコンデンサＣに向かって流れ、コンデンサＣをＩＣ
のレートで充電する。電流ＩＲが電流ＩＳより大きい場
合、それはセンスセルが高抵抗状態を有し基準セルが低
抵抗状態を有することを示し、電流ＩＣはノードＡに向
かってコンデンサＣから離れるように流れ、コンデンサ
ＣをＩＣのレートで放電する。基準電流ＩＲとセンス電
流Ｉ Ｓとがともに等しい場合、それは、基準セルとセン
スセルとがともに同じ抵抗値を有することを意味し、こ
のときコンデンサ電流ＩＣは０であり、このためコンデ
ンサ電圧は変化しない。コンデンサ電圧は、比較器３４
により基準電圧Ｖｄｄ／２と比較される。比較器３４の
低レベル出力は、コンデンサＣが充電されており、その
ためデータビットセル抵抗が基準ビットセル抵抗より小
さいことを示す。高レベル出力は、コンデンサが放電さ
れており、そのためデータビットセル抵抗が基準ビット
セル抵抗より大きいことを示す。 【００４４】図４は、読出しシーケンス中のコンデンサ
電圧を示す。ここでは、コンデンサ電圧の上昇は、ＩＳ
センス電流がＩＲ基準電流より大きく、そのためデータ
ビットセルが低抵抗を有しデータビットが１であること
を示し、コンデンサ電圧の下降は、センス電流が基準電
流より小さく、そのためデータ素子が高抵抗を有しデー
タビットが０であることを示す。この技術はまた、複数
のセンス増幅器が使用される場合（すなわち、複数のビ
ットペアが同時にセンシングされる場合）に良好に動作
する。 【００４５】図３ａ、図３ｂおよび図３ｃに示すよう
に、比較器回路３４は、センス増幅器出力信号と基準信
号Ｖｄｄ／２とを比較するように実施され得る。この回
路は、アナログ差動センス電圧データを確実なフルスイ
ングデジタルデータに変換する。データ記憶装置１０の
他のコンポーネントと結合されると、比較器／ラッチ回
路３４は、センシング動作を完了するために信頼性のあ
る効率的な回路となる。 【００４６】差動電荷注入増幅器を使用することによ
り、従来技術にまさる利点が得られる。１つの利点は、
電荷注入増幅での差動センスにより、より優れたコモン
モードノイズ除去が提供されることである。この結果、
出力信号がより明瞭でより容易に識別可能となる。さら
に、電荷注入センス増幅器が、差動電流（ＩＣ）信号の
みをセンシングし、そのためより正確であり、より広い
動作範囲を有することから、より優れた分解能を提供す
る。さらに、ＭＴＪが互いに接近する場合に同じグルー
プ内の基準ＭＴＪを使用することにより、非破壊読出し
が可能であり、抵抗をより良好に整合させることができ
る。 【００４７】さらに、本発明による差動センス増幅器
は、従来技術と比較して、カレントミラーと電荷注入増
幅器とを含む単純な設計を提供する。これにより、製造
コストが低下し、一般に従来のシステムに関連する表面
積が低減される。 【００４８】上述の実施形態は本発明の代表例である
が、当業者には、本明細書および特許請求の範囲の検討
から、または開示した発明の実施形態の実施から、他の
実施形態が明らかとなろう。明細書とその中の実施形態
とは、単なる例示としてみなされることが意図されてお
り、本発明は、特許請求の範囲とそれらの等価物とによ
って規定される。 【００４９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．情報記憶装置であって、抵抗性クロスポイントメモ
リセルアレイと、複数のワード線と、複数のビット線で
あって、メモリセルのグループが共通のワード線に接続
され、前記グループの各メモリセルが単一のビット線に
接続される、複数のビット線と、及び前記メモリセルア
レイに結合された差動センス増幅器とからなり、その差
動センス増幅器が、第１および第２の入力ノードであっ
て、その第１の入力ノードが、前記セルアレイ内の基準
セルに接続された前記複数のビット線のうちの１つに選
択的に結合され、前記第２の入力ノードが、所与のワー
ド線に共通の前記メモリセルのグループ内のセンスセル
に選択的に結合される、第１および第２の入力ノード
と、前記第１の入力ノードに結合される第１の前置増幅
器と、前記第２の入力ノードに結合される第２の前置増
幅器と、前記第１の前置増幅器からの出力と前記第２の
前置増幅器からの出力とに結合され、読出し動作中に前
記基準セルの抵抗状態と比較して前記センスセルの抵抗
状態を判定する電荷注入増幅器とからなる、情報記憶装
置。 ２．情報記憶装置であって、抵抗性クロスポイントメモ
リセルアレイと、複数のワード線と、複数のビット線で
あって、前記メモリセルが２つまたはそれより多いメモ
リセルの複数のグループに構成され、各グループのメモ
リセルがそれぞれのワード線とビット線に結合された共
通分離ダイオードとの間に接続される、複数のビット線
と、及び前記メモリセルアレイに結合される差動センス
増幅器とからなり、その差動センス増幅器が、第１およ
び第２の入力ノードであって、その第１の入力ノード
が、前記セルアレイ内の基準セルに接続された前記複数
のビット線のうちの１つに選択的に結合され、前記第２
の入力ノードが、前記セルアレイ内のセンスセルに選択
的に結合される、第１および第２の入力ノードと、前記
第１の入力ノードに結合された第１の前置増幅器と、前
記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅
器からの出力とに結合され、読出し動作中に前記基準セ
ルの抵抗状態と比較して前記センスセルの抵抗状態を判
定する電荷注入増幅器とからなる、情報記憶装置。 ３．基準回路の抵抗状態の比較に基づいて選択された回
路の第１または第２の抵抗状態を判定するために、電荷
注入を使用する差動増幅器であって、前記基準回路に結
合された第１の前置増幅器と、前記選択された回路に結
合された第２の前置増幅器と、前記基準回路からの基準
電流に基づいて前記基準電流を受入れるための、前記第
１の前置増幅器に結合された第１の入力と、前記選択さ
れた回路からのセンス電流に基づいて前記センス電流を
受入れるための、前記第２の前置増幅器に結合された第
２の入力とを有するカレントミラーと、前記第２の前置
増幅器に結合され、読出し動作に先立って、選択された
電位に充電されるプリチャージ回路と、前記プリチャー
ジ回路に結合され、読出し動作中に、かつ前記プリチャ
ージ回路における前記電位によって影響される際に、前
記第２の前置増幅器からの前記センス電流が前記第１の
前置増幅器からの前記基準電流より大きい場合、前記第
１の抵抗状態を表す第１の出力を提供し、あるいは前記
基準電流が前記センス電流より大きい場合、前記第２の
抵抗状態を表す第２の出力を提供する、比較器増幅器と
からなる、差動増幅器。 ４．前記電荷注入増幅器が、前記センスセルを流れる電
流を１つまたは複数の基準セルを流れる電流と比較する
ことにより、前記センスセルの抵抗状態を判定する、上
記１または２記載の情報記憶装置。 ５．各々が、それぞれのビット線によりメモリセルの１
つまたは複数の関連するグループに結合され、その関連
するグループのメモリセルを流れる電流をセンシングす
るように動作可能である、複数の読出し回路をさらに含
む、上記１または２記載の情報記憶装置。 ６．各々が、関連する読出し回路に結合され、アナログ
差動センス電圧をデジタル出力読出し信号に変換するよ
うに動作可能である、複数の比較器回路をさらに含む、
上記１または２記載の情報記憶装置。 ７．前記ワード線と前記ビット線とに結合され、選択さ
れたワード線とビット線とにおいて前記抵抗性クロスポ
イントメモリセルアレイにおける電圧レベルを、選択さ
れていないメモリセルに実質的に寄生電流が流れないよ
うに設定するよう動作可能である、等電位発生器をさら
に含む、上記１または２記載の情報記憶装置。 ８．各メモリセルが、磁気ランダムアクセスメモリ素子
からなる、上記１または２記載の情報記憶装置。 ９．前記等電位発生器が、選択されていないワード線か
らのフィードバックによりメモリセルの各グループの前
記共通分離ダイオードの入力ノードを設定するように動
作可能である、上記７記載の情報記憶装置。 １０．前記電荷注入増幅器が、前記第１の前置増幅器に
結合され、前記基準セルからの基準電流に基づいてその
基準電流を受入れるための第１の入力と、前記第２の前
置増幅器に結合され、前記センスセルからのセンス電流
に基づいてそのセンス電流を受入れるための第２の入力
とを有するカレントミラーと、前記第２の前置増幅器に
結合され、読出し動作に先立って選択された電位に充電
されるプリチャージ回路と、前記プリチャージ回路と基
準電圧とに結合され、読出し動作中に、かつ前記プリチ
ャージ回路における前記電位によって変更される際に、
前記第２の前置増幅器からの前記センス電流が、前記第
１の前置増幅器からの前記基準電流より大きい場合に
は、第１の出力を供給し、前記基準電流が前記センス電
流より大きい場合には、第２の出力を供給する、比較器
増幅器とからなる、上記１または２記載の情報記憶装
置。 【００５０】 【発明の効果】本発明によれば、差動電荷注入増幅器を
使用することにより、従来技術にまさる利点が得られ
る。１つの利点は、電荷注入増幅での差動センスによ
り、より優れたコモンモードノイズ除去が提供されるこ
とである。この結果、出力信号がより明瞭でより容易に
識別可能となる。さらに、電荷注入センス増幅器が、差
動電流（ＩＣ）信号のみをセンシングし、そのためより
正確であり、より広い動作範囲を有することから、より
優れた分解能を提供する。さらに、ＭＴＪが互いに接近
する場合に同じグループ内の基準ＭＴＪを使用すること
により、非破壊読出しが可能であり、抵抗をより良好に
整合させることができる。 【００５１】さらに、本発明による差動センス増幅器
は、従来技術と比較して、カレントミラーと電荷注入増
幅器とを含む単純な設計を提供する。これにより、製造
コストが簡略化され、一般に従来のシステムに関連する
表面積が低減される。
ロスポイントメモリセルアレイに関し、より詳細には、
電荷注入モードを利用する差動センス増幅器を有する抵
抗性クロスポイントメモリセルアレイに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（ＭＲＡ
Ｍ）素子、相変化メモリ素子、ポリシリコンメモリ素子
および追記型（たとえば、ヒューズベースまたはアンチ
ヒューズベース）抵抗性メモリ素子を有する抵抗性クロ
スポイントメモリセルアレイを含む、多くの異なる抵抗
性クロスポイントメモリセルアレイが提案されてきた。 【０００３】たとえば、一般的なＭＲＡＭ記憶装置は、
メモリセルのアレイを含む。ワード線は、メモリセルの
行に沿って延在することができ、ビット線は、メモリセ
ルの列に沿って延在することができる。各メモリセル
は、ワード線とビット線とのクロスポイント（交点）に
配置される。各ＭＲＡＭメモリセルは、１ビットの情報
を磁化の向きとして格納する。特に、各メモリセルの磁
化は、常に、２つの安定した向きのうちの１つをとる。
これらの２つの安定した向き、すなわち平行および反平
行は、０と１との論理値を表す。磁化の向きは、メモリ
セルの抵抗に影響を及ぼす。たとえば、メモリセルの抵
抗は、磁化の向きが平行である場合には、第１の値
「Ｒ」であることができ、磁化の向きが平行から反平行
に変化した場合には、第２の値Ｒ＋△Ｒまで増加するこ
とができる。 【０００４】概して、抵抗性クロスポイントメモリセル
の論理状態は、選択されたメモリセルの抵抗状態をセン
シングすることによって読取られ得る。しかしながら、
一般に、抵抗性クロスポイントメモリセルアレイのメモ
リセルのすべてが、多くの平行経路によって相互接続さ
れているため、アレイの単一メモリセルの抵抗状態をセ
ンシングすることは困難である。１つのクロスポイント
において見られる抵抗は、他のワード線およびビット線
のメモリセルの抵抗と平行であるそのクロスポイントに
おけるメモリセルの抵抗と等しい。 【０００５】このように、高密度および高速アクセスの
抵抗性クロスポイントメモリを開発することができる前
に克服しなければならない１つの障害は、選択されたメ
モリセルに格納されたデータがセンシングされている間
に、選択された抵抗性クロスポイントメモリセルを確実
に分離することである。概して、かかるメモリセルを分
離するための従来の技術は、３つのメモリセル分離カテ
ゴリ、すなわち選択トランジスタ分離技術と、ダイオー
ド分離技術と、等電位分離技術とのうちの１つになる。 【０００６】既知のトランジスタ分離技術は、一般に、
各抵抗性クロスポイントメモリセルと直列に選択トラン
ジスタを挿入することを含む。このアーキテクチャは、
一般に、高速読出しアクセス時間によって特徴付けられ
る。不都合なことに、かかる直列トランジスタアーキテ
クチャは、一般に、シリコン領域の利用が比較的不十分
であるという特徴も有する。その理由は、抵抗性クロス
ポイントメモリセルアレイ下の領域が、一般に直列トラ
ンジスタのために確保され、したがって支援回路には利
用不可能であるためである。さらに、この分離技術は、
メモリセルレイアウト密度が比較的不十分である傾向も
ある。その理由は、基板においてメモリセルを直列トラ
ンジスタに接続するビアに対して、領域が各メモリセル
に割当てられなければならないためである。また、この
分離技術は、概して、比較的高い書込み電流も必要とす
る。その理由は、読出し回路に並列に書込み回路を提供
するために、分離された書込み用導体をメモリセルに追
加しなければならず、書込み用導体の位置により、所望
の書込み磁界を生成するために高い書込み電流という結
果になるためである。概して、この手法は、単一メモリ
プレーンに限定される。その理由は、直列トランジスタ
を基板に配置しなければならず、直列トランジスタを基
板からメモリセルプレーン内に移動するための実用的な
方法がないためである。 【０００７】ダイオード分離技術は、一般に、各抵抗性
クロスポイントメモリ素子と直列にダイオードを挿入す
ることを含む。このメモリセルアレイアーキテクチャ
は、マルチレベル抵抗性クロスポイントメモリアレイが
構成されるのを可能にする薄膜ダイオードで実現され得
る（特許文献１を参照）。このアーキテクチャは、高速
動作の可能性を有する。しばしばこのアーキテクチャに
関連する問題は、メモリセルアレイの潜在的な密度と一
致する最小プロセス機能サイズを有する適切な薄膜ダイ
オードを提供することを含む。さらに、この手法は、メ
モリ素子毎に１つのダイオードを使用し、目下実用的な
ＭＲＡＭ機能およびパラメータでは、たとえば、各ダイ
オードは、５〜１５ｋＡ／ｃｍ２を導電することが要求
される。かかる高電流密度は、概して、高密度ＭＲＡＭ
アレイにおいて薄膜ダイオードを実装するためには実用
的ではない。 【０００８】等電位分離技術は、一般に、直列ダイオー
ドまたはトランジスタを使用せずに抵抗性クロスポイン
トメモリセルをセンシングすることを含む（特許文献２
を参照）。この手法は、製作が比較的簡単なメモリ素子
のクロスポイントアレイによって実施され得る。このク
ロスポイントメモリセルアレイのアーキテクチャは、一
般に、実施する回路テクノロジーの最小機能サイズによ
ってのみ制限される密度を有し、一般に、比較的低い書
込み電流を必要とする。さらに、この手法をマルチレベ
ル抵抗性クロスポイントメモリセルアレイに拡張するこ
とにより非常に高密度のメモリを達成することは比較的
簡単である。しかしながら、等電位分離は、大型のアレ
イで実施することが困難な場合が多い。等電位分離技術
を使用して大型ＭＲＡＭアレイにおいてデータをセンシ
ングするために、自動較正およびトリプルサンプル読出
し技術が使用されてきたが、これらのセンシングプロセ
スは、一般に、読出しセンシング時間を数マイクロ秒に
制限する。 【０００９】 【特許文献１】米国特許第５，７９３，６９７号明細書 【特許文献２】米国特許第６，２５９，６４４号明細書 【００１０】 【発明が解決しようとする課題】本発明の目的は、電荷
注入差動センス増幅器を有する抵抗性クロスポイントメ
モリアレイを提供することである。 【００１１】 【課題を解決するための手段】一態様では、本発明は、
メモリセルの抵抗性クロスポイントアレイと、複数のワ
ード線と、複数のビット線と、注入電荷増幅器を利用す
るセンス増幅器とを含むデータ記憶装置を特徴とする。
メモリセルは、１つまたは複数のメモリセルの複数のグ
ループへと構成される。注入電荷増幅器は、センシング
されたメモリセルが基準セルと比較して第１の抵抗状態
であるか、または第２の抵抗状態であるかを判定する。 【００１２】注入電荷増幅器は、関連する読出し回路に
結合される比較器回路をさらに含むことができる。比較
器回路は、好ましくは、アナログ差動センス電流をデジ
タル出力読出し信号に変換するように動作可能である。 【００１３】本発明の他の特徴および利点は、図面およ
び特許請求の範囲を含む以下の説明から明らかとなろ
う。 【００１４】 【発明の実施の形態】以下の説明では、同様の要素を識
別するために同じ参照番号を使用する。さらに、図面
は、例示的な実施形態の主な特徴を概略的に例示するよ
うに意図されている。図面は、実際の実施形態のすべて
の特徴、または示された要素の相対的な寸法を示すこと
が意図されておらず、一定の縮尺に従わずに描かれてい
る。 【００１５】図１を参照すると、一実施形態において、
データ記憶装置８は、抵抗性クロスポイントメモリセル
アレイ１０と、クロスポイントメモリセルアレイ１０の
行に沿って延在する複数のワード線１４と、クロスポイ
ントメモリセルアレイ１０の列に沿って延在する複数の
ビット線１６とを含む。メモリセルアレイ１０のメモリ
セル１２は、磁気ランダムアクセスメモリ（ＭＲＡＭ）
素子、相変化メモリ素子および追記型（たとえば、ヒュ
ーズベースまたはアンチヒューズベース）抵抗性メモリ
素子を含む多種多様な従来の抵抗性メモリ素子のうちの
任意の１つとして実施され得る。 【００１６】また、データ記憶装置８は、複数の読出し
回路２０も含み、それらの各々は、それぞれのビット線
１６によりメモリセル１２の１つまたは複数の関連する
セットに結合される。各読出し回路２０は、メモリセル
１２の関連するグループ（単数または複数）のメモリセ
ルを流れる電流をセンシングするように動作可能であ
る。ステアリング回路２２は、受取ったビット線アドレ
ス（ＡＹ）に基づいて、関連する読出し回路２０を選択
されたビット線１６に選択的に結合する。各ステアリン
グ回路２２は、各ビット線１６を定電圧（ＶＡ）の電圧
源か、または関連する読出し回路２０に接続する１組の
スイッチを含む。ワード線デコード回路１８は、受取っ
たワード線アドレス（ＡＸ）に基づいて特定のワード線
１４を選択的に活性化する。読出し動作中、ワード線デ
コード回路１８は、選択されたワード線１４をアースに
接続して他の選択されていないワード線に定電圧
（ＶＡ）を印加することにより、選択されたワード線１
４を活性化することができる。各読出し回路２０の出力
は、データ記憶装置８のそれぞれの入出力（Ｉ／Ｏ）パ
ッドの入力に結合される。 【００１７】例示の実施形態では、抵抗性クロスポイン
トメモリセルアレイは、比較的わずかな数のメモリセル
１２を有するように示される。しかしながら、他の実施
形態は、多数のメモリセルを含むことができる。たとえ
ば、一実施形態では、抵抗性クロスポイントメモリセル
アレイ１０は、メモリセル１２の１０２４×１０２４の
アレイと、各々が４つのビット線１６のピッチに適合す
る２５６個の読出し回路２０とを含む。この実施形態で
は、合計４つのビット線１６を各読出し回路２０に多重
化することができる。幾つかの実施形態は、多段のメモ
リセルアレイ１２を含むことができる。これらの実施形
態では、異なる段からのビット線１６を読出し回路２０
に多重化することができる。 【００１８】幾つかの実施形態において、データ記憶装
置８は、抵抗性クロスポイントメモリアレイ１０のメモ
リセル１２に情報を書込むための書込み回路（図示せ
ず）も含むことができる。 【００１９】以下に詳述するように、抵抗性クロスポイ
ントメモリセルアレイ１０のアーキテクチャは、実用的
な寸法と電流密度特性とを有する分離ダイオードにより
高密度の製作および高速動作を可能にする。さらに、デ
ータ記憶装置８は、メモリセル１２の抵抗状態のセンシ
ングに干渉する可能性のある寄生電流を実質的に回避す
る、新規な等電位分離回路を含む。 【００２０】ここで、図面に示される例示的な実施形態
を参照し、本明細書ではそれを説明するために特定の言
語を使用する。しかしながら、それにより本発明の範囲
の限定も意図されないことが理解されよう。関連する技
術分野における当業者およびこの開示を所有する者には
思いつくと考えられる、本明細書で例示される本発明の
特徴の代替案およびさらなる修正案と、本明細書で例示
されるような発明の原理のさらなる応用とは、本発明の
範囲内にあるとみなされるできである。 【００２１】例示の目的のために図面に示すように、本
発明は、磁気ランダムアクセスメモリデバイスにおいて
具現化される。ＭＲＡＭデバイスは、メモリセルのアレ
イと、メモリセルからデータを読出すための読出し回路
とを含む。読出し回路は、等電位印加装置と差動センス
増幅器とを含み、アレイ内の選択されたメモリセルの異
なる抵抗状態を確実にセンシングすることができる。 【００２２】ここで図１を参照すると、図１は、メモリ
セル素子１２ａおよび１２ｂの抵抗性クロスポイントア
レイ１０を含む情報記憶装置８を示す。メモリセル素子
１２ａおよび１２ｂは、行および列に配置されており、
行はｘ方向に沿って延在し、列はｙ方向に沿って延在す
る。情報記憶装置８の例示を簡略化するために、比較的
わずかな数のメモリセル素子１２ａおよび１２ｂのみを
示す。実際には、任意のサイズのアレイを使用できる。 【００２３】ワード線１４として機能しているトレース
は、メモリセルアレイ１０の一方の側の平面においてｘ
方向に沿って延在する。ビット線１６ａおよび１６ｂと
して機能しているトレースは、メモリセルアレイ１０の
隣接する側の平面においてｙ方向に沿って延在する。ア
レイ１０の各行に１つのワード線１４とアレイ１０の各
列に１つのビット線１６ａまたは１６ｂとが存在でき
る。各メモリセル素子１２ａ、１２ｂは、ワード線１４
とビット線１６ａまたは１６ｂとのクロスポイント（交
点）に配置される。 【００２４】メモリセル素子１２ａおよび１２ｂは、磁
気トンネル接合（ＳＤＴ接合は一種の磁気トンネル接合
である）か、または相変化デバイス等の薄膜メモリ素子
を含むことができる。概して、メモリセル１２ａおよび
１２ｂは、素子の公称抵抗の大きさに影響を与えること
により情報を格納または生成する任意の素子を含むこと
ができる。かかる他のタイプの素子には、リードオンリ
メモリの一部としてのポリシリコン抵抗と、材料の状態
を結晶からアモルファスにおよびその逆に変化させるこ
とにより抵抗状態を変化させるようにプログラムするこ
とができる相変化デバイスとが含まれる。 【００２５】ＳＤＴ接合の抵抗は、たとえば、その磁化
の向きが平行である場合には第１の値（Ｒ）であり、磁
化の向きが平行から反平行に変化した場合には第２の値
（Ｒ＋△Ｒ）に増大する。一般的な第１の抵抗値（Ｒ）
は、約１０ｋΩ〜１ＭΩとすることができ、抵抗（△
Ｒ）の一般的な変化は、第１の抵抗値（Ｒ）の約３０％
とすることができる。 【００２６】各メモリセル素子１２ａおよび１２ｂは、
外部電源がない場合であってもその磁化の向きを保持す
る。したがって、メモリセル素子１２ａおよび１２ｂは
不揮発性である。 【００２７】データは、メモリセル素子１２ａおよび１
２ｂにビット・ビットバー方式で格納される。２つのメ
モリセル素子１２ａおよび１２ｂがデータの各ビットに
割当てられ、一方のメモリセル素子（「データ」素子）
１２ａがビットの値を格納し、他方のメモリセル素子
（「基準」素子）１２ｂが値の補数を格納する。このた
め、データ素子１２ａが論理「１」を格納する場合、そ
の対応する基準素子１２ｂは論理「０」を格納する。デ
ータ素子１２ａの各列は、ビット線１６ａに接続され、
基準素子１２ｂの各列は、ビット線１６ｂに接続され
る。 【００２８】メモリセル１２は、いかなる特定のタイプ
のデバイスに限定されない。ＭＲＡＭ等のスピン依存ト
ンネル効果（ＳＤＴ）デバイスは、クロスポイントメモ
リによく適している。通常のＳＤＴデバイスは、「ピン
留め（pinned）」層と「フリー」層とを含む。ピン留め
層は、平面内で配向されているが、対象となる範囲内に
印可された磁界が存在する場合に固定されたままである
磁化を有する。フリー層は、印加磁界によって回転させ
ることができる磁化を有し、その向きは「磁化容易軸」
に沿っており、ピン留め層の磁化と平行である。フリー
層の磁化の向きは、それぞれ低抵抗状態と高抵抗状態と
に対応するピン留め層の磁化に対して、図２ａに示すよ
うに平行であるか、または図２ｂに示すように反平行で
ある。 【００２９】図１に戻ると、情報記憶装置８は、読出し
および書込み動作中にワード線１４を選択するための行
デコーダ１８を含む。読出し動作中、選択されたワード
線１４は接地に接続され得る。書込み動作中、選択され
たワード線１４に対して書込み電流を印加することがで
きる。 【００３０】情報記憶装置８は、読出し動作中に選択さ
れたメモリセル素子１２ａおよび１２ｂの抵抗状態をセ
ンシングするための読出し回路と、書込み動作中に選択
されたワード線１４およびビット線１６ａおよび１６ｂ
に電流を供給するための書込み回路とを含む。読出し回
路を、概して２０で示す。情報記憶装置８の例示を簡略
化するために、書込み回路は示していない。 【００３１】読出し回路２０は、複数のステアリング回
路２２とセンス増幅器２４とを含む。複数のビット線１
６が各ステアリング回路２２に接続される。各ステアリ
ング回路２２は、ビット線を選択するためのデコーダを
含む。選択されたメモリセル素子１２は、選択されたワ
ード線１４と選択されたビット線１６との交差点にあ
る。 【００３２】図５のフローチャートにも示す読出し動作
中、ブロック５０４に示すように、選択された素子１２
ａおよび１２ｂは、選択されたワード線１４によって接
地に接続される。各ステアリング回路２２は、データ素
子１２ａの列と交差するビット線１６ａと、基準素子１
２ｂの対応する列と交差するビット線１６ｂとを選択す
る。データ素子１２ａの列と交差する選択されたビット
線１６ａは、ブロック５０２に示すように、それらの対
応するセンス増幅器２４のセンスノードＳ０に接続され
る。ブロック５０２および５０４のステップを逆にする
ことができ、それらの実施の順序は重要ではない。基準
素子１２ｂの列と交差する選択されたビット線１６ｂ
は、それらの対応するセンス増幅器２４の基準ノードＲ
０に接続される。各センス増幅器２４は、差動前置増幅
器と、カレントミラー回路と、電荷注入増幅器と、ビッ
ト線１６ａおよび１６ｂ上の信号を比較するための比較
器とを含む。比較は、選択されたデータ素子１２ａの抵
抗状態、したがって選択されたデータ素子１２ａに格納
された論理値を示す。センス増幅器２４の出力はデータ
レジスタ２６に供給され、データレジスタ２６は、情報
記憶装置８のＩ／Ｏパッド２８に結合される。 【００３３】ブロック５０６に示すように、選択されて
いないワード線１４のすべてが、アレイ電圧（ＶＡ）を
供給する定電圧源に接続される。外部回路が定電圧源を
提供することができる。センス増幅器２４は、選択され
ていないワード線のサブセットに定電圧源が印加するも
のと同じ電位を、選択されたビット線１６に印加する。
かかる等電位分離をアレイ１０に適用することにより、
寄生電流が低減される。 【００３４】読出し回路２０は、ｍビットワードでデー
タを読出すことができ、それにより、複数（ｍ）のメモ
リセル素子１２ａおよび１２ｂの抵抗状態が同時にセン
シングされる。それを、ブロック５０８の電流測定ステ
ップとして示す。ｍ個の連続したセンス増幅器２４を同
時に動作させることにより、ｍビットワードを読出すこ
とができる。 【００３５】図３ａを参照すると、一実施形態では、抵
抗性クロスポイントメモリセルアレイ１０のメモリセル
１２は、２つまたはそれより多いメモリセル１２の複数
のグループ１５に構成される。たとえば、例示の実施形
態では、各グループ１５は３つのメモリセル１２を含
む。各グループ１５のメモリセル１２は、それぞれのビ
ット線１６と、ワード線１４に結合される共通グループ
分離ダイオード１３との間に接続される。抵抗性クロス
ポイントメモリセルアレイ１０は、ダイオード分離アー
キテクチャに関連する高速動作の利点と、実用的な寸法
および電流密度特性を有する分離ダイオードで実施され
得るアーキテクチャにおける等電位分離アーキテクチャ
の高密度の利点とを特徴とする。実施形態によっては、
分離ダイオード１３を、従来の薄膜ダイオード製作技術
を使用してメモリセル１２とともに製作することがで
き、それにより、マルチレベル抵抗性クロスポイントメ
モリアレイを構成することが可能になる。 【００３６】読出し動作の場合、抵抗性クロスポイント
メモリセルアレイ１０のターゲットセルにおいて、ター
ゲットメモリセルに対応するワード線１４を選択し、そ
れを接地電位に接続することにより、データがセンシン
グされる。同時に、ビット線１６ａおよび１６ｂが、基
準／センスのペアで読出し回路２０に接続される。アレ
イ電位（ＶＡ）は、電圧源の出力から選択されたグルー
プの選択されていないビット線１６に印加される。ま
た、アレイ電位（ＶＡ）は、センス増幅器２４の入力に
印加され、それによって選択されたビット線１６ａおよ
び１６ｂに結合電圧（ＶＡ’）がもたらされる。結合電
圧（ＶＡ’）は、実質的にアレイ電圧（Ｖ Ａ）に等し
い。選択されていないグループのビット線は、フローテ
ィングのままである。アレイの上記バイアス状態下で
は、選択されたグループ１５のビットセルのみが、電位
電圧ＶＡおよび基準電流Ｉ＿refにより順方向バイアス
され、結果として、センス電流Ｉ＿dataがメモリセル１
２ａおよび１２ｂを流れている。それらが増幅器２４に
よってセンシングされることにより、ビットセルの状態
が判定される。また、電流は、選択されたグループのビ
ットセルにも流れているが、基準電流およびセンス電流
に干渉しない。 【００３７】図３ｂは、図示するように各メモリセル１
２が単一の分離ダイオード１３に直接的に結合される代
替の実施形態を示す。増幅器２４を介したアレイ１０の
動作は、図３ａにおいて例示したものと同様であり、以
下に説明する。 【００３８】メモリアレイ１０において、選択されたワ
ード線１４を接地電位に接続し、センス電流および基準
電流に対する漏れ電流の影響を最小化するために、選択
されていないワード線のすべてを電位（ＶＡ）に接続す
ることにより、読出し動作が実行される。選択されたビ
ット線１６ａおよび１６ｂは、マルチプレクサ２２およ
びノードＲ０およびＳ０を介してセンス増幅器２４の入
力に接続される。センス増幅器の他の入力は、選択され
ていないワード線と同じ電位（ＶＡ）に接続される。こ
のため、選択されたビット線１６ａおよび１６ｂは、他
の選択されていないビット線がフローティングのままで
ある一方で、実質的に（ＶＡ）と等しい電位（ＶＡ’）
にバイアスされる。アレイに対する上記バイアス状態下
では、選択されたメモリ１２ａおよび１２ｂのみが電位
電圧（ＶＡ）によって順方向にバイアスされ、その結
果、基準電流Ｉ＿refおよびセンス電流Ｉ＿dataがメモ
リセル１２ａおよび１２ｂを流れて、増幅器２４によっ
てセンシングされることにより、ビットセルの状態が判
定される。 【００３９】さらに、図３ｃは、分離ダイオードがない
メモリセル１２を示す。増幅器２４によるアレイ１０の
動作は、分離ダイオードとそれが通常回路全体に課す制
限とがないことを除き、図３ａのものと同じである。ア
レイ１０において、磁気トンネル接合１２は、アレイの
ビットのセンシングに干渉する多くの並列経路を介して
結合される。この問題は、特許文献２に開示された「等
電位」方法を使用することによって対処することがで
き、この「等電位」方法は、選択されたビット線１６ａ
および１６ｂに電位を印加して、同じ電位を選択されて
いないビット線１６と恐らくは選択されていないワード
線１４のサブセットに供給することを含む。選択された
ワード線１４は、接地電位に接続される。したがって、
選択されたワード線１４に接続された接合のみが、両端
に電圧（ＶＡ）を有しており、このため、電流はこれら
の接合を流れているが、互いに干渉しない。基準電流Ｉ
＿refおよびセンス電流Ｉ＿dataを、センス増幅器によ
って正確にセンシングすることができ、したがって格納
されたデータビットの状態を判定することができる。 【００４０】図３ａ、図３ｂおよび図３ｃに示す３つの
場合のすべてに共通するセンス増幅器２４を参照する。
動作時、基準ビット線において生成される電流とセンス
ビット線において生成される電流との間の差を検出する
ことにより、データ「１」またはデータ「０」をセンシ
ングすることができる。実施形態によっては、基準ビッ
ト線に関連するいくつかのメモリセルが存在できる。他
の実施形態では、ビット毎に１つの基準ビットが存在で
きる。 【００４１】読出し動作の場合、前置増幅器３６は、電
圧源（ＶＡ）に接続する第１の入力と、トランジスタ３
６ａのゲート入力に結合されたその出力とを有する。ト
ランジスタ３６ａのソース端と前置増幅器３６の第２の
入力とが、データビットセル１２ａが配置されている選
択されたビット線１６ａに結合される。同様に、前置増
幅器３８の第１の入力は電圧源ＶＡに接続され、その出
力はトランジスタ３８ａのゲート入力に接続される。ト
ランジスタ３８ａのソース端と前置増幅器３８の第２の
入力とは、基準ビットセル１２ｂが配置されている選択
されたビット線１６ｂに結合される。前置増幅器３６お
よび３８は、ビット線１６ａおよび１６ｂの電圧を、実
質的に電圧（ＶＡ）に等しい電位（ＶＡ’）に調整す
る。このため、選択されたメモリ素子１２ａおよび１２
ｂの各々の両端に、電位（ＶＡ）がかかる。その結果、
電流Ｉ＿ref＝（ＶＡ−Ｖｄ）／Ｒ１２ａが選択された
素子１２ａを流れ、電流Ｉ＿data＝（ＶＡ−Ｖｄ）／Ｒ
１２ｂが選択された素子１２ｂを流れる。ここで、Ｒ１
２ａおよびＲ１２ｂはメモリセル１２の抵抗値であり、
Ｖｄはダイオード１３の順方向ダイオード電圧であり、
通常はおよそ０．７Ｖである。図３ｃにおける一実施形
態では、メモリアレイ１０にはダイオードが存在しない
ため、この場合Ｖｄは０である。 【００４２】また、Ｉ＿refおよびＩ＿data電流は、ト
ランジスタ３６ａおよび３８ａにも流れている。トラン
ジスタ３６ｂ、３６ｃ、３８ｂ、３８ｃ、４０ａおよび
４０ｂは、整合されたトランジスタであり、接続される
ことによりカレントミラーの３つのセットを形成する。
第１のセットは、トランジスタ３６ｂおよび３６ｃから
なり、Ｉ＿refに等しいミラー電流Ｉ＿ref’を生成す
る。第２のセットは、トランジスタ４０ａおよび４０ｂ
からなり、Ｉ＿refおよびＩ＿ref’に等しいミラー電流
ＩＲを生成する。同様に、第３のセットは、トランジス
タ３８ｂおよび３８ｃからなり、Ｉ＿dataに等しい電流
ＩＳを生成する。 【００４３】読出し動作中、読出しイネーブルトランジ
スタ５２がオフとなり、トランジスタ５４がイネーブル
になりコンデンサＣを電圧レベルＶｄｄ／２までプリチ
ャージする。その後、トランジスタ５４がオフとなり、
トランジスタ５２がオンとなる。この時点で、ノードＡ
における電流を合計すると、ＩＳ＋ＩＣ−ＩＲ＝０また
はＩＣ＝ＩＲ−ＩＳとなる。コンデンサ電圧は、電流Ｉ
Ｃによって決まる。電流ＩＲが電流ＩＳより小さい場
合、それはセンスセルが低抵抗状態を有し基準セルが高
抵抗状態を有することを示し、電流ＩＣはノードＡから
離れコンデンサＣに向かって流れ、コンデンサＣをＩＣ
のレートで充電する。電流ＩＲが電流ＩＳより大きい場
合、それはセンスセルが高抵抗状態を有し基準セルが低
抵抗状態を有することを示し、電流ＩＣはノードＡに向
かってコンデンサＣから離れるように流れ、コンデンサ
ＣをＩＣのレートで放電する。基準電流ＩＲとセンス電
流Ｉ Ｓとがともに等しい場合、それは、基準セルとセン
スセルとがともに同じ抵抗値を有することを意味し、こ
のときコンデンサ電流ＩＣは０であり、このためコンデ
ンサ電圧は変化しない。コンデンサ電圧は、比較器３４
により基準電圧Ｖｄｄ／２と比較される。比較器３４の
低レベル出力は、コンデンサＣが充電されており、その
ためデータビットセル抵抗が基準ビットセル抵抗より小
さいことを示す。高レベル出力は、コンデンサが放電さ
れており、そのためデータビットセル抵抗が基準ビット
セル抵抗より大きいことを示す。 【００４４】図４は、読出しシーケンス中のコンデンサ
電圧を示す。ここでは、コンデンサ電圧の上昇は、ＩＳ
センス電流がＩＲ基準電流より大きく、そのためデータ
ビットセルが低抵抗を有しデータビットが１であること
を示し、コンデンサ電圧の下降は、センス電流が基準電
流より小さく、そのためデータ素子が高抵抗を有しデー
タビットが０であることを示す。この技術はまた、複数
のセンス増幅器が使用される場合（すなわち、複数のビ
ットペアが同時にセンシングされる場合）に良好に動作
する。 【００４５】図３ａ、図３ｂおよび図３ｃに示すよう
に、比較器回路３４は、センス増幅器出力信号と基準信
号Ｖｄｄ／２とを比較するように実施され得る。この回
路は、アナログ差動センス電圧データを確実なフルスイ
ングデジタルデータに変換する。データ記憶装置１０の
他のコンポーネントと結合されると、比較器／ラッチ回
路３４は、センシング動作を完了するために信頼性のあ
る効率的な回路となる。 【００４６】差動電荷注入増幅器を使用することによ
り、従来技術にまさる利点が得られる。１つの利点は、
電荷注入増幅での差動センスにより、より優れたコモン
モードノイズ除去が提供されることである。この結果、
出力信号がより明瞭でより容易に識別可能となる。さら
に、電荷注入センス増幅器が、差動電流（ＩＣ）信号の
みをセンシングし、そのためより正確であり、より広い
動作範囲を有することから、より優れた分解能を提供す
る。さらに、ＭＴＪが互いに接近する場合に同じグルー
プ内の基準ＭＴＪを使用することにより、非破壊読出し
が可能であり、抵抗をより良好に整合させることができ
る。 【００４７】さらに、本発明による差動センス増幅器
は、従来技術と比較して、カレントミラーと電荷注入増
幅器とを含む単純な設計を提供する。これにより、製造
コストが低下し、一般に従来のシステムに関連する表面
積が低減される。 【００４８】上述の実施形態は本発明の代表例である
が、当業者には、本明細書および特許請求の範囲の検討
から、または開示した発明の実施形態の実施から、他の
実施形態が明らかとなろう。明細書とその中の実施形態
とは、単なる例示としてみなされることが意図されてお
り、本発明は、特許請求の範囲とそれらの等価物とによ
って規定される。 【００４９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．情報記憶装置であって、抵抗性クロスポイントメモ
リセルアレイと、複数のワード線と、複数のビット線で
あって、メモリセルのグループが共通のワード線に接続
され、前記グループの各メモリセルが単一のビット線に
接続される、複数のビット線と、及び前記メモリセルア
レイに結合された差動センス増幅器とからなり、その差
動センス増幅器が、第１および第２の入力ノードであっ
て、その第１の入力ノードが、前記セルアレイ内の基準
セルに接続された前記複数のビット線のうちの１つに選
択的に結合され、前記第２の入力ノードが、所与のワー
ド線に共通の前記メモリセルのグループ内のセンスセル
に選択的に結合される、第１および第２の入力ノード
と、前記第１の入力ノードに結合される第１の前置増幅
器と、前記第２の入力ノードに結合される第２の前置増
幅器と、前記第１の前置増幅器からの出力と前記第２の
前置増幅器からの出力とに結合され、読出し動作中に前
記基準セルの抵抗状態と比較して前記センスセルの抵抗
状態を判定する電荷注入増幅器とからなる、情報記憶装
置。 ２．情報記憶装置であって、抵抗性クロスポイントメモ
リセルアレイと、複数のワード線と、複数のビット線で
あって、前記メモリセルが２つまたはそれより多いメモ
リセルの複数のグループに構成され、各グループのメモ
リセルがそれぞれのワード線とビット線に結合された共
通分離ダイオードとの間に接続される、複数のビット線
と、及び前記メモリセルアレイに結合される差動センス
増幅器とからなり、その差動センス増幅器が、第１およ
び第２の入力ノードであって、その第１の入力ノード
が、前記セルアレイ内の基準セルに接続された前記複数
のビット線のうちの１つに選択的に結合され、前記第２
の入力ノードが、前記セルアレイ内のセンスセルに選択
的に結合される、第１および第２の入力ノードと、前記
第１の入力ノードに結合された第１の前置増幅器と、前
記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅
器からの出力とに結合され、読出し動作中に前記基準セ
ルの抵抗状態と比較して前記センスセルの抵抗状態を判
定する電荷注入増幅器とからなる、情報記憶装置。 ３．基準回路の抵抗状態の比較に基づいて選択された回
路の第１または第２の抵抗状態を判定するために、電荷
注入を使用する差動増幅器であって、前記基準回路に結
合された第１の前置増幅器と、前記選択された回路に結
合された第２の前置増幅器と、前記基準回路からの基準
電流に基づいて前記基準電流を受入れるための、前記第
１の前置増幅器に結合された第１の入力と、前記選択さ
れた回路からのセンス電流に基づいて前記センス電流を
受入れるための、前記第２の前置増幅器に結合された第
２の入力とを有するカレントミラーと、前記第２の前置
増幅器に結合され、読出し動作に先立って、選択された
電位に充電されるプリチャージ回路と、前記プリチャー
ジ回路に結合され、読出し動作中に、かつ前記プリチャ
ージ回路における前記電位によって影響される際に、前
記第２の前置増幅器からの前記センス電流が前記第１の
前置増幅器からの前記基準電流より大きい場合、前記第
１の抵抗状態を表す第１の出力を提供し、あるいは前記
基準電流が前記センス電流より大きい場合、前記第２の
抵抗状態を表す第２の出力を提供する、比較器増幅器と
からなる、差動増幅器。 ４．前記電荷注入増幅器が、前記センスセルを流れる電
流を１つまたは複数の基準セルを流れる電流と比較する
ことにより、前記センスセルの抵抗状態を判定する、上
記１または２記載の情報記憶装置。 ５．各々が、それぞれのビット線によりメモリセルの１
つまたは複数の関連するグループに結合され、その関連
するグループのメモリセルを流れる電流をセンシングす
るように動作可能である、複数の読出し回路をさらに含
む、上記１または２記載の情報記憶装置。 ６．各々が、関連する読出し回路に結合され、アナログ
差動センス電圧をデジタル出力読出し信号に変換するよ
うに動作可能である、複数の比較器回路をさらに含む、
上記１または２記載の情報記憶装置。 ７．前記ワード線と前記ビット線とに結合され、選択さ
れたワード線とビット線とにおいて前記抵抗性クロスポ
イントメモリセルアレイにおける電圧レベルを、選択さ
れていないメモリセルに実質的に寄生電流が流れないよ
うに設定するよう動作可能である、等電位発生器をさら
に含む、上記１または２記載の情報記憶装置。 ８．各メモリセルが、磁気ランダムアクセスメモリ素子
からなる、上記１または２記載の情報記憶装置。 ９．前記等電位発生器が、選択されていないワード線か
らのフィードバックによりメモリセルの各グループの前
記共通分離ダイオードの入力ノードを設定するように動
作可能である、上記７記載の情報記憶装置。 １０．前記電荷注入増幅器が、前記第１の前置増幅器に
結合され、前記基準セルからの基準電流に基づいてその
基準電流を受入れるための第１の入力と、前記第２の前
置増幅器に結合され、前記センスセルからのセンス電流
に基づいてそのセンス電流を受入れるための第２の入力
とを有するカレントミラーと、前記第２の前置増幅器に
結合され、読出し動作に先立って選択された電位に充電
されるプリチャージ回路と、前記プリチャージ回路と基
準電圧とに結合され、読出し動作中に、かつ前記プリチ
ャージ回路における前記電位によって変更される際に、
前記第２の前置増幅器からの前記センス電流が、前記第
１の前置増幅器からの前記基準電流より大きい場合に
は、第１の出力を供給し、前記基準電流が前記センス電
流より大きい場合には、第２の出力を供給する、比較器
増幅器とからなる、上記１または２記載の情報記憶装
置。 【００５０】 【発明の効果】本発明によれば、差動電荷注入増幅器を
使用することにより、従来技術にまさる利点が得られ
る。１つの利点は、電荷注入増幅での差動センスによ
り、より優れたコモンモードノイズ除去が提供されるこ
とである。この結果、出力信号がより明瞭でより容易に
識別可能となる。さらに、電荷注入センス増幅器が、差
動電流（ＩＣ）信号のみをセンシングし、そのためより
正確であり、より広い動作範囲を有することから、より
優れた分解能を提供する。さらに、ＭＴＪが互いに接近
する場合に同じグループ内の基準ＭＴＪを使用すること
により、非破壊読出しが可能であり、抵抗をより良好に
整合させることができる。 【００５１】さらに、本発明による差動センス増幅器
は、従来技術と比較して、カレントミラーと電荷注入増
幅器とを含む単純な設計を提供する。これにより、製造
コストが簡略化され、一般に従来のシステムに関連する
表面積が低減される。
【図面の簡単な説明】
【図１】メモリセルの抵抗性クロスポイントアレイと、
複数の読出し回路および関連するステアリング回路と、
ワード線デコード回路とを含むデータ記憶装置の回路図
である。 【図２ａ】メモリセルの平行磁化の向きを示す図であ
る。 【図２ｂ】メモリセルの反平行磁化の向きを示す図であ
る。 【図３ａ】本発明による差動センス回路と比較器とを使
用する、グループ抵抗性メモリ素子と共通共有ダイオー
ドとから構成されるアレイ内のメモリセルを流れる電流
をセンシングするように動作可能な、センス増幅器回路
の回路図である。 【図３ｂ】本発明による差動センス回路と比較器とを使
用する、抵抗性／ダイオードメモリアレイ内のメモリセ
ルを流れる電流をセンシングするように動作可能な、セ
ンス増幅器回路の回路図である。 【図３ｃ】本発明による差動センス回路と比較器とを使
用する、抵抗性メモリアレイ内のメモリセルを流れる電
流をセンシングするように動作可能なセンス増幅器回路
の回路図である。 【図４】図３Ａ、図３Ｂおよび図３Ｃの回路に対する読
出しサイクルのタイミング図である。 【図５】図１の抵抗性クロスポイントメモリセルアレイ
のうちのメモリセルを読出す方法のフローチャートであ
る。 【符号の説明】 8 データ記憶装置 10 抵抗性クロスポイントメモリセルアレイ 12a、12b メモリセル素子 14 ワード線 16 ビット線 18 行デコーダ 24 センス増幅器
複数の読出し回路および関連するステアリング回路と、
ワード線デコード回路とを含むデータ記憶装置の回路図
である。 【図２ａ】メモリセルの平行磁化の向きを示す図であ
る。 【図２ｂ】メモリセルの反平行磁化の向きを示す図であ
る。 【図３ａ】本発明による差動センス回路と比較器とを使
用する、グループ抵抗性メモリ素子と共通共有ダイオー
ドとから構成されるアレイ内のメモリセルを流れる電流
をセンシングするように動作可能な、センス増幅器回路
の回路図である。 【図３ｂ】本発明による差動センス回路と比較器とを使
用する、抵抗性／ダイオードメモリアレイ内のメモリセ
ルを流れる電流をセンシングするように動作可能な、セ
ンス増幅器回路の回路図である。 【図３ｃ】本発明による差動センス回路と比較器とを使
用する、抵抗性メモリアレイ内のメモリセルを流れる電
流をセンシングするように動作可能なセンス増幅器回路
の回路図である。 【図４】図３Ａ、図３Ｂおよび図３Ｃの回路に対する読
出しサイクルのタイミング図である。 【図５】図１の抵抗性クロスポイントメモリセルアレイ
のうちのメモリセルを読出す方法のフローチャートであ
る。 【符号の説明】 8 データ記憶装置 10 抵抗性クロスポイントメモリセルアレイ 12a、12b メモリセル素子 14 ワード線 16 ビット線 18 行デコーダ 24 センス増幅器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 フレデリック・エイ・パーナー
アメリカ合衆国カリフォルニア州94306,
パロアルト，ラモナ・ストリート・3234
Claims (1)
- 【特許請求の範囲】 【請求項１】 情報記憶装置であって、 抵抗性クロスポイントメモリセルアレイと、 複数のワード線と、 複数のビット線であって、メモリセルのグループが共通
のワード線に接続され、前記グループの各メモリセルが
単一のビット線に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センス増幅器と
からなり、その差動センス増幅器が、 第１および第２の入力ノードであって、その第１の入力
ノードが、前記セルアレイ内の基準セルに接続された前
記複数のビット線のうちの１つに選択的に結合され、前
記第２の入力ノードが、所与のワード線に共通の前記メ
モリセルのグループ内のセンスセルに選択的に結合され
る、第１および第２の入力ノードと、 前記第１の入力ノードに結合される第１の前置増幅器
と、 前記第２の入力ノードに結合される第２の前置増幅器
と、 前記第１の前置増幅器からの出力と前記第２の前置増幅
器からの出力とに結合され、読出し動作中に前記基準セ
ルの抵抗状態と比較して前記センスセルの抵抗状態を判
定する電荷注入増幅器とからなる、情報記憶装置。
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|---|---|---|---|
| US10/136,782 US6597598B1 (en) | 2002-04-30 | 2002-04-30 | Resistive cross point memory arrays having a charge injection differential sense amplifier |
| US10/136782 | 2002-04-30 |
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| Publication Number | Publication Date |
|---|---|
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| JP4113033B2 JP4113033B2 (ja) | 2008-07-02 |
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|---|---|---|---|
| JP2003119280A Expired - Fee Related JP4113033B2 (ja) | 2002-04-30 | 2003-04-24 | 電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイ |
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|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046579A1 (ja) * | 2004-10-26 | 2006-05-04 | Elpida Memory Inc. | 不揮発性半導体記憶装置及び相変化メモリ |
| US7184297B2 (en) | 2004-07-30 | 2007-02-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7274587B2 (en) | 2004-11-10 | 2007-09-25 | Kabushiki Kaisha Toshiba | Semiconductor memory element and semiconductor memory device |
| JP2007294092A (ja) * | 2006-04-19 | 2007-11-08 | Qimonda Ag | 抵抗メモリセルの抵抗状態を判別する回路および方法 |
| JP2008538645A (ja) * | 2005-04-22 | 2008-10-30 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | ナノスケールクロスバーに対するマルチプレクサインターフェース |
| JP2011054232A (ja) * | 2009-09-01 | 2011-03-17 | Toshiba Corp | 不揮発性半導体記憶装置とその読み出し方法 |
| JP2014010885A (ja) * | 2012-06-29 | 2014-01-20 | Samsung Electronics Co Ltd | 抵抗性メモリの感知増幅回路 |
| US9208872B2 (en) | 2013-03-06 | 2015-12-08 | Sony Corporation | Semiconductor device and information reading method |
| JP2019114319A (ja) * | 2017-10-13 | 2019-07-11 | ナンテロ，インク． | 抵抗変化素子アレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法 |
| JP2021509519A (ja) * | 2017-12-28 | 2021-03-25 | マイクロン テクノロジー，インク． | メモリセルをプリチャージするための技術 |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2277717C (en) * | 1999-07-12 | 2006-12-05 | Mosaid Technologies Incorporated | Circuit and method for multiple match detection in content addressable memories |
| US6577525B2 (en) * | 2001-08-28 | 2003-06-10 | Micron Technology, Inc. | Sensing method and apparatus for resistance memory device |
| EP1321941B1 (en) * | 2001-12-21 | 2005-08-17 | Kabushiki Kaisha Toshiba | Magnetic random access memory with stacked memory cells |
| JP2004023062A (ja) * | 2002-06-20 | 2004-01-22 | Nec Electronics Corp | 半導体装置とその製造方法 |
| US7152800B2 (en) * | 2002-08-22 | 2006-12-26 | Texas Instruments Incorporated | Preamplifier system having programmable resistance |
| US7038960B2 (en) * | 2002-09-10 | 2006-05-02 | Silicon Storage Technology, Inc. | High speed and high precision sensing for digital multilevel non-volatile memory system |
| US6885600B2 (en) * | 2002-09-10 | 2005-04-26 | Silicon Storage Technology, Inc. | Differential sense amplifier for multilevel non-volatile memory |
| US6778420B2 (en) * | 2002-09-25 | 2004-08-17 | Ovonyx, Inc. | Method of operating programmable resistant element |
| US6674679B1 (en) * | 2002-10-01 | 2004-01-06 | Hewlett-Packard Development Company, L.P. | Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having equi-potential isolation |
| ITMI20030075A1 (it) * | 2003-01-20 | 2004-07-21 | Simicroelectronics S R L | Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento. |
| US6795359B1 (en) * | 2003-06-10 | 2004-09-21 | Micron Technology, Inc. | Methods and apparatus for measuring current as in sensing a memory cell |
| FR2871280A1 (fr) * | 2004-06-03 | 2005-12-09 | Spintron Sa | Memoire magnetique a canal de confinement |
| FR2871279A1 (fr) * | 2004-06-03 | 2005-12-09 | Spintron Sa | Memoire magnetique comportant plusieurs modules d'aimantation |
| US7224598B2 (en) * | 2004-09-02 | 2007-05-29 | Hewlett-Packard Development Company, L.P. | Programming of programmable resistive memory devices |
| US7130235B2 (en) * | 2004-09-03 | 2006-10-31 | Hewlett-Packard Development Company, L.P. | Method and apparatus for a sense amplifier |
| US7212432B2 (en) * | 2004-09-30 | 2007-05-01 | Infineon Technologies Ag | Resistive memory cell random access memory device and method of fabrication |
| US7158431B2 (en) | 2005-03-28 | 2007-01-02 | Silicon Storage Technology, Inc. | Single transistor sensing and double transistor sensing for flash memory |
| US7453715B2 (en) * | 2005-03-30 | 2008-11-18 | Ovonyx, Inc. | Reading a phase change memory |
| US7426131B2 (en) * | 2005-11-01 | 2008-09-16 | Adesto Technologies | Programmable memory device circuit |
| CN101536106B (zh) * | 2006-11-08 | 2014-09-17 | Nxp股份有限公司 | 存储器的读增强 |
| US7567462B2 (en) * | 2006-11-16 | 2009-07-28 | Micron Technology, Inc. | Method and system for selectively limiting peak power consumption during programming or erase of non-volatile memory devices |
| DE102007001859B3 (de) * | 2007-01-12 | 2008-04-24 | Qimonda Ag | Integrierte Schaltung, Speicherbaustein und Verfahren zum Bestimmen eines Speicherzustands einer resistiven Speicherzelle |
| US7400521B1 (en) | 2007-01-12 | 2008-07-15 | Qimoda Ag | Integrated circuit, memory chip and method of evaluating a memory state of a resistive memory cell |
| US9135962B2 (en) * | 2007-06-15 | 2015-09-15 | Micron Technology, Inc. | Comparators for delta-sigma modulators |
| TWI402847B (zh) | 2007-06-25 | 2013-07-21 | Higgs Opl Capital Llc | 相變化記憶體之感測電路 |
| KR100919565B1 (ko) * | 2007-07-24 | 2009-10-01 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
| US7564707B2 (en) * | 2007-08-22 | 2009-07-21 | Zerog Wireless, Inc. | One-time programmable non-volatile memory |
| JP5065401B2 (ja) * | 2007-09-10 | 2012-10-31 | パナソニック株式会社 | 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法 |
| KR100895387B1 (ko) * | 2007-10-16 | 2009-04-30 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
| TWI347607B (en) | 2007-11-08 | 2011-08-21 | Ind Tech Res Inst | Writing system and method for a phase change memory |
| US20110226148A1 (en) * | 2008-05-16 | 2011-09-22 | Sawka Wayne N | Physical destruction of electrical device and methods for triggering same |
| TWI402845B (zh) | 2008-12-30 | 2013-07-21 | Higgs Opl Capital Llc | 相變化記憶體陣列之驗證電路及方法 |
| TWI412124B (zh) | 2008-12-31 | 2013-10-11 | Higgs Opl Capital Llc | 相變化記憶體 |
| US8514637B2 (en) * | 2009-07-13 | 2013-08-20 | Seagate Technology Llc | Systems and methods of cell selection in three-dimensional cross-point array memory devices |
| US8363450B2 (en) * | 2009-07-13 | 2013-01-29 | Seagate Technology Llc | Hierarchical cross-point array of non-volatile memory |
| US8570785B2 (en) * | 2010-05-26 | 2013-10-29 | Hewlett-Packard Development Company | Reading a memory element within a crossbar array |
| WO2013015768A1 (en) * | 2011-07-22 | 2013-01-31 | Hewlett-Packard Development Company, L.P. | Circuit and method for reading a resistive switching device in an array |
| US8687398B2 (en) | 2012-02-29 | 2014-04-01 | International Business Machines Corporation | Sense scheme for phase change material content addressable memory |
| CN103366804B (zh) | 2012-03-30 | 2017-10-13 | 硅存储技术公司 | 具有电流注入读出放大器的非易失性存储装置 |
| WO2014018063A1 (en) * | 2012-07-27 | 2014-01-30 | Hewlett-Packard Development Company, L.P. | Dynamic sense circuitry |
| US10049733B2 (en) * | 2014-10-31 | 2018-08-14 | Hewlett Packard Enterprise Development Lp | Reusing sneak current in accessing memory cells |
| US9489999B2 (en) | 2014-11-26 | 2016-11-08 | Qualcomm Incorporated | Magnetic tunnel junction resistance comparison based physical unclonable function |
| US9478308B1 (en) * | 2015-05-26 | 2016-10-25 | Intel IP Corporation | Programmable memory device sense amplifier |
| WO2017033129A1 (en) * | 2015-08-27 | 2017-03-02 | King Abdullah University Of Science And Technology | Read method compensating parasitic sneak currents in a crossbar memristive memory |
| US9852790B1 (en) | 2016-10-26 | 2017-12-26 | International Business Machines Corporation | Circuit methodology for highly linear and symmetric resistive processing unit |
| CN108154227B (zh) * | 2016-12-06 | 2020-06-23 | 上海磁宇信息科技有限公司 | 一种使用模拟计算的神经网络芯片 |
| US10680105B2 (en) | 2017-03-21 | 2020-06-09 | International Business Machines Corporation | Mobile ferroelectric single domain wall implementation of a symmetric resistive processing unit |
| US10261977B2 (en) * | 2017-05-04 | 2019-04-16 | University Of Rochester | Resistive memory accelerator |
| KR102244183B1 (ko) | 2017-05-27 | 2021-04-26 | 유 린 리 | 구동 시스템 |
| CN110446292B (zh) * | 2018-05-03 | 2022-07-08 | 李玉麟 | 驱动装置 |
| US11309005B2 (en) * | 2018-10-31 | 2022-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Current steering in reading magnetic tunnel junction |
| US11416416B2 (en) * | 2019-01-13 | 2022-08-16 | Ememory Technology Inc. | Random code generator with non-volatile memory |
| KR20200141887A (ko) | 2019-06-11 | 2020-12-21 | 에스케이하이닉스 주식회사 | 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치 |
| US11217281B2 (en) * | 2020-03-12 | 2022-01-04 | Ememory Technology Inc. | Differential sensing device with wide sensing margin |
| US11817159B2 (en) | 2020-07-16 | 2023-11-14 | Changxin Memory Technologies, Inc. | Circuit for detecting anti-fuse memory cell state and memory |
| US11817163B2 (en) | 2020-07-16 | 2023-11-14 | Changxin Memory Technologies, Inc. | Circuit for detecting state of anti-fuse storage unit and memory device thereof |
| CN113948142B (zh) | 2020-07-16 | 2023-09-12 | 长鑫存储技术有限公司 | 反熔丝存储单元状态检测电路及存储器 |
| US11854633B2 (en) | 2020-07-16 | 2023-12-26 | Changxin Memory Technologies, Inc. | Anti-fuse memory cell state detection circuit and memory |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US6169686B1 (en) | 1997-11-20 | 2001-01-02 | Hewlett-Packard Company | Solid-state memory with magnetic storage cells |
| US6259644B1 (en) * | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
| US6292389B1 (en) | 1999-07-19 | 2001-09-18 | Motorola, Inc. | Magnetic element with improved field response and fabricating method thereof |
| US6128239A (en) * | 1999-10-29 | 2000-10-03 | Hewlett-Packard | MRAM device including analog sense amplifiers |
| US6185143B1 (en) | 2000-02-04 | 2001-02-06 | Hewlett-Packard Company | Magnetic random access memory (MRAM) device including differential sense amplifiers |
| US6297983B1 (en) | 2000-02-29 | 2001-10-02 | Hewlett-Packard Company | Reference layer structure in a magnetic storage cell |
| US6356477B1 (en) | 2001-01-29 | 2002-03-12 | Hewlett Packard Company | Cross point memory array including shared devices for blocking sneak path currents |
-
2002
- 2002-04-30 US US10/136,782 patent/US6597598B1/en not_active Expired - Lifetime
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- 2003-04-29 KR KR1020030026958A patent/KR100939068B1/ko active IP Right Grant
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184297B2 (en) | 2004-07-30 | 2007-02-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO2006046579A1 (ja) * | 2004-10-26 | 2006-05-04 | Elpida Memory Inc. | 不揮発性半導体記憶装置及び相変化メモリ |
| US7502252B2 (en) | 2004-10-26 | 2009-03-10 | Elpida Memory Inc. | Nonvolatile semiconductor memory device and phase change memory device |
| US7274587B2 (en) | 2004-11-10 | 2007-09-25 | Kabushiki Kaisha Toshiba | Semiconductor memory element and semiconductor memory device |
| JP2008538645A (ja) * | 2005-04-22 | 2008-10-30 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | ナノスケールクロスバーに対するマルチプレクサインターフェース |
| JP2007294092A (ja) * | 2006-04-19 | 2007-11-08 | Qimonda Ag | 抵抗メモリセルの抵抗状態を判別する回路および方法 |
| JP2011054232A (ja) * | 2009-09-01 | 2011-03-17 | Toshiba Corp | 不揮発性半導体記憶装置とその読み出し方法 |
| JP2014010885A (ja) * | 2012-06-29 | 2014-01-20 | Samsung Electronics Co Ltd | 抵抗性メモリの感知増幅回路 |
| US9208872B2 (en) | 2013-03-06 | 2015-12-08 | Sony Corporation | Semiconductor device and information reading method |
| US9548112B2 (en) | 2013-03-06 | 2017-01-17 | Sony Semiconductor Solutions Corporation | Semiconductor device and information reading method |
| US9870819B2 (en) | 2013-03-06 | 2018-01-16 | Sony Semiconductor Solutions Corporation | Semiconductor device and information reading method |
| JP2019114319A (ja) * | 2017-10-13 | 2019-07-11 | ナンテロ，インク． | 抵抗変化素子アレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法 |
| US11393508B2 (en) | 2017-10-13 | 2022-07-19 | Nantero, Inc. | Methods for accessing resistive change elements in resistive change element arrays |
| JP2021509519A (ja) * | 2017-12-28 | 2021-03-25 | マイクロン テクノロジー，インク． | メモリセルをプリチャージするための技術 |
| US11238907B2 (en) | 2017-12-28 | 2022-02-01 | Micron Technology, Inc. | Techniques for precharging a memory cell |
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