CN101256830A - 不挥发性半导体存储装置 - Google Patents

不挥发性半导体存储装置 Download PDF

Info

Publication number
CN101256830A
CN101256830A CNA2008100023296A CN200810002329A CN101256830A CN 101256830 A CN101256830 A CN 101256830A CN A2008100023296 A CNA2008100023296 A CN A2008100023296A CN 200810002329 A CN200810002329 A CN 200810002329A CN 101256830 A CN101256830 A CN 101256830A
Authority
CN
China
Prior art keywords
bit line
circuit
word line
contrast signal
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100023296A
Other languages
English (en)
Inventor
永井裕康
中山雅义
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101256830A publication Critical patent/CN101256830A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

在电阻交叉点单元阵列中，除读出时选择的存储器单元之外，产生无数个寄生电流的路径。因为该寄生电流的总和与选择的存储器单元的电流相比相当大，所以判别选择的存储器单元中存储的数据有困难。为了判别电阻交叉点单元阵列101内的存储器单元中存储的数据，设置具有两个不同的已知电阻值的两个参照单元(例如数据“0”和数据“1”)(917)、(918)，将选择单元(107)与数据“0”的参照单元(917)的电流差和选择单元(107)与数据“1”的参照单元918的(电流差)进行比较。通过将与具有与选择单元(107)相同的寄生电流，并且已知具有数据“0”/数据“1”的参照单元(917)、(918)的电流进行比较，能够抑制寄生电流的影响来判别数据。

Description

不挥发性半导体存储装置
技术领域
本发明涉及一种电阻交叉点单元阵列，尤其涉及一种用于以高的可靠性判别存储在该阵列的存储器单元中的数据的技术。
背景技术
磁随机存储存储器(Magnetic RandomAccess Memory：下面称为MRAM)和电阻随机存储存储器(Resistive RandomAccess Memory：下面称为ReRAM)作为能够进行高速写入并且具有大的重写次数的不挥发性存储器引起关注。下面说明MRAM。
典型的MRAM包括多个存储器单元的阵列。字线沿着各存储器的各行延伸，位线沿着各列延伸。各存储器单元位于字线和位线的交点处。
存储器单元存储1位的信息作为磁化方向。各存储器单元的磁化在任何特定的时间时具有两个稳定的方向中的任意一个方向。那样的稳定的两个方向表示逻辑值“0”和“1”。
磁化方向对如自旋依赖型隧道结器件那样的的存储器单元的电阻有影响。例如，在磁化方向平行的情形下，存储器单元的电阻具有第1值R，磁化方向从平行变为反平行的情形下，存储器单元的电阻增大到第2值R+ΔR。选择了的存储器单元的磁化方向，即存储器单元的逻辑状态能够通过检测该被选择的存储器单元的电阻来读出。
作为MRAM存储器单元的结构，已知通过存取晶体管将磁阻元件连接到位线的结构，和将磁阻元件直接连接到字线和位线的结构。后者虽然在存储器单元的选择性上不如前者，但是在适于高度集成化这一点上是有利的结构。已知由后者的存储器单元所构成的阵列作为交叉点单元阵列。
作为损害了采用了交叉点单元阵列的MRAM存储器单元的数据判别可靠性的主要原因可列举寄生电容(或者潜通路电容)。交叉点单元阵列中含有的存储器单元通过多个并联的通路连接。所谓潜通路电流指的是通过该并联的通路而没有通过读出对象的存储器单元流过的电流。潜通路电流在判别存储在存储器单元中的数据时，妨碍正确地检测存储器单元的电阻。
提出了抑制潜通路电流带来的影响、以高的可靠性检测交叉点单元阵列中的存储器单元的电阻的技术。该技术在对MRAM中存储器单元进行读出操作时，给选择了的位线和没有选择的位线(或者没有选择的字线)施加相等的电位(参照专利文献1)。
但是，在该技术中，施加给选择了的位线和没有选择的位线(或者没有选择的字线)的电位需要高精度地一致，这不太实用。因此，根据其它现有技术，通过从流过选择单元的电流中提取流过虚拟单元或者参考单元的电流，抑制潜通路电流带来的影响(参照专利文献2)。
图10是采用了虚拟单元的现有MRAM电路结构实例的示意图。该MRAM包括交叉点单元阵列1001、在x方向和y方向上并列设置的存储器单元1002、在y方向上延伸的位线1004、以及在y方向上并列设置的虚拟单元1008和在y方向上延伸的虚拟位线1009。虚拟单元1008设置在字线1003与虚拟位线1009的交点处，各个虚拟单元1008插在与该虚拟单元1008交差的1条字线1003和虚拟字线1009之间。在虚拟单元1008中写入“1”或“0”中的任意一个数据。虚拟单元1008的状态稳定是重要的，并且也不必要写入数据。虚拟单元1008有助于除去流过存储器单元1002的电流的补偿成分，具有增加读出时的SN比的效果。
交叉点单元阵列1001还包括X选择器1011、第1Y选择器1012和第2Y选择器1013。X选择器1011与字线1003连接，从字线1003中选择字线。第1Y选择器1012和第2Y选择器1013与位线1004连接，从位线1004中选择位线。从存储器单元1002中的与选择字线和选择位线连接的存储器单元被选择作为选择单元1002a。进而虚拟单元1008中的与选择字线连接的虚拟单元被选择作为选择虚拟单元1008a。选择虚拟单元1008a用来除去在选择单元1002a中流过的电流的补偿成分。
由读出电路1016来进行选择单元1002a的存储数据的判别。读出电路1016在判别选择单元1002a的存储数据时，将与第2电源线1015的电位V2实质上相同的电位V2’提供给选择位线和虚拟位线1009。另一方面，X选择器1011将第1电源线1014的电位V1施加给选择字线。通过给选择位线施加电位V2’，在选择位线和选择字线之间施加电位V2’-V1，在选择位线中流过电流Is。另一方面，在虚拟位线1009和选择字线之间也施加电位V2’-V1，在虚拟位线1009中流过电流Ic。由于施加给非选择位线的电位V2与施加给选择位线和虚拟位线1009的电位V2’实质上相等，所以降低了流过交叉点单元阵列1001的潜通路电流。读出电路1016根据流过选择位线的电流Is和流过虚拟位线1009的电流Ic的差Is-Ic判别存储在选择单元1002a中的数据。
读出电路1016由减算电路1017、I-V转换电路1018、电压保持电路1019和比较器1020实现。减算电路1017通过第2Y选择器1013与选择位线和虚拟位线1009连接，生成从流过选择位线的检测电流Is中减去流过虚拟位线1009的补偿成分电流Ic的电流Is-Ic。I-V转换电路1018将减算电路1017输出的电流Is-Ic转换为电压并输出。I-V转换电路1018的输出与电压保持电路1019和比较器1020的输入连接。电压保持电路1019取入并保持I-V转换电路1018对应选择单元1002a的存储数据输出的电压，将保持的电压作为第1读出电压Vp1输出。接下来，在选择单元1002a中写入数据“0”，I-V转换电路1018对应该数据“0”输出的电压为第2读出电压Vp2。比较器1020比较电压保持电路1019输出的第1读出电压Vp1和I-V转换电路1018输出的第2读出电压Vp2，判别选择单元1002a的原始存储数据，生成与该原始存储数据相对应的数据信号SAOUT。而且，在被判断为原始存储数据为“1”的情形下，对选择单元1002a进行写入数据“1”这样的重写操作。
[专利文献1]美国专利6,259,644号
[专利文献2]美国专利6,885,579号
发明内容
在参照图10说明的现有的MRAM中，流过选择位线的电流Is和流过虚拟位线1009的电流Ic中分别含有的补偿成分大小相近很重要。补偿成分是主要由潜通路电流所引起的电流成分，其大小根据周围的存储器单元的状态变化。因此，流过选择位线的电流Is和流过虚拟位线1009的电流Ic中分别含有的补偿成分有差别，如果补偿成分的差别变大，就会产生错误的读出。而且，为了使补偿成分的差别小，需要在交叉点单元阵列1001内设置多个虚拟单元1008，使单元面积增大。
另一方面，当用一定的参考电流来判别存储在电阻交叉点单元阵列内的存储器单元中被存储的数据时，如接下来用图11(a)～图11(c)所说明的那样产生错误的读出。
图11(a)～图11(c)是示出了现有的不挥发性半导体存储装置的存储器单元电流Is的变化的图，是横轴为存储器单元电流，纵轴为存储器单元数量的存储器单元电流分布。图11(a)示出了没有潜通路电流的状态下的存储器单元电流分布。图11(a)的1101是数据“0”的存储器单元电流分布，1102是数据“1”的存储器单元电流分布，Ir是一定的参考电流。
图11(b)和图11(c)是示出了有潜通路电流的状态下的存储器单元电流分布的图。图11(b)和图11(c)按顺序示出了潜通路电流逐渐变大的状态，随着潜通路电流的增加存储器单元电流增加。图11(b)和图11(c)的1103和1105是数据“0”的存储器单元电流分布，1104和1106是数据“1”的存储器单元电流分布。
如图11(a)所示，如果存储器单元电流比某个参照电流Ir小就判别为数据“0”，如果存储器单元电流比该参照电流Ir大就判别为数据“1”。在如图11(a)所示的没有潜通路电流的状态和如图11(b)所示的潜通路电流小的状态下，能够正确的判别存储器单元的存储数据。但是，一变成如图11(c)所示的潜通路电流大的状态时，就会将数据“0”判别为数据“1”，产生错误的读出。
本发明的目的是提供一种用来排除潜通路电流的影响，以高的可靠性判别存储在电阻交叉点单元阵列内的存储器单元中的数据的技术。
为了实现上述目的，在本发明中，通过提供两个不同的参照电流(第1参照电流和第2参照电流)，将选择单元与第1参照电流的电流差和选择单元与第2参照电流的电流差进行比较，来实现判别存储在电阻交叉点单元阵列内的存储器单元中的数据。
或者，通过提供具有两个已知不同电阻值的参照单元(例如数据“0”和数据“1”)，将选择单元与数据“0”的参照单元的电流差和选择单元与数据“1”的参照单元的电流差进行比较来实现。
本发明的其它实施方式和优势将通过结合例示本发明原理的附图进行的下面的详细说明变得显而易见。
[发明效果]
根据本发明，能够抑制潜通路电流的影响，以高的可靠性判别存储在电阻交叉点单元阵列内的存储器单元中的数据。
附图说明
图1是示出了第1实施方式的不挥发性半导体存储装置的电路结构的图。
图2(a)、(b)和(c)是示出了第1实施方式的不挥发性半导体存储装置的存储器单元电流变化的图。
图3是示出了第2实施方式的不挥发性半导体存储装置的电路结构的图。
图4是示出了第3实施方式的不挥发性半导体存储装置的电路结构的图。
图5是示出了第4实施方式的不挥发性半导体存储装置的电路结构的图。
图6是示出了第5实施方式的不挥发性半导体存储装置的电路结构的图。
图7是示出了第6实施方式的不挥发性半导体存储装置的电路结构的图。
图8是示出了第7实施方式的不挥发性半导体存储装置的电路结构的图。
图9是示出了第8实施方式的不挥发性半导体存储装置的电路结构的图。
图10是示出了现有的不挥发性半导体存储装置的电路结构实例的图。
图11(a)、(b)和(c)是示出了现有的不挥发性半导体存储装置的存储器单元电流变化的图。
[附图标记说明]
101 交叉点单元阵列
102 存储器单元
103 字线
104 位线
105 选择字线
106 选择位线
107 选择单元
108 第1解码器电路
109 第2解码器电路
110 第1参照电流生成电路
111 第2参照电流生成电路
112 读出电路
201，203，205 数据“0”的存储器单元电流分布
202，204，206 数据“1”的存储器单元电流分布
313 参照电流选择电路
314 电流差信号生成电路
315 I-V转换电路
316 电位保持电路
317 判别电路
413 第1电流差信号生成电路
414 第2电流差信号生成电路
415 第1I-V转换电路
416 第2I-V转换电路
417 判别电路
513，613 第1参照字线
514，614 第2参照字线
515，615，715，915 第1参照位线
516，616，716，916 第2参照位线
517，617，717，917 第1参照单元
518，618，718，918 第2参照单元
619 参照字线连接电路
713，913 选择参照字线
1001 交叉点单元阵列
1002 存储器单元
1003 字线
1004 位线
1008 虚拟单元
1009 虚拟位线
1011 X选择器
1012 第1Y选择器
1013 第2Y选择器
1014 第1电源线
1015 第2电源线
1016 读出电路
1017 减算电路
1018 I-V转换电路
1019 电压保持电路
1020 比较器
1101，1103，1105 数据“0”的存储器单元电流分布
1102，1104，1106 数据“1”的存储器单元电流分布
Ir 参照电流
Ir1 第1参照电流
Ir2 第2参照电流
具体实施方式
下面参照附图说明本发明的实施方式。此外，下述的全部不挥发性半导体存储装置的存储器单元具有电阻交叉点单元阵列。此外，电阻交叉点单元阵列不限于MRAM、ReRAM。
(第1实施方式)
图1是示出了第1实施方式的不挥发性半导体存储装置的电路结构的图。图1的101是交叉点单元阵列，102是存储器单元，103是字线，104是位线，105是选择字线，106是选择位线，107是选择单元，108是第1解码器电路，109是第2解码器电路，110是第1参照电流生成电路，111是第2参照电流生成电路，112是读出电路。
如图1所示，交叉点单元阵列101含有字线103和位线104。存储器单元102设置在字线103和位线104的交点处，插在字线103和位线104之间。
第1解码器电路108与字线103连接，从字线103中选择选择字线105。第2解码器电路109与位线104连接，从位线104中选择选择位线106。选择单元107是与选择字线105和选择位线106连接的存储器单元。读出时，第1解码器电路108将字线103中的选择字线105接地，使未选择的字线成漂浮状态(HiZ状态)。第2解码器电路109将位线104中的选择位线106与读出电路112连接，将未选择的位线从读出电路112切断。
选择单元107的存储数据的判别是由读出电路112进行的。第2解码器电路109、第1参照电流生成电路110和第2参照电流生成电路111与读出电路112连接。读出电路112在判别选择单元107的存储数据时，给选择位线106提供电位Vs。由于给选择位线106施加电位Vs，使得在选择位线106和选择字线105之间被施加了电位Vs，在选择位线106中流过电流Im。
在选择位线106中流过的电流Im是具有如下所述的成分的电流。因为选择单元107的电阻随该选择单元107所存储的数据变化，所以流过选择位线106的电流Im含有随存储在选择单元107中数据变化的数据对应成分。另外，电流Im除了数据对应成分，还含有不是与存储在选择单元107中的数据相对应的电流成分的补偿成分。补偿成分是主要由潜通路电流所引起的电流成分。因为交叉点单元阵列101具有多个潜通路电流流过的路径，所以该补偿成分实际上比数据对应成分大得多。因此，电流Im本身的SN比不大。
第1参照电流生成电路110生成第1参照电流Ir1，第2参照电流生成电路111生成具有比Ir1的值大的第2参照电流Ir2。读出电路112通过比较，流过选择位线106的电流Im与第1参照电流Ir1的差Im-Ir1和流过位线106的电流Im与第2参照电流Ir2的差Im-Ir2，来判别选择单元107的存储数据。
图2(a)～图2(c)是示出了本发明第1实施方式的不挥发性半导体存储装置的存储器单元电流变化的图，横轴为存储器单元电流，纵轴为作为存储器单元数量的存储器单元电流分布。图2(a)是示出了没有潜通路电流的状态下的存储器单元电流分布。图2(a)的201是数据“0”的存储器单元电流分布，202是数据“1”的存储器单元电流分布，Ir1是第1参照电流，Ir2是第2参照电流。
图2(b)和图2(c)是示出了有潜通路电流的状态下的存储器单元电流分布的图。图2(b)和图2(c)顺次示出了潜通路电流逐渐变大的状态，随着潜通路电流的增加存储器单元电流增加。图2(b)和图2(c)的203和205是数据“0”的存储器单元电流分布，204和206是数据“1”的存储器单元电流分布。
如图2(a)所示，本发明第1实施方式的不挥发性半导体存储装置的读出方法，比较第1参照电流Ir1与存储器单元电流的差和第2参照电流Ir2与存储器单元电流的差，如果与第1参照电流Ir1的差小，就判别为数据“0”，如果与第2参照电流Ir2的差小，就判别为数据“1”。除了在如图2(a)所示的没有潜通路电流的状态和如图2(b)所示的潜通路电流小的状态下，在如图2(c)所示的潜通路电流大的状态下也不会发生错误的读出，能够正确的判别存储器单元的存储数据。
(第2实施方式)
图3是示出了本发明第2实施方式的不挥发性半导体存储装置的电路结构的图，示出了图1的读出电路112的详细电路结构。图3的313是参照电流选择电路，314是电流差信号生成电路，315是I-V转换电路，316是电位保持电路，317是判别电路。
如图3所示，电流差信号生成电路314，通过第2解码器电路109与选择位线106连接，并通过参照电流选择电路313与第1参照电流生成电路110和第2参照电流生成电路111连接。I-V转换电路315与电流差信号生成电路314连接。判别电路317与I-V转换电路315连接，并通过电位保持电路316与I-V转换电路315连接。
接下来，参照图3说明读出操作。在第1读出操作期间，参照电流选择电路313将第1参照电流生成电路110连接到电流差信号生成电路314，电流差信号生成电路314，生成与选择位线106中流过的电流Im和第1参照电流Ir1的差Im-Ir1相对应的电流差信号。I-V转换电路315是将电流差信号生成电路314所输出的电流差信号转换为电压并输出的电流-电压放大器。电位保持电路316具有取得并保持I-V转换电路315所输出的电压，并输出保持的电压的功能。
在第2读出操作期间，参照电流选择电路313将第2参照电流生成电路111连接到电流差信号生成电路314，电流差信号生成电路314，生成与选择位线106中流过的电流Im和第2参照电流Ir2的差Im-Ir2相对应的电流差信号。I-V转换电路315是将电流差信号生成电路314所输出的电流差信号转换为电压并输出的电流-电压放大器。判别电流317比较I-V转换电路315输出的电压和电位保持电路316输出的电压，判别选择单元107的存储数据。
通过图3的电路结构和2次的读出操作(第1读出操作和第2读出操作)，读出电路112，对选择位线106中流过的电流Im与第1参照电流Ir1的差Im-Ir1和选择位线106中流过的电流Im与第2参照电流Ir2的差Im-Ir2进行比较，判别选择单元107的存储数据。
(第3实施方式)
图4是示出了本发明第3实施方式的不挥发性半导体存储装置的电路结构的图，示出了图1的读出电路112的详细电路结构。图4的413是第1电流差信号生成电路，414是第2电流差信号生成电路，415是第1I-V转换电路，416是第2I-V转换电路，417是判别电路。
如图4所示，第1电流差信号生成电路413，通过第2解码器电路109与选择位线106连接，并与第1参照电流生成电路110连接。第2电流差信号生成电路414，通过第2解码器电路109与选择位线106连接，并与第2参照电流生成电路111连接。第1I-V转换电路415与第1电流差信号生成电路413连接。第2I-V转换电路416与第2电流差信号生成电路414连接。判别电路417与第1I-V转换电路415和第2I-V转换电路416连接。
接下来，参照图4说明读出操作。第1电流差信号生成电路413，生成与选择位线106中流过的电流Im和第1参照电流Ir1的差Im-Ir1相对应的电流差信号。第1I-V转换电路415是将第1电流差信号生成电路413所输出的电流差信号转换为电压并输出的电流-电压放大器。第2电流差信号生成电路414，生成与选择位线106中流过的电流Im和第2参照电流Ir2的差Im-Ir2相对应的电流差信号。第2I-V转换电路416是将第2电流差信号生成电路414所输出的电流差信号转换为电压并输出的电流-电压放大器。判别电路417，比较第1I-V转换电路415输出的电压和第2I-V转换电路416输出的电压，判别选择单元107的存储数据。
通过图4的电路结构和1次的读出操作，读出电路112，对选择位线106中流过的电流Im与第1参照电流Ir1的差Im-Ir1和选择位线106中流过的电流Im与第2参照电流Ir2的差Im-Ir2进行比较，判别选择单元107的存储数据。另外，与第2实施方式比较，因为2次的读出操作变成了1次，所以能够缩短读出时间。
(第4实施方式)
图5是示出了本发明第4实施方式的不挥发性半导体存储装置的电路结构的图，并详细地示出了图1的第1参照电流生成电路110和第2参照电流生成电路111。图5的513是第1参照字线，514是第2参照字线，515是第1参照位线，516是第2参照位线，517是第1参照单元，518是第2参照单元。
第1参照单元517和第2参照单元518与存储器单元102具有相同的结构。此时希望第1参照单元517事先存储数据“1”或数据“0”，第2参照单元518事先存储与第1参照单元517相反的数据。
如图5所示，第1参照字线513和第2参照字线514接地。第1参照位线515通过第1参照单元517与第1参照字线513连接。第2参照位线516通过第2参照单元518与第2参照字线514连接。读出电路112与第1参照位线515和第2参照位线516连接。
在图5的结构中，第1参照电流Ir1是通过在第1参照字线513和第1参照位线515之间施加电压，在第1参照单元517中流过的电流。第2参照电流Ir2是通过在第2参照字线514和第2参照位线516之间施加电压，在第2参照单元518中流过的电流。
通过采用图5的结构，能够容易地生成第1参照电流Ir1和第2参照电流Ir2。
(第5实施方式)
图6是示出了本发明第5实施方式的不挥发性半导体存储装置的电路结构的图，并详细地示出了图1的第1参照电流生成电路110和第2参照电流生成电路111。图6的613是第1参照字线，614是第2参照字线，615是第1参照位线，616是第2参照位线，617是第1参照单元，618是第2参照单元，619是参照字线连接电路。
第1参照单元617和第2参照单元618与存储器单元102具有相同的结构。此时希望第1参照单元617事先存储数据“1”或数据“0”，第2参照单元618事先存储与第1参照单元617相反的数据。
如图6所示，参照字线连接电路619与字线103、第1参照字线613以及第2参照字线614连接。第1参照位线615通过第1参照单元617与第1参照字线613连接。第2参照位线616通过第2参照单元618与第2参照字线614连接。读出电路112与第1参照位线615和第2参照位线616连接。
在图6的结构中，第1参照电流Ir1是通过在第1参照字线613和第1参照位线615之间施加电压，在第1参照单元617中流过的电流。第2参照电流Ir2是通过在第2参照字线614和第2参照位线616之间施加电压，在第2参照单元618中流过的电流。
在第1读出操作期间，参照字线连接电路619将第1参照字线613与字线103连接。在第2读出操作期间，参照字线连接电路619将第2参照字线614与字线103连接。
通过采用图6的结构，与流过选择位线106的电流Im同样地在第1参照电流Ir1和第2参照电流Ir2上附加主要由潜通路电流引起的补偿成分。因为读出电路112通过将选择位线106中流过的电流Im与第1参照电流Ir1的差Im-Ir1和选择位线106中流过的电流Im与第2参照电流Ir2的差Im-Ir2进行比较，来判别选择单元107的存储数据，所以能够抑制潜通路电流的影响。
(第6实施方式)
图7是示出了本发明第6实施方式的不挥发性半导体存储装置的电路结构的图，并详细地示出了图1的第1参照电流生成电路110和第2参照电流生成电路111。图7的713是选择参照字线，715是第1参照位线，716是第2参照位线，717是第1参照单元，718是第2参照单元。
如图7所示，第1参照位线715通过第1参照单元717与选择参照字线713连接。第2参照位线716通过第2参照单元718与选择参照字线713连接。读出电路112与第1参照位线715和第2参照位线716连接。
第1参照单元717和第2参照单元718具有与存储器单元102相同的结构，选择参照字线713与选择字线105共通，第1参照位线715和第2参照位线716具有与位线104相同的结构。此时希望第1参照单元717事先存储数据“1”或数据“0”，第2参照单元718事先存储与第1参照单元717相反的数据。
在图7的结构中，第1参照电流Ir1是通过在选择字线105和第1参照位线715之间施加电压而流过的电流。第2参照电流Ir2是通过在选择字线105和第2参照位线716之间施加电压而流过的电流。
通过采用图7的结构，使选择字线105和选择参照字线713共通化，能够使通过在选择字线105和选择位线106之间施加电压而流过的电流Im的潜通路电流更接近于第1参照电流Ir1和第2参照电流Ir2的潜通路电流，使判别选择单元107的存储数据变得容易。
(第7实施方式)
图8是示出了本发明第7实施方式的不挥发性半导体存储装置的电路结构的图，与图7的电路结构相同。图8的L1、L2、L3、L4是在选择共通的各个字线的存储器单元的情形下的第1参照单元，R1、R2、R3、R4是在选择共通的各个字线的存储器单元的情形下的第2参照单元。例如，与选择单元107相对应的第1参照单元是与选择单元107共通的字线L3，第2参照单元是与选择单元107共通的字线R3。
此时，共通字线的第1参照单元和第2参照单元事先存储相互不同的数据(例如L1存储数据“0”，R1存储数据“1”)。并且使与第1参照位线715连接的L1、L2、L3、L4中存储的数据“0”或数据“1”基本相同(例如L1和L2存储数据“0”，L3和L4存储数据“1”)。
在图8的结构中，第1参照电流Ir1是通过在选择字线105和第1参照位线715之间施加电压而流过的电流。第2参照电流Ir2是通过在选择字线105和第2参照位线716之间施加电压而流过的电流。
通过采用图8的结构，能够使第1参照电流Ir1的潜通路电流更接近于第2参照电流Ir2的潜通路电流，使判别选择单元107的存储数据变得容易。
(第8实施方式)
图9是示出了本发明第8实施方式的不挥发性半导体存储装置的电路结构的图，并详细地示出了图1的第1参照电流生成电路110和第2参照电流生成电路111。图9的913是选择参照字线，915是第1参照位线，916是第2参照位线，917是第1参照单元，918是第2参照单元。
如图9所示，第1参照位线915通过第1参照单元917与选择参照字线913连接。第2参照位线916通过第2参照单元918与选择参照字线913连接。读出电路112与第1参照位线915和第2参照位线916连接。
第1参照位线915和第2参照位线916位于交叉点单元阵列101内的大致中央部分。此时希望第1参照位线915和第2参照位线916相邻。
第1参照单元917和第2参照单元918具有与存储器单元102相同的结构，选择参照字线913与选择字线105共通，第1参照位线915和第2参照位线916具有与位线104相同的结构。此时希望第1参照单元917事先存储数据“1”或数据“0”，第2参照单元918事先存储与第1参照单元917相反的数据。
在图9的结构中，第1参照电流Ir1是通过在选择字线105和第1参照位线915之间施加电压而流过的电流。第2参照电流Ir2是通过在选择字线105和第2参照位线916之间施加电压而流过的电流。
通过采用图9的结构，第1参照位线915和第2参照位线916位于交叉点单元阵列101内的大致中央部分，与第1参照位线915和第2参照位线916位于交叉点单元阵列101内的端部相比，能够使选择单元107与第1参照单元917(或者第2参照单元918)之间的物理距离变短。由此能够使通过在选择字线105和选择位线106之间施加电压而流过的电流Im的潜通路电流更接近于第1参照电流Ir1和第2参照电流Ir2的潜通路电流，使判别选择单元107的存储数据变得容易。
此外，本发明第4～第8实施方式的不挥发性半导体存储装置的读出可以采用与本发明第1～第3实施方式中记载的读出方法。
本发明不受上述说明的或者图示的特定实施方式的限制。本发明应该根据权利要求的范围来解释。
例如，在图3中，可以在读出电路112中设置生成与选择位线106中流过的电流Im相对应的检测电位的检测电位生成电路，分别用第1参照电位生成电路置换第1参照电流生成电路110，用第2参照电位生成电路置换第2参照电流生成电路111，用参照电位选择电路置换参照电流选择电路313，用电位差信号生成电路置换电流差生成电路314和I-V转换电路315。
另外，在图4中，可以在读出电路112中设置生成与选择位线106中流过的电流Im相对应的检测电位的检测电位生成电路，分别用第1参照电位生成电路置换第1参照电流生成电路110，用第2参照电位生成电路置换第2参照电流生成电路111，用第1电位差信号生成电路置换第1电流差信号生成电路413和第1I-V转换电路415，用第2电位差信号生成电路置换第2电流差信号生成电路414和第2I-V转换电路416。
产业上的利用可能性
本发明实现了提高存储器单元读出时的数据的可靠性，可以用于具有电阻交叉点单元阵列的不挥发性存储器等。

Claims (19)

1.一种不挥发性半导体存储装置，包括：
交叉点单元阵列、
在第1方向上延伸的多条字线、
在与所述第1方向不同的第2方向上延伸的多条位线、
从所述多条字线中选择选择字线的第1解码器电路、
从所述多条位线中选择选择位线的第2解码器电路、
生成第1参照信号的第1参照信号生成电路、
生成与所述第1参照信号不同的第2参照信号的第2参照信号生成电路、和
读出电路，
其特征在于：
所述交叉点单元阵列包括多个单元，
所述多个单元中的每一个插在所述多条字线中的1条字线和所述多条位线中的1条位线之间，
选择单元插在所述选择字线和所述选择位线之间，
所述读出电路基于与通过在所述选择字线和所述选择位线之间施加电压而在所述选择位线中流过的检测电流相对应的检测信号，通过将所述检测信号和所述第1参照信号的差相对应的第1差分信号、与所述检测信号和所述第2参照信号的差相对应的第2差分信号进行比较，判别所述选择单元的存储数据。
2.权利要求1中记载的不挥发性半导体存储装置，其特征在于：
所述第1参照信号生成电路是插在第1参照字线和第1参照位线之间的第1参照单元，
所述第1参照信号是通过在所述第1参照字线和所述第1参照位线之间施加电压而在所述第1参照位线中流过的电流，
所述第2参照信号生成电路是插在第2参照字线和第2参照位线之间的第2参照单元，
所述第2参照信号是通过在所述第2参照字线和所述第2参照位线之间施加电压而在所述第2参照位线中流过的电流。
3.权利要求2中记载的不挥发性半导体存储装置，其特征在于：
所述第1参照单元是具有第1电阻值的单元，所述第2参照单元是具有与所述第1电阻值不同的第2电阻值的单元。
4.权利要求2中记载的不挥发性半导体存储装置，其特征在于：
所述第1参照单元和所述第2参照单元设置在所述交叉点单元阵列的内部。
5.权利要求4中记载的不挥发性半导体存储装置，其特征在于：
所述选择字线、所述第1参照字线和所述第2参照字线是同一条字线。
6.权利要求4中记载的不挥发性半导体存储装置，其特征在于：
所述第1参照位线是所述多条位线中的一条位线，所述第2参照位线是所述多条位线中的另一条位线。
7.权利要求6中记载的不挥发性半导体存储装置，其特征在于：
位于所述第1参照位线上的参照单元的电阻值的总和与位于所述第2参照位线上的参照单元的电阻值的总和大致相同。
8.权利要求4中记载的不挥发性半导体存储装置，其特征在于：
所述第1参照位线和所述第2参照位线是所述多条位线中不同的位线。
9.权利要求4中记载的不挥发性半导体存储装置，其特征在于：
所述第1参照位线和所述第2参照位线是所述多条位线中相邻的位线。
10.权利要求4中记载的不挥发性半导体存储装置，其特征在于：
所述第1参照单元和所述第2参照单元位于所述交叉点单元阵列的大致中央部分，或者位于成为读出对象的单元阵列的大致中央部分。
11.权利要求2中记载的不挥发性半导体存储装置，其特征在于：
所述第1解码器电路在第1读出操作期间给所述选择字线和所述第1参照字线施加电压，在相对于所述第1读出操作期间时间上滞后的第2读出操作期间，给所述选择字线和所述第2参照字线施加电压。
12.权利要求2中记载的不挥发性半导体存储装置，其特征在于：
所述第1解码器电路给所述选择字线、所述第1参照字线和所述第2参照字线施加电压。
13.权利要求2中记载的不挥发性半导体存储装置，其特征在于：
所述第2解码器电路在第1读出操作期间给所述选择位线和所述第1参照位线施加电压，在相对于所述第1读出操作期间时间上滞后的第2读出操作期间，给所述选择位线和所述第2参照位线施加电压。
14.权利要求2中记载的不挥发性半导体存储装置，其特征在于：
所述第2解码器电路给所述选择位线、所述第1参照位线和所述第2参照位线施加电压。
15.权利要求1中记载的不挥发性半导体存储装置，其特征在于：
所述读出电路包括
差分信号生成电路，在第1读出操作期间生成与所述检测信号和所述第1参照信号的差相对应的所述第1差分信号，在相对于所述第1读出操作期间时间上滞后的第2读出操作期间，生成与所述检测信号和所述第2参照信号的差相对应的所述第2差分信号、
参照信号选择电路，在所述第1读出操作期间将所述第1参照信号生成电路连接到所述差分信号生成电路，在所述第2读出操作期间将所述第2参照信号生成电路连接到所述差分信号生成电路、
差分信号保持电路，在所述第1读出操作期间保持所述第1差分信号、
数据判别电路，在所述第2读出操作期间，通过比较由所述差分信号保持电路保持的所述第1差分信号和所述第2差分信号，判别所述选择单元的存储数据。
16.权利要求1中记载的不挥发性半导体存储装置，其特征在于：
所述读出电路包括
第1差分信号生成电路，生成与所述检测信号和所述第1参照信号的差相对应的所述第1差分信号、
第2差分信号生成电路，生成与所述检测信号和所述第2参照信号的差相对应的所述第2差分信号、
数据判别电路，通过比较所述第1差分信号和所述第2差分信号，判别所述选择单元的存储数据。
17.一种不挥发性半导体存储装置，包括：
交叉点单元阵列、
在第1方向上延伸的多条字线、
在与所述第1方向不同的第2方向上延伸的多条位线、
从所述多条字线中选择选择字线的第1解码器电路、
从所述多条位线中选择选择位线的第2解码器电路、
生成第1参照信号的第1参照信号生成电路、
生成与所述第1参照信号不同的第2参照信号的第2参照信号生成电路、和
基于与所述选择位线中流过的检测电流相对应的检测信号，判别选择单元的存储数据的读出电路，
其特征在于：
所述读出电路包括
差分信号生成电路，生成与两个不同信号的差相对应的差分信号、和
参照信号选择电路，在第1读出操作期间，将所述第1参照信号生成电路连接到所述差分信号生成电路，在相对于所述第1读出操作期间时间上滞后的第2读出操作期间，将所述第2参照信号生成电路连接到所述差分信号生成电路，
在所述第1读出操作期间，将通过所述第2解码器电路连接的所述选择位线和所述第1参照信号生成电路连接到所述差分信号生成电路，在所述第2读出操作期间，将通过所述第2解码器电路连接的所述选择位线和所述第2参照信号生成电路连接到所述差分信号生成电路。
18.权利要求17中记载的不挥发性半导体存储装置，其特征在于：
使所述第2解码器电路具有所述参照信号选择电路的功能。
19.一种不挥发性半导体存储装置，包括：
交叉点单元阵列、
在第1方向上延伸的多条字线、
在与所述第1方向不同的第2方向上延伸的多条位线、
从所述多条字线中选择选择字线的第1解码器电路、
从所述多条位线中选择选择位线的第2解码器电路、
生成第1参照信号的第1参照信号生成电路、
生成与所述第1参照信号不同的第2参照信号的第2参照信号生成电路、和
基于与所述选择位线中流过的检测电流相对应的检测信号，判别选择单元的存储数据的读出电路，
其特征在于：
所述读出电路包括
第1差分信号生成电路，生成与所述检测信号和所述第1参照信号的差相对应的第1差分信号、和
第2差分信号生成电路，生成与所述检测信号和所述第2参照信号的差相对应的第2差分信号，
将通过所述第2解码器电路连接的所述选择位线和所述第1参照信号生成电路与所述第1差分信号生成电路相连接，将通过所述第2解码器电路连接的所述选择位线和所述第2参照信号生成电路与所述第2差分信号生成电路相连接。
CNA2008100023296A 2007-02-28 2008-01-08 不挥发性半导体存储装置 Pending CN101256830A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007049491 2007-02-28
JP2007049491A JP2008217844A (ja) 2007-02-28 2007-02-28 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
CN101256830A true CN101256830A (zh) 2008-09-03

Family

ID=39715690

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100023296A Pending CN101256830A (zh) 2007-02-28 2008-01-08 不挥发性半导体存储装置

Country Status (3)

Country Link
US (1) US7561461B2 (zh)
JP (1) JP2008217844A (zh)
CN (1) CN101256830A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959636A (zh) * 2011-06-27 2013-03-06 松下电器产业株式会社 非易失性半导体存储装置及其读出方法
CN104425010A (zh) * 2013-08-22 2015-03-18 爱思开海力士有限公司 半导体存储装置
CN104756193A (zh) * 2013-01-14 2015-07-01 惠普发展公司，有限责任合伙企业 非易失性存储器阵列逻辑
CN104769677A (zh) * 2012-11-20 2015-07-08 松下知识产权经营株式会社 非易失性半导体存储装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009087494A (ja) * 2007-10-02 2009-04-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP4435236B2 (ja) * 2008-01-11 2010-03-17 株式会社東芝 リコンフィギュラブル論理回路
US7852665B2 (en) * 2008-10-31 2010-12-14 Seagate Technology Llc Memory cell with proportional current self-reference sensing
KR20100094167A (ko) * 2009-02-18 2010-08-26 삼성전자주식회사 메모리 장치 및 이를 포함하는 모바일 장치
CN102318008B (zh) * 2009-02-20 2013-10-23 约翰·林奇 具有电流控制器和降低的功率需求的存储器结构
US8514637B2 (en) * 2009-07-13 2013-08-20 Seagate Technology Llc Systems and methods of cell selection in three-dimensional cross-point array memory devices
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
JP5238784B2 (ja) * 2010-09-28 2013-07-17 株式会社東芝 ルックアップテーブル回路およびフィールドプログラマブルゲートアレイ
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8426306B1 (en) 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
US8320160B2 (en) 2011-03-18 2012-11-27 Crossbar, Inc. NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor
FR2973149B1 (fr) 2011-03-24 2021-12-10 Univ Paris Sud 11 Architecture de memoire logique, notamment pour mram ou pcram ou rram.
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
CN103003884B (zh) * 2011-07-21 2015-04-01 松下电器产业株式会社 非易失性半导体存储装置及其读出方法
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9627057B2 (en) * 2013-03-15 2017-04-18 Crossbar, Inc. Programming two-terminal memory cells with reduced program current
KR102169681B1 (ko) 2013-12-16 2020-10-26 삼성전자주식회사 감지 증폭기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 센싱 방법
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9466362B2 (en) * 2014-08-12 2016-10-11 Arizona Board Of Regents On Behalf Of Arizona State University Resistive cross-point architecture for robust data representation with arbitrary precision
US10049733B2 (en) * 2014-10-31 2018-08-14 Hewlett Packard Enterprise Development Lp Reusing sneak current in accessing memory cells
US10032509B2 (en) * 2015-03-30 2018-07-24 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
US9934463B2 (en) * 2015-05-15 2018-04-03 Arizona Board Of Regents On Behalf Of Arizona State University Neuromorphic computational system(s) using resistive synaptic devices
US10340001B2 (en) * 2015-08-27 2019-07-02 King Abdullah University Of Science And Technology Single-readout high-density memristor crossbar
CN105182401B (zh) 2015-09-30 2019-05-21 东软医疗系统股份有限公司 一种核探测器晶体位置识别装置
CN109637568B (zh) * 2018-11-30 2021-08-31 华中科技大学 对称参考单元型的stt-mram读操作方法及读电路
WO2021033266A1 (ja) * 2019-08-20 2021-02-25 国立大学法人大阪大学 信号線の接続方法、プログラム、及び、半導体集積回路
US11011230B1 (en) * 2020-03-26 2021-05-18 Winbond Electronics Corp. Memory device and operation method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259644B1 (en) * 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
JP3821066B2 (ja) * 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
US7499344B2 (en) * 2006-01-05 2009-03-03 Infineon Technologies Ag Integrated circuit memory having a read circuit

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8837200B2 (en) 2011-06-27 2014-09-16 Panasonic Corporation Nonvolatile semiconductor memory device and read method for the same
CN102959636B (zh) * 2011-06-27 2014-12-31 松下电器产业株式会社 非易失性半导体存储装置及其读出方法
CN102959636A (zh) * 2011-06-27 2013-03-06 松下电器产业株式会社 非易失性半导体存储装置及其读出方法
CN104769677A (zh) * 2012-11-20 2015-07-08 松下知识产权经营株式会社 非易失性半导体存储装置
CN104769677B (zh) * 2012-11-20 2017-06-09 松下知识产权经营株式会社 非易失性半导体存储装置
CN104756193B (zh) * 2013-01-14 2018-11-06 慧与发展有限责任合伙企业 非易失性存储器阵列逻辑
CN104756193A (zh) * 2013-01-14 2015-07-01 惠普发展公司，有限责任合伙企业 非易失性存储器阵列逻辑
US9846644B2 (en) 2013-01-14 2017-12-19 Hewlett Packard Enterprise Development Lp Nonvolatile memory array logic
CN104425010B (zh) * 2013-08-22 2018-07-03 爱思开海力士有限公司 半导体存储装置
CN104425010A (zh) * 2013-08-22 2015-03-18 爱思开海力士有限公司 半导体存储装置
US10210927B2 (en) 2013-08-22 2019-02-19 SK Hynix Inc. Semiconductor apparatus comprising a plurality of current sink units
US10249367B2 (en) 2013-08-22 2019-04-02 SK Hynix Inc. Semiconductor apparatus comprising a plurality of current sink units
US10546635B2 (en) 2013-08-22 2020-01-28 SK Hynix Inc. Semiconductor apparatus capable of providing the same current to all memory elements

Also Published As

Publication number Publication date
US7561461B2 (en) 2009-07-14
JP2008217844A (ja) 2008-09-18
US20080205119A1 (en) 2008-08-28

Similar Documents

Publication Publication Date Title
CN101256830A (zh) 不挥发性半导体存储装置
JP4113033B2 (ja) 電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイ
CN1455414B (zh) 带交叉耦合闩锁读出放大器的电阻交叉点存储单元阵列
CN102272847B (zh) 在磁性隧道结元件处读取及写入数据的系统及方法
CN100483543C (zh) 磁性随机处理存储器装置
US8203899B2 (en) Memory cell with proportional current self-reference sensing
US9299921B2 (en) Magnetoresistive random access memory (MRAM) differential bit cell and method of use
US20100091549A1 (en) Non-Volatile Memory Cell with Complementary Resistive Memory Elements
CN1319846A (zh) 包括差分检测放大器的mram设备
CN107481756A (zh) 电阻式存储器的读写控制装置
CN101727979A (zh) 半导体存储装置
CN100505087C (zh) 磁性随机处理存储器装置
CN101271918A (zh) 相变存储器装置
US9058884B2 (en) Driving method of semiconductor storage device and semiconductor storage device
KR101517673B1 (ko) 저항 기반의 랜덤 액세스 메모리
US20050195644A1 (en) Magnetoresistive random access memory and driving method thereof
US6504751B2 (en) Integrated memory having memory cells with a magnetoresistive storage property and method of operating such a memory
KR101136038B1 (ko) 데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및시스템
TWI623939B (zh) 記憶體裝置與其控制方法
KR100445293B1 (ko) 자기 저항성 메모리 효과를 갖는 메모리 셀을 포함하는집적 메모리
KR102341230B1 (ko) 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
KR101076371B1 (ko) 데이터 저장 장치 및 판독 동작 수행 방법
JPWO2019087769A1 (ja) 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
KR102374096B1 (ko) 이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치
US11328770B2 (en) Semiconductor storage device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080903