JP6148450B2 - 積層構造、スピントランジスタおよびリコンフィギャラブル論理回路 - Google Patents
積層構造、スピントランジスタおよびリコンフィギャラブル論理回路 Download PDFInfo
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Description
本発明の実施形態は、積層構造、スピントランジスタおよびリコンフィギャラブル論理回路に関する。
近年、強磁性体電極として、強磁性層、または強磁性層およびトンネル障壁層の積層構造（強磁性層／トンネル障壁層）をソース領域およびドレイン領域（以下、ソース／ドレイン領域ともいう）上に設けた電界効果トランジスタ（ＭＯＳＦＥＴ）などの新しい機能を有するデバイスの研究開発が盛んに行なわれている。その一つとして、ソース／ドレイン領域が磁性体を含むスピンＭＯＳＦＥＴがある。このスピンＭＯＳＦＥＴの特徴は、ソース／ドレイン領域の磁性体のスピンモーメントの方向を反転するだけで、その出力特性を制御できる点にあり、これを用いると、リコンフィギャラブルな機能を有し増幅機能を有するスピンＭＯＳＦＥＴ構造、リコンフィギャラブル論理回路を構成することが可能である。
スピンを反転する書き込み方法として、スピン注入法による書き込み方法が提案されている。スピン偏極した電流を磁性体にスピン注入することによって磁性体内のスピンが反転することが観測されている。また、スピン注入書き込みをスピンＭＯＳＦＥＴに利用するため、ソース／ドレインの少なくともどちらか一方にＭＴＪ（Magnetic Tunnel Junction）を付与した構造が提案されている。
また、トンネル障壁層を配向させる方法としては、半導体層とトンネル障壁層との間にアモルファス下地層を設けることが提案されている。しかし、アモルファス下地層を用いると、低抵抗な界面抵抗の効果が損なわれる。
Thin Solid Films 519, 8266 (2011).
本実施形態は、低い接合抵抗を有する、半導体、トンネル障壁層、および磁性体層を含む積層構造、およびこの積層構造を備えたスピントランジスタ、ならびにリコンフィギャラブル論理回路を提供する。
本実施形態によるスピントランジスタは、半導体層と、前記半導体層上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された一つの元素を含む厚さが１原子層以上５原子層以下の第１の層と、前記第１の層上に設けられたトンネル障壁層と、前記トンネル障壁層上に設けられた磁性層と、を備えていることを特徴とする。
以下に、実施形態について図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を差す場合であっても、互いの寸法や比率が異なって示されている部分もある。
（第１実施形態）
第１実施形態によるスピントランジスタを図１に示す。第１実施形態のスピントランジスタ１は、半導体層１０に離間して設けられたソース／ドレイン領域１２ａ、１２ｂと、ソース領域とドレイン領域との間のチャネル領域となる半導体層１０の領域１３上に設けられたゲート絶縁膜１４と、ゲート絶縁膜１４上に設けられたゲート電極１６と、ゲート電極１６の側部に設けられた絶縁体からなるゲート側壁１８と、を備えている。また、ソース／ドレイン領域１２ａ、１２ｂのうちの一方の領域１２ａ上に磁性体を含む積層構造２０が設けられ、他方の領域１２ｂ上に磁性体を含む積層構造３０が設けられている。
第１実施形態によるスピントランジスタを図１に示す。第１実施形態のスピントランジスタ１は、半導体層１０に離間して設けられたソース／ドレイン領域１２ａ、１２ｂと、ソース領域とドレイン領域との間のチャネル領域となる半導体層１０の領域１３上に設けられたゲート絶縁膜１４と、ゲート絶縁膜１４上に設けられたゲート電極１６と、ゲート電極１６の側部に設けられた絶縁体からなるゲート側壁１８と、を備えている。また、ソース／ドレイン領域１２ａ、１２ｂのうちの一方の領域１２ａ上に磁性体を含む積層構造２０が設けられ、他方の領域１２ｂ上に磁性体を含む積層構造３０が設けられている。
半導体層１０は、半導体基板、ＳＯＩ（Silicon on Insulator）層、ＧＯＩ（Germanium on Insulator）層、またはウェル領域であってもよい。また、半導体層１０としては、ＩＩＩ―Ｖ族化合物半導体であってもよい。
以下の説明では、領域１２ａをソース領域とし、領域１２ｂをドレイン領域として説明するが、領域１２ａがドレイン領域、領域１２ｂがソース領域であってもよい。また、半導体層１０はｐ型半導体層、ソース領域１２ａおよびドレイン領域１２ｂはｎ型不純物を含むｎ型不純物領域として説明するが、半導体層１０がｎ型半導体層、ソース領域１２ａおよびドレイン領域１２ｂがｐ型不純物を含むｐ型不純物領域であってもよい。前者の場合は、半導体層１０にｎ−ｐ−ｎ接合が形成されてスピントランジスタはｎチャネルスピンＭＯＳＦＥＴとなり、後者の場合は、半導体層１０にｐ−ｎ−ｐ接合が形成されてｐチャネルスピンＭＯＳＦＥＴとなる。
また、ソース／ドレイン領域の表面には高濃度に不純物が導入されていることが、より好ましい。例えば、ｎ型不純物領域１２ａ、１２ｂには、ｎ＋層が表面に形成されていることが、より好ましい。これらのｎ＋層は、通常のＭＯＳトランジスタ形成と同様にイオン注入法により不純物のドープ後、ＲＴＡ（Rapid Thermal Annealing）を用いてアニールすることにより形成可能である。この場合、基板表面から数ｎｍ膜厚方向の深い箇所にδ−ドーピングしてｎ＋層を成膜で形成しても同様の効果が得られる。
具体的には、Ｓｉ、Ｇｅ半導体層を用いたｎチャネルＭＯＳＦＥＴ、またはｐチャネルＭＯＳＦＥＴにおいては、ｐ型不純物としてはＢ（ボロン）、ｎ型不純物としてはＰ（リン）、またはＡｓ（砒素）を用いることが好ましい。
半導体層１０がＩｎＧａＡｓの場合、通常ｎチャネルＭＯＳＦＥＴの移動度がｐチャネルＭＯＳＦＥＴの移動度よりも大きいため、ｎチャネルＭＯＳＦＥＴを用いることが好ましい。このｎチャネルＭＯＳＦＥＴの場合、ＳｉまたはＧｅをドープするのが一般的である。ｎ＋層，ｐ＋層にはイオン注入する元素の加速度を２０ＫｅＶ以下の低加速度にし、高濃度にイオン注入を行なうことが好ましい。不純物がＳｉの場合は、不純物の元素はｎ型不純物層１２ａ、１２ｂとｎ＋層とは同じで問題ない。しかし、不純物がＧｅの場合は、ｎ型不純物層の不純物としてＰまたはＡｓを用い、ｎ＋層の不純物をＳ（硫黄）にすると抵抗が若干低下し、高速デバイスとなるため、より好ましい。Ｇｅイオンの注入後には、Ｎ２中でＲＴＡを行う。半導体層１０がＳｉの場合は１０００℃〜１１００℃で、半導体層１０がＧｅの場合は、４００℃〜５００℃で行い、半導体層がＧａＡｓの場合は、Ａｓ中で、３００℃〜６００℃の温度でＲＴＡを行うか、または成膜時にＳｉをドープして成長を行う方法を用いた。いずれにおいても良好なＭＯＳＦＥＴが実現できるとともに、スピン依存伝導も観測されるようになる。
積層構造２０は、ソース領域１２ａ上に設けられたＺｒを含む層２１と、Ｚｒを含む層２１上に設けられたトンネル障壁層２２と、トンネル障壁層２２上に設けられた磁性層２４とを備えている。積層構造３０は、ソース領域１２ｂ上に設けられたＺｒを含む層３１と、Ｚｒを含む層３１上に設けられたトンネル障壁層３２と、トンネル障壁層３２上に設けられた磁性層３４とを備えている。なお、Ｚｒを含む層２１およびＺｒを含む層３１は、それぞれＴｉを含む層に置き換えてもよい。また、Ｚｒを含む層２１、３１は、後述するように５原子層のＺｒ層であることが好ましく、Ｔｉを含む層は５原子層のＴｉ層であることが好ましい。また、半導体層１０がＳｉ層である場合には、Ｚｒを含む層２１、３１はＳｉ−Ｚｒの混合層であってもよく、Ｔｉを含む層はＳｉ−Ｔｉの混合層であってもよい。なお、ＺｒまたはＴｉの代わりにＨｆを用いてもよい。これらの積層構造２０、３０が低い接合抵抗を有することは、後述する実施例で詳細に説明する。
この第１実施形態において、ソース領域１２ａ上の積層構造２０の膜面の面積とドレイン領域１２ｂの積層構造３０の膜面の面積が異なるようにすることが好ましい。ここで、膜面とは、積層構造を積層方向に垂直な平面で切断したときの断面を意味し、膜面の面積とは、上記断面の面積を意味する。この場合、面積が小さい方の積層構造がスピン注入磁化反転に寄与することになる。その面積の比は、１．１倍以上あることが好ましく、より好ましくは１．２倍以上であることが好ましい。図１では、ソース領域１２ａ上に設けた積層構造２０の膜面の面積を大きくしたが、ドレイン領域１２ｂ上に設けた積層構造３０の膜面の面積を大きくしてもかまわない。
（書き込み方法）
このように構成された第１実施形態のスピントランジスタの書き込み方法について説明する。なお、積層構造２０の磁性層２４および積層構造３０の磁性層３４は、図１に示すように、磁化の方向がともに膜面に垂直であるとして説明するが、ともに膜面に平行であってもよい。
このように構成された第１実施形態のスピントランジスタの書き込み方法について説明する。なお、積層構造２０の磁性層２４および積層構造３０の磁性層３４は、図１に示すように、磁化の方向がともに膜面に垂直であるとして説明するが、ともに膜面に平行であってもよい。
積層構造の磁性層２４の磁化の方向が図１に示すように上向きとし、積層構造３０の磁性層３４の磁化の方向が下向きである場合に、磁性層３４の磁化の方向を上向きにする書き込みについて説明する。この場合の書き込みは、まず、ゲート電極１６に電圧を印加し、スピントランジスタ１をＯＮ状態にする。この状態で、積層構造２０の磁性層２４から、トンネル障壁層２２、Ｚｒを含む層２１、ソース領域１２ａ、チャネル領域１３、ドレイン領域１２ｂ、Ｚｒを含む層３１、トンネル障壁層３２、磁性層３４に向かって書き込みための電子を流す。すると、磁性層２４を通過した電子はスピン偏極され、このスピン偏極された電子は、トンネル障壁層２２、Ｚｒを含む層２１、ソース領域１２ａ、チャネル領域１３、ドレイン領域１２ｂ、Ｚｒを含む層３１、およびトンネル障壁層３２を通って磁性層３４に流れる。磁性層３４に流れ込んだスピン偏極された電子は、磁性層３４の磁化にスピントルクを作用し、磁性層３４の磁化の方向を磁性層２４の磁化と同じ方向にする。
次に、積層構造３０の磁性層３４の磁化の方向が上向きである場合に、磁性層３４の磁化の方向を下向きにする書き込みについて説明する。この場合の書き込みは、まず、ゲート電極１６に電圧を印加し、スピントランジスタ１をＯＮ状態にする。この状態で、電子を積層構造３４からドレイン領域１２ｂ、チャネル領域１３、ソース領域１２ａ、積層構造２０に流す。すると、磁性層３４を通過した電子はスピン偏極され、このスピン偏極された電子は、トンネル障壁層３２、Ｚｒを含む層３１、ドレイン領域１２ｂ、チャネル領域１３、ソース領域１２ａ、Ｚｒを含む層２１、およびトンネル障壁層２２を通って磁性層２４に流れる。スピン偏極された電子のうち、磁性層２４の磁化と同じ方向のスピンを有する電子は、磁性層２４を通過する。しかし、スピン偏極された電子のうち、磁性層２４の磁化と反対方向のスピンを有する電子は、トンネル障壁層２２と磁性層２４との界面で反射される。この反射された電子は、トンネル障壁層２２、Ｚｒを含む層２１、ソース領域１２ａ、チャネル領域１３、ドレイン領域１２ｂ、Ｚｒを含む層３１、トンネル障壁層３２を通って磁性層３４に流れる。磁性層３４に流れ込んだスピン偏極された電子は、磁性層３４の磁化にスピントルクを作用し、磁性層３４の磁化の方向を磁性層２４の磁化と反対方向にする。
次に、読み出し方法について説明する。まず、ゲート電極１６に電圧を印加し、スピントランジスタ１をＯＮ状態にする。この状態で、積層構造２０と積層構造３０との間にチャネル領域１３を介して電流を流し、この電流の大きさまたは磁性層２４と磁性層３４との間の電圧の大きさに基づいて、スピントランジスタが低抵抗状態であるかまたは高抵抗状態であるかを判定することにより行う。
（第１変形例）
第１実施形態の第１変形例によるスピントランジスタを図２に示す。この第１変形例のスピントランジスタ１Ａは、第１実施形態のスピントランジスタ１において、ソース／ドレイン領域１２ａ、１２ｂ上にそれぞれ設けられた積層構造２０、３０を積層構造２０Ａ、３０Ａに置き換えた構成を有している。
第１実施形態の第１変形例によるスピントランジスタを図２に示す。この第１変形例のスピントランジスタ１Ａは、第１実施形態のスピントランジスタ１において、ソース／ドレイン領域１２ａ、１２ｂ上にそれぞれ設けられた積層構造２０、３０を積層構造２０Ａ、３０Ａに置き換えた構成を有している。
積層構造２０Ａは、積層構造２０において、磁性層２４上に設けられた非磁性層２６と、非磁性層２６上に設けられた磁性層２８とを新たに設けた構成となっている。そして、磁性層２４および磁性層２８は、非磁性層２６を介して磁気結合している。この磁気結合は、反強磁性結合であってもよく、強磁性結合であってもよい。漏れ磁場の観点から、反強磁性結合のほうが好ましい。
積層構造３０Ａは、積層構造３０において、磁性層３４上に設けられた非磁性層３６と、非磁性層３６上に設けられた磁性層３８とを新たに設けた構成となっている。そして、磁性層３４および磁性層３８は、非磁性層３６を介して磁気結合している。この磁気結合は、反強磁性結合であってもよく、強磁性結合であってもよい。漏れ磁場の観点から、反強磁性結合のほうが好ましい。なお、磁性層３４および磁性層３８は、非磁性層３６を介して磁気結合していなくともよい。この場合、磁性層３４の磁化方向を反転する際に磁性層３４の磁化に２倍のスピントルクが作用し、効率良く磁化反転を行うことができる。
この第１変形例において、磁性層２４、磁性層２８、磁性層３４、磁性層３８は、磁化方向がともに膜面に垂直であってもよいし、ともに膜面に平行であってもよい。
この第１変形例において、第１実施形態と同様に、ソース領域１２ａ上の積層構造２０Ａの膜面の面積とドレイン領域１２ｂの積層構造３０Ａの膜面の面積はどちらを大きくしてもかまわない。その面積の比は、１．１倍以上あることが好ましく、より好ましくは１．２倍以上であることが好ましい。図２では、ソース領域１２ａ上に設けた積層構造２０Ａの膜面の面積を大きくしたが、ドレイン領域１２ｂ上に設けた積層構造３０Ａの膜面の面積を大きくしてもかまわない。
（第２変形例）
第１実施形態の第２変形例によるスピントランジスタを図３に示す。この第２変形例のスピントランジスタ１Ａ１は、図２に示す第２変形例のスピントランジスタ１Ａにおいて、磁性層２４、３４の磁化方向が膜面に垂直、かつ磁性層２８、３８の磁化方向が膜面に平行となるように構成したものである。すなわち、積層構造２０、３０のそれぞれにおいて、含まれる２つの磁性層の磁化方向が略直交している。
第１実施形態の第２変形例によるスピントランジスタを図３に示す。この第２変形例のスピントランジスタ１Ａ１は、図２に示す第２変形例のスピントランジスタ１Ａにおいて、磁性層２４、３４の磁化方向が膜面に垂直、かつ磁性層２８、３８の磁化方向が膜面に平行となるように構成したものである。すなわち、積層構造２０、３０のそれぞれにおいて、含まれる２つの磁性層の磁化方向が略直交している。
このような構成を用いることより、後述の実施例４で説明するように、スピン注入効率が著しく向上し、磁化反転時間τが従来の場合よりもより高速、すなわち１０ｎｓｅｃ未満、好ましくは１ｎｓｅｃ未満の高速な磁化反転が可能となる。これにより、第１変形例に比べて、書き込みをより高速に行うことができる。
（第３変形例）
第１実施形態の第３変形例によるスピントランジスタを図４に示す。この第３変形例のスピントランジスタ１Ａ２は、図２に示す第２変形例のスピントランジスタ１Ａにおいて、磁性層２４、３４の磁化方向が膜面に平行、かつ磁性層２８、３８の磁化方向が膜面に垂直となるように構成したものである。すなわち、積層構造２０、３０のそれぞれにおいて、含まれる２つの磁性層の磁化方向が略直交している。
第１実施形態の第３変形例によるスピントランジスタを図４に示す。この第３変形例のスピントランジスタ１Ａ２は、図２に示す第２変形例のスピントランジスタ１Ａにおいて、磁性層２４、３４の磁化方向が膜面に平行、かつ磁性層２８、３８の磁化方向が膜面に垂直となるように構成したものである。すなわち、積層構造２０、３０のそれぞれにおいて、含まれる２つの磁性層の磁化方向が略直交している。
このような構成を用いることより、第２変形例と同様に、スピン注入効率が著しく向上し、磁化反転時間τが従来の場合よりもより高速、すなわち１０ｎｓｅｃ未満、好ましくは１ｎｓｅｃ未満の高速な磁化反転が可能となる。これにより、第１変形例に比べて、書き込みをより高速に行うことができる。
（第４変形例）
第１実施形態の第４変形例によるスピントランジスタを図５に示す。この第４変形例のスピントランジスタ１Ｂは、第１実施形態のスピントランジスタ１において、ドレイン領域１２ｂ上に設けられた積層構造３０を積層構造３０Ａに置き換えた構成を有している。この積層構造３０Ａは第１変形例で説明したものと同じ構成を有している。
第１実施形態の第４変形例によるスピントランジスタを図５に示す。この第４変形例のスピントランジスタ１Ｂは、第１実施形態のスピントランジスタ１において、ドレイン領域１２ｂ上に設けられた積層構造３０を積層構造３０Ａに置き換えた構成を有している。この積層構造３０Ａは第１変形例で説明したものと同じ構成を有している。
この第４変形例において、第１実施形態と同様に、ソース領域１２ａ上の積層構造２０の膜面の面積とドレイン領域１２ｂの積層構造３０Ａの膜面の面積は、どちらを大きくしても構わない。その面積の比は、１．１倍以上であることが好ましく、より好ましくは１．２倍以上であることが好ましい。図３では、ソース領域１２ａ上に設けた積層構造２０の膜面の面積を大きくしたが、ドレイン領域１２ｂ上に設けた積層構造３０Ａの膜面の面積を大きくしてもかまわない。
（第５変形例）
第１実施形態の第５変形例によるスピントランジスタを図６に示す。この第５変形例のスピントランジスタ１Ｂ１は、図５に示す第４変形例のスピントランジスタ１Ｂにおいて、磁性層２４、３４の磁化方向が膜面に垂直、かつ磁性層３８の磁化方向が膜面に平行となるように構成したものである。すなわち、積層構造において、含まれる２つの磁性層３４、３８の磁化方向が略直交している。
第１実施形態の第５変形例によるスピントランジスタを図６に示す。この第５変形例のスピントランジスタ１Ｂ１は、図５に示す第４変形例のスピントランジスタ１Ｂにおいて、磁性層２４、３４の磁化方向が膜面に垂直、かつ磁性層３８の磁化方向が膜面に平行となるように構成したものである。すなわち、積層構造において、含まれる２つの磁性層３４、３８の磁化方向が略直交している。
このような構成を用いることより、スピン注入効率が著しく向上し、磁化反転時間τが従来の場合よりもより高速、すなわち１０ｎｓｅｃ未満、好ましくは１ｎｓｅｃ未満の高速な磁化反転が可能となる。これにより、第４変形例に比べて、書き込みをより高速に行うことができる。
（第６変形例）
第１実施形態の第６変形例によるスピントランジスタを図７に示す。この第６変形例のスピントランジスタ１Ｂ２は、図５に示す第４変形例のスピントランジスタ１Ｂにおいて、磁性層２４、３４の磁化方向が膜面に平行、かつ磁性層３８の磁化方向が膜面に垂直となるように構成したものである。すなわち、積層構造３０において、含まれる２つの磁性層３４、３８の磁化方向が略直交している。
第１実施形態の第６変形例によるスピントランジスタを図７に示す。この第６変形例のスピントランジスタ１Ｂ２は、図５に示す第４変形例のスピントランジスタ１Ｂにおいて、磁性層２４、３４の磁化方向が膜面に平行、かつ磁性層３８の磁化方向が膜面に垂直となるように構成したものである。すなわち、積層構造３０において、含まれる２つの磁性層３４、３８の磁化方向が略直交している。
このような構成を用いることより、スピン注入効率が著しく向上し、磁化反転時間τが従来の場合よりもより高速、すなわち１０ｎｓｅｃ未満、好ましくは１ｎｓｅｃ未満の高速な磁化反転が可能となる。これにより、第４変形例に比べて、書き込みをより高速に行うことができる。
（実施例）
次に、第１実施形態によるスピントランジスタの実施例について説明する。
次に、第１実施形態によるスピントランジスタの実施例について説明する。
（実施例１）
実施例１として、Ｓｉ半導体層を用いて、図１に示す第１実施形態のスピントランジスタを以下のように、作製した。
実施例１として、Ｓｉ半導体層を用いて、図１に示す第１実施形態のスピントランジスタを以下のように、作製した。
まず、Ｓｉ半導体層１０に素子分離絶縁膜をＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて作成し、素子領域を形成する。続いて、上記素子領域上にゲート絶縁膜１４およびゲート電極１６がこの順序で積層されたゲートを形成する。このゲートをマスクとしてｎ型の不純物を半導体層１０にイオン注入する。その後、ゲートの側部にゲート側壁１８を形成する。続いて、ゲートおよびゲート側壁１８をマスクとして、高濃度のｎ型の不純物を半導体層１０にイオン注入し、ＲＴＡ処理を行う。これにより、ソース／ドレイン領域１２ａ、１２ｂの表面にｎ＋層を形成する。すなわち、ソース／ドレイン領域１２ａ、１２ｂはｎ＋−Ｓｉ層となっている。ここまでの処理は、通常のＭＯＳＦＥＴの製造プロセスと同様に行う。
次に、ソース／ドレイン領域１２ａ、１２ｂ上にそれぞれ、２原子層のＺｒ層２１、３１を形成する。Ｚｒ層２１、３１上にそれぞれ、トンネル障壁層２２、３２として厚さが０．８ｎｍのＭｇＯ層を形成する。ＭｇＯ層２２、３２上にそれぞれ、磁性層２４、３４としてＣｏＦｅ層を形成する。ＣｏＦｅ層２４、３４上にそれぞれ、キャップ層としてＴａ層を形成する。これにより、ソース／ドレイン領域１２ａ、１２ｂ上にそれぞれ、積層構造２０、３０が形成される。すなわち、積層構造２０、３０はそれぞれ、２原子層のＺｒ層／ＭｇＯ層／ＣｏＦｅ層／Ｔａ層がこの順序で積層されている。そして、積層構造２０、３０の、半導体層１０に平行な断面のサイズは断面０．１μｍ×０．１５μｍとする。
このように作製したスピントランジスタを試料１とし、この試料１において、２原子層のＺｒ層２１、３１を２原子層のＴｉ層２１、３１に置き換えたスピントランジスタを試料２とする。
（比較例１）
実施例１の比較例１として、積層構造２０、３０それぞれからＺｒ層２１、３１を除去した積層構造、すなわち、ソース／ドレイン領域上にそれぞれ、ＭｇＯ層／ＣｏＦｅ層／Ｔａ層がこの順序で積層された積層構造を有するスピントランジスタを形成する。
実施例１の比較例１として、積層構造２０、３０それぞれからＺｒ層２１、３１を除去した積層構造、すなわち、ソース／ドレイン領域上にそれぞれ、ＭｇＯ層／ＣｏＦｅ層／Ｔａ層がこの順序で積層された積層構造を有するスピントランジスタを形成する。
（実施例１および比較例１の接合抵抗）
なお、実施例１の試料１および比較例１のスピントランジスタにおいて、図１の奥行き方向のソース領域上に別途も設けられたオーミック電極から接合抵抗を評価した。
なお、実施例１の試料１および比較例１のスピントランジスタにおいて、図１の奥行き方向のソース領域上に別途も設けられたオーミック電極から接合抵抗を評価した。
実施例１の試料１における積層構造２０、３０のＲＨＥＥＤ(Reflection High Energy Electron Diffraction)写真を図８に示す。図８は、Ｓｉ（１００）上に厚さが０．４ｎｍ（２原子層）のＺｒ層を形成し、このＺｒ層上に厚さが０．８ｎｍのＭｇＯ層を２００℃で形成した場合の回折像を示している。この図８からわかるように、実施例１の試料１における積層構造は、エピタキシャル成長をしていることが明らかである。また、実施例１の試料２も同様に、Ｔｉ層上に形成された厚さが０，８ｎｍのＭｇＯ層もエピタキシャル成長をしていた。
比較例１のようにＺｒ層を設けない場合は、図９の実線で囲んだ領域に示すように、ｎ＋−Ｓｉ層とＭｇＯ層との間でエピタキシャル成長している領域と格子が途切れている領域が混在していることがわかる。なお、図９は、ｎ＋−Ｓｉ層とＭｇＯ層との界面近傍のＴＥＭ（Transmission Electron Microscope)像の逆フーリエ変換像を示す。
また、実施例１の試料１および試料２における積層構造２０、３０のＪ−Ｖ曲線を図１０に示す。図１０の横軸は積層構造２０、３０に印加される電圧Ｖを示し、縦軸は積層構造２０、３０に流れる電流密度Ｊを示す。図１０に示すＪ−Ｖ曲線ｇ１、ｇ２はそれぞれ、周囲温度が３００Ｋにおける試料１および試料２の特性を示している。この図１０からわかるように、３００ｍＶ電圧での実施例１の接合抵抗（Resistance area product（以下、ＲＡともいう））はＲＡ＝１０Ωμｍ２（＝０．３Ｖ／（３×１０―２Ａ／μｍ２））である。
これに対して、比較例１の接合抵抗ＲＡは、本願発明者の知見によれば、ＲＡ＝３６Ωμｍ２である。
すなわち、実施例１の試料１および試料２の積層構造は、接合抵抗ＲＡが、比較例１に比べて著しく低下し、Ｆ＝２０ｎｍまでに微細化に対応することができる。この微細化サイズ（Ｆ＝２０ｎｍ）までは高速な読出しが可能なことがわかる。
実施例１の試料１の積層構造は、ｎ＋−Ｓｉ層とＭｇＯ層との界面において、Ｚｒ層２１、３１が、Ｓｉ−Ｚｒ混合層となっていてもよい。実施例１の試料２の積層構造は、ｎ＋−Ｓｉ層とＭｇＯ層との界面において、Ｔｉ層２１、３１が、Ｓｉ−Ｔｉ混合層となっていてもよい。
また、比較例１において、Ｍｇ層をｎ＋−Ｓｉ層１０とトンネル障壁層２２との間に挿入してもエピタキシャル成長することは確認することができた。しかし、接合抵抗ＲＡは、比較例１に比べて、大きくなってしまう。例えば、比較例１の接合抵抗がＲＡ＝３６Ωμｍ２であるのに対して、Ｍｇ層を挿入した場合の接合抵抗は、ＲＡ＝３１０Ωμｍ２となり、接合抵抗は約９倍となる。
以上説明したように、Ｚｒ層またはＴｉ層を半導体層とトンネル障壁層との間に挿入することにより、接合抵抗を低減することができ、且つエピタキシャル成長が行われる。
また、実施例１において、半導体層１０としてＳｉ層を用いたが、ＳｉＧｅ層、Ｇｅ層、 ＩｎＧａＡｓ層を用いた場合もＳｉ層と同様の効果を見出すことができる。
また、トンネル障壁層としてＭｇＯの代わりＭｇＡｌ２Ｏ３（スピネル）を用いた場合も同様の効果を得ることができる。
（比較例２）
次に、比較例２として、実施例１において、Ｚｒ層の厚さを２原子層から６原子層に変えたスピントランジスタを作製する。すなわち、比較例２における積層構造は、ソース／ドレイン領域上に６原子層のＺｒ層／ＭｇＯ層／ＣｏＦｅ層／Ｔａ層がこの順序で積層されている。
次に、比較例２として、実施例１において、Ｚｒ層の厚さを２原子層から６原子層に変えたスピントランジスタを作製する。すなわち、比較例２における積層構造は、ソース／ドレイン領域上に６原子層のＺｒ層／ＭｇＯ層／ＣｏＦｅ層／Ｔａ層がこの順序で積層されている。
比較例２における積層構造のＲＨＥＥＤ写真を図１１に示す。図１１は、Ｓｉ（１００）上に厚さが１．９ｎｍ（６原子層）のＺｒ層を形成し、このＺｒ層上に厚さが０．８ｎｍのＭｇＯ層を２００℃で形成した場合の回折像を示している。図１１からわかるように、積層構造は、アモルファス層を形成しており、エピタキシャル成長はしていない。
（実施例１の試料１と比較例２の接合抵抗）
実施例１の試料１と比較例２の接合抵抗を測定した。実施例１および比較例２における積層構造のＪ−Ｖ曲線（特性）を３００Ｋで測定した結果を図１２に示す。図１２の横軸は積層構造に印加される電圧Ｖを示し、縦軸は積層構造に流れる電流密度Ｊを示す。図１２に示す特性ｇ１が実施例１の試料１の場合を示し、特性ｇ２が比較例２の場合を示す。図１２からわかるように、３００ｍＶ電圧を印加した場合における実施例１の試料１の接合抵抗ＲＡは、１０Ωμｍ２であったのに対して、図１２の矢印１００に示すように、比較例２の接合抵抗ＲＡは、３０μｍ２〜６０Ωμｍ２と著しく増大してしまう。したがって、Ｚｒ層を厚く成膜してしまうと、かえって接合抵抗が増大することがわかる。
実施例１の試料１と比較例２の接合抵抗を測定した。実施例１および比較例２における積層構造のＪ−Ｖ曲線（特性）を３００Ｋで測定した結果を図１２に示す。図１２の横軸は積層構造に印加される電圧Ｖを示し、縦軸は積層構造に流れる電流密度Ｊを示す。図１２に示す特性ｇ１が実施例１の試料１の場合を示し、特性ｇ２が比較例２の場合を示す。図１２からわかるように、３００ｍＶ電圧を印加した場合における実施例１の試料１の接合抵抗ＲＡは、１０Ωμｍ２であったのに対して、図１２の矢印１００に示すように、比較例２の接合抵抗ＲＡは、３０μｍ２〜６０Ωμｍ２と著しく増大してしまう。したがって、Ｚｒ層を厚く成膜してしまうと、かえって接合抵抗が増大することがわかる。
（実施例２）
次に、実施例１の試料１において、Ｚｒ層２１、３１の厚さを１原子層から８原子層まで、１原子層刻みで変化させた８種類の試料を作製した。これらの試料の接合抵抗ＲＡを測定し、接合抵抗ＲＡのＺｒ層の厚さ依存性を図１３のグラフｈ１に示す。また、実施例１の試料２において、Ｔｉ層２１、３１の厚さを１原子層から８原子層まで、１原子層刻みで変化させた８種類の試料を作製した。これらの試料の接合抵抗ＲＡを測定し、接合抵抗ＲＡのＺｒ層の厚さ依存性を図１３のグラフｈ２に示す。
次に、実施例１の試料１において、Ｚｒ層２１、３１の厚さを１原子層から８原子層まで、１原子層刻みで変化させた８種類の試料を作製した。これらの試料の接合抵抗ＲＡを測定し、接合抵抗ＲＡのＺｒ層の厚さ依存性を図１３のグラフｈ１に示す。また、実施例１の試料２において、Ｔｉ層２１、３１の厚さを１原子層から８原子層まで、１原子層刻みで変化させた８種類の試料を作製した。これらの試料の接合抵抗ＲＡを測定し、接合抵抗ＲＡのＺｒ層の厚さ依存性を図１３のグラフｈ２に示す。
図１３に示すように、３００ｍＶの電圧を印加した場合の８種類の試料の接合抵抗は、Ｚｒ層またはＴｉ層の厚さが５原子層以下ではＲＡがほぼ１０Ωμｍ２と低い。しかし、Ｚｒ層またはＴｉ層の厚さが６原子層以上では接合抵抗ＲＡが急激に上昇している。Ｚｒ層はＺｒ層の厚さが薄い場合（例えば、３原子層〜４原子層）は、Ｚｒ層のＺｒ元素が拡散し、Ｚｒ層の一部は、Ｓｉ−Ｚｒ混合層となっている。しかし、Ｚｒ層の一部にＳｉ−Ｚｒ混合層が形成されていても、また、Ｚｒ層の代わりに、Ｓｉ−Ｚｒ混合層であっても、Ｚｒ層の場合と同様の効果を得ることができる。また同様に、Ｔｉ層はＴｉ層の厚さが薄い場合（例えば、３原子層〜４原子層）は、Ｔｉ層のＴｉ元素が拡散し、Ｔｉ層の一部は、Ｓｉ−Ｔｉ混合層となっている。しかし、Ｔｉ層の一部にＳｉ−Ｔｉ混合層が形成されていても、また、Ｔｉ層の代わりに、Ｓｉ−Ｔｉ混合層であっても、Ｔｉ層の場合と同様の効果を得ることができる。
この実施例２からわかるように、Ｚｒ層またはＴｉ層の厚さは１原子層以上５原子層以下であることが接合抵抗の観点から好ましい。また、Ｚｒ層またはＴｉ層の厚さが１原子層以上５原子層以下であると、Ｚｒ層またはＴｉ層はアモルファス状態ではない。このため、Ｚｒ層またはＴｉ層上に形成されるトンネル障壁層として例えばＭｇＯが配向し易くなる。Ｚｒ層またはＴｉ層の厚さが６原子層以上であると、Ｚｒ層またはＴｉ層はアモルファス状態となり、Ｚｒ層またはＴｉ層上に形成されるトンネル障壁層として例えばＭｇＯが配向しにくくなる。
（実施例３）
実施例３として、ｎ＋−Ｓｉ層であるソース／ドレイン領域１２ａ、１２ｂ上にそれぞれ積層構造を形成する。この積層構造は、厚さが３原子層のＺｒ層２１、３１と、Ｚｒ層上に形成されたトンネル障壁層２２、３２であるＭｇＯ層と、ＭｇＯ層上に形成された磁性層２４、３４であるＣｏＦｅ層と、ＣｏＦｅ層上に形成されたＴａのキャップ層と、を備えている。この実施例３は、実施例１の試料１において、Ｚｒ層２１、３１の厚さを３原子層とした構成を有している。
実施例３として、ｎ＋−Ｓｉ層であるソース／ドレイン領域１２ａ、１２ｂ上にそれぞれ積層構造を形成する。この積層構造は、厚さが３原子層のＺｒ層２１、３１と、Ｚｒ層上に形成されたトンネル障壁層２２、３２であるＭｇＯ層と、ＭｇＯ層上に形成された磁性層２４、３４であるＣｏＦｅ層と、ＣｏＦｅ層上に形成されたＴａのキャップ層と、を備えている。この実施例３は、実施例１の試料１において、Ｚｒ層２１、３１の厚さを３原子層とした構成を有している。
この実施例３において、トンネル障壁層２２、３２であるＭｇＯ層の厚さを５種類、変えた試料１乃至試料５を用意する。積層構造に電圧を３００ｍＶ印加した場合における試料１乃至５の接合抵抗ＲＡの測定結果を図１４の黒い丸で示す。図１４において、横軸はＭｇＯ層の厚さを示し、縦軸は接合抵抗ＲＡを示す。
試料１乃至５のそれぞれにおいて、ＭｇＯ層とＣｏＦｅ層との間に厚さが０．６ｎｍのＭｇ層を挿入した試料６乃至１０を用意する。積層構造に電圧を３００ｍＶ印加した場合における試料６乃至１０の接合抵抗ＲＡの測定結果を図１４の白い丸で示す。
試料１乃至５のそれぞれにおいて、ＣｏＦｅ層をホイスラー合金層、例えばＣｏ２ＦｅＡｌ０．５Ｓｉ０．５層に換えた試料１１乃至１５を用意する。積層構造に電圧を３００ｍＶ印加した場合における試料１１乃至１５の接合抵抗ＲＡの測定結果を図１４の黒い四角で示す。
試料６乃至１０のそれぞれにおいて、ＣｏＦｅ層をホイスラー合金層、例えばＣｏ２ＦｅＡｌ０．５Ｓｉ０．５層に換えた試料１６乃至２０を用意する。積層構造に電圧を３００ｍＶ印加した場合における試料１６乃至２０の接合抵抗ＲＡの測定結果を図１４の白い四角で示す。
図１４からわかるように、トンル障壁層と磁性層との間にＭｇ層を設けることにより、接合抵抗ＲＡは低下する。例えば、磁性層がＣｏＦｅ層である場合の接合抵抗は、Ｍｇ層を設けない場合の１／２に低下し、磁性層がＣｏ２ＦｅＡｌ０．５Ｓｉ０．５層である場合の接合抵抗は、Ｍｇ層を設けない場合の１／１０に低下する。なお、磁性層としてＣｏ２ＦｅＡｌ０．５Ｓｉ０．５層の代わりに、Ｃｏ２ＦｅＳｉ層を用いても同様の効果を得ることができる。
Ｚｒ層またはＴｉ層を設けることによりＦ＝２０ｎｍ世代まで微細化しても高速読出しが可能であったが、Ｍｇ層を磁性層とトンネル障壁層との間に挿入するとさらにＦ＜２０ｎｍ（Ｆ＝１Ｘｎｍ）世代まで微細化しても、対応可能なことがわかる。また、Ｍｇ層を挿入してもエピタキシャル成長することが確認できており、スピン注入には影響しない。また、トンネル障壁層としてＭｇＯの代わりＭｇＡｌ２Ｏ３（スピネル）を用いた場合も同様の効果を得ることができる。
以上説明したように、５原子層以下のＺｒ層２１、３１またはＳｉ−Ｚｒ層２１、３１上に設けられるトンネル障壁層２２、２４として、ＭｇＯ層（１００）を用いるか、またはＭｇとＡｌのサイトが乱れているディスオーダーのＭｇＡｌ２Ｏ３層（１００）を用いた場合、半導体（１００）層（例えば、Ｓｉ（１００）層、ＳｉＧｅ（１００）層、Ｇｅ（１００）層、ＩｎＧａＡｓ（１００）層）上に５原子層以下のＺｒ層またはＳｉ−Ｚｒ層を介して、ＭｇＯ層（１００）、ＭｇＡｌ２Ｏ３層（１００）がエピタキシャル成長する。トンネル障壁層が（１００）配向のエピタキシャル成長をすると、半導体中へのスピン注入効率が大きくなる。また、Ｚｒの代わりにＴｉを用いた場合も同様である。
（実施例４）
実施例４として、Ｓｉ半導体層１０に、図３に示す第１実施形態の第２変形例によるスピントランジスタ１Ａ１を作製した。ソース／ドレイン領域１２ａ、１２ｂに設けられた積層構造２０Ａ、３０Ａはそれぞれ、ｎ＋−Ｓｉ層１０上に設けられた３原子層のＺｒ層２１、３１と、厚さが０．８ｎｍ〜１．３８ｎｍのＭｇＯ層２２、３２と、Ｃｏ４０Ｆｅ６０層２４、３４と、Ｔａ層２６、３６と、Ｃｏ９０Ｆｅ１０層２８、３８と、キャップ層としてのＴａ層（図示せず）と、を有している。作製は実施例１と同様の方法を用いた。
実施例４として、Ｓｉ半導体層１０に、図３に示す第１実施形態の第２変形例によるスピントランジスタ１Ａ１を作製した。ソース／ドレイン領域１２ａ、１２ｂに設けられた積層構造２０Ａ、３０Ａはそれぞれ、ｎ＋−Ｓｉ層１０上に設けられた３原子層のＺｒ層２１、３１と、厚さが０．８ｎｍ〜１．３８ｎｍのＭｇＯ層２２、３２と、Ｃｏ４０Ｆｅ６０層２４、３４と、Ｔａ層２６、３６と、Ｃｏ９０Ｆｅ１０層２８、３８と、キャップ層としてのＴａ層（図示せず）と、を有している。作製は実施例１と同様の方法を用いた。
この実施例４のスピントランジスタにおける積層構造３０Ａの磁性層３４、非磁性層３６、および磁性層３８にパルス幅を変化させた書き込み電流を与え、その磁化反転確率（スイッチング確率）を図１５（ｂ）に示す。図１５（ａ）は、積層構造３０Ａの磁性層３４、非磁性層３６、および磁性層３８を示す断面図である。図１５（ｂ）からわかるように、５００ｐｓｅｃ以下のパルス幅の単パルス領域において、１００％のスイッチング確率が得られる。したがって、図３に示す第１実施形態の第２変形例による構造を用いると高速書き込みが可能である。なお、パルス幅は、２００ｐｓｅｃ以下であることがより好ましい。
なお、この実施例４のスピントランジスタは、Ｓｉ半導体層１０に形成したが、ＳｉＧｅ層、Ｇｅ層、ＩｎＧａＡｓ層に形成して同様の効果を得ることができる。また、トンネル障壁層２２、３２として、ＭｇＯの代わりにＭｇＡｌ２Ｏ３（スピネル）を用いても同様の効果を得ることができる。
（実施例５）
実施例５として、Ｓｉ半導体層１０に、図４に示す第１実施形態の第３変形例によるスピントランジスタ１Ｂを作製した。ソース／ドレイン領域１２ａ、１２ｂに設けられた積層構造２０Ａ、３０Ａはそれぞれ、ｎ＋−Ｓｉ層１０上に設けられた３原子層のＺｒ層２１、３１と、厚さが０．８ｎｍ〜１．３８ｎｍのＭｇＯ層２２、３２と、Ｃｏ８０Ｆｅ２０層２４、３４と、Ｔａ層２６、３６と、Ｃｏ４０Ｆｅ６０層２８、３８と、キャップ層としてのＴａ層（図示せず）と、を有している。作製は実施例１と同様の方法を用いた。
実施例５として、Ｓｉ半導体層１０に、図４に示す第１実施形態の第３変形例によるスピントランジスタ１Ｂを作製した。ソース／ドレイン領域１２ａ、１２ｂに設けられた積層構造２０Ａ、３０Ａはそれぞれ、ｎ＋−Ｓｉ層１０上に設けられた３原子層のＺｒ層２１、３１と、厚さが０．８ｎｍ〜１．３８ｎｍのＭｇＯ層２２、３２と、Ｃｏ８０Ｆｅ２０層２４、３４と、Ｔａ層２６、３６と、Ｃｏ４０Ｆｅ６０層２８、３８と、キャップ層としてのＴａ層（図示せず）と、を有している。作製は実施例１と同様の方法を用いた。
この実施例５のスピントランジスタにおける積層構造３０Ａの磁性層３４、非磁性層３６、および磁性層３８にパルス幅を変化させた書き込み電流を与え、その磁化反転確率（スイッチング確率）を図１６（ｂ）に示す。図１６（ａ）は、積層構造３０Ａの磁性層３４、非磁性層３６、および磁性層３８を示す断面図である。図１６（ｂ）からわかるように、５００ｐｓｅｃ以下のパルス幅の単パルス領域において、１００％のスイッチング確率が得られる。したがって、図３に示す第１実施形態の第３変形例による構造を用いると高速書き込みが可能である。なお、パルス幅は、２００ｐｓｅｃ以下であることがより好ましい。
なお、この実施例４のスピントランジスタは、Ｓｉ半導体層１０に形成したが、ＳｉＧｅ層、Ｇｅ層、ＩｎＧａＡｓ層に形成して同様の効果を得ることができる。また、トンネル障壁層２２、３２として、ＭｇＯの代わりにＭｇＡｌ２Ｏ３（スピネル）を用いても同様の効果を得ることができる。
第１実施形態およびその変形例における強磁性層２４、３４、２８、３８としては、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金、またはＣｏ−Ｆｅ−Ｎｉ合金を用いることができる。また、（Ｃｏ、Ｆｅ、Ｎｉ）−（Ｂ）系、（Ｃｏ、Ｆｅ、Ｎｉ）−（Ｂ）−（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系、またはＣｏ−（Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）系などのアモルファス材料を用いることができる。また、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘ系，Ｃｏ２ＭｎＡｌｘＳｉ１−ｘ系、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＦｅＳｉ、またはＣｏ２Ｍｎ１−ｘＦｅｘＳｉ系などのフルホイスラー材料を用いることができる。
また、強磁性層２４、３４、２８、３８としては、Ｆｅ−Ｐｄ、Ｆｅ−Ｐｔ、またはＦｅ−Ｐｄ−Ｐｔの単層膜を用いることができる。また、Ｃｏ／Ｎｉ積層膜、Ｆｅ／Ｐｄ積層膜、Ｆｅ／Ｐｔ積層膜、第１強磁性層／第２強磁性層の２層膜、または第１強磁性層／非磁性層／第２強磁性層の３層膜を用いることができる。非磁性層はＴａ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ、ＴｉＮ、ＴｉＢ、ＴａＢ、ＴｉＴａＢ、またはＴｉＴａＮから選択された材料が用いられる。
また、ソース／ドレイン領域の少なくとも片方の積層構造の上部に、磁性層に接して反強磁性膜が設けられても良い。反強磁性膜としては、例えば、ＰｔＭｎ、Ｉｒ−Ｍｎ、ＦｅＭｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎのいずれかが用いられる。反強磁性膜は、スピンの向きを固着したい場合にも設ける。しかし、磁化方向が反転可能な磁性層に設けて熱安定性を高めることができる。
以上説明したように、第１実施形態およびその変形例ならびにその実施例によれば、低い接合抵抗を有する積層構造、およびこの積層構造を備えたスピントランジスタを得ることができる。これにより、高速読み出しおよび高速書き込みを行うことができる。
（第２実施形態）
第２実施形態によるスピントランジスタを図１７に示す。この第２実施形態のスピントランジスタ１Ｃは、図１に示す第１実施形態のスピントランジスタ１において、積層構造２０、３０をそれぞれ積層構造２０Ｂ、３０Ｂに置き換えた構成を有している。積層構造２０Ｂは積層構造２０において、トンネル障壁層２２と磁性層２４との間にＭｇ層２３を設けた構成であり、積層構造３０Ｂは積層構造３０において、トンネル障壁層３２と磁性層３４との間にＭｇ層３３を設けた構成である。すなわち、積層構造２０Ｂ、３０Ｂは、第１実施形態の実施例３で説明した試料６乃至試料１０に対応する構造を有している。
第２実施形態によるスピントランジスタを図１７に示す。この第２実施形態のスピントランジスタ１Ｃは、図１に示す第１実施形態のスピントランジスタ１において、積層構造２０、３０をそれぞれ積層構造２０Ｂ、３０Ｂに置き換えた構成を有している。積層構造２０Ｂは積層構造２０において、トンネル障壁層２２と磁性層２４との間にＭｇ層２３を設けた構成であり、積層構造３０Ｂは積層構造３０において、トンネル障壁層３２と磁性層３４との間にＭｇ層３３を設けた構成である。すなわち、積層構造２０Ｂ、３０Ｂは、第１実施形態の実施例３で説明した試料６乃至試料１０に対応する構造を有している。
したがって、実施例３で説明したように、第２実施形態のスピントランジスタ１Ｃは、第１実施形態よりも接合抵抗を更に低くすることができ、第１実施形態よりも更に高速読み出しを行うことが可能となる。
（第１変形例）
第２実施形態の第１変形例によるスピントランジスタを図１８に示す。この第１変形例のスピントランジスタ１Ｄは、図２に示す第１実施形態の第１変形例によるスピントランジスタにおいて、積層構造２０Ａ、３０Ａをそれぞれ積層構造２０Ｃ、３０Ｃに置き換えた構成を有している。積層構造２０Ｃは積層構造２０Ａにおいて、トンネル障壁層２２と磁性層２４との間にＭｇ層２３を設けた構成であり、積層構造３０Ｃは積層構造３０Ａにおいて、トンネル障壁層３２と磁性層３４との間にＭｇ層３３を設けた構成である。
第２実施形態の第１変形例によるスピントランジスタを図１８に示す。この第１変形例のスピントランジスタ１Ｄは、図２に示す第１実施形態の第１変形例によるスピントランジスタにおいて、積層構造２０Ａ、３０Ａをそれぞれ積層構造２０Ｃ、３０Ｃに置き換えた構成を有している。積層構造２０Ｃは積層構造２０Ａにおいて、トンネル障壁層２２と磁性層２４との間にＭｇ層２３を設けた構成であり、積層構造３０Ｃは積層構造３０Ａにおいて、トンネル障壁層３２と磁性層３４との間にＭｇ層３３を設けた構成である。
この第１変形例のスピントランジスタ１Ｄは、第２実施形態と同様に、第１実施形態の第１変形例よりも接合抵抗を更に低くすることができ、第１実施形態の第１変形例よりも更に高速読み出しを行うことが可能となる。
（第２変形例）
第２実施形態の第２変形例によるスピントランジスタを図１９に示す。この第２変形例のスピントランジスタ１Ｅは、図５に示す第１実施形態の第４変形例によるスピントランジスタにおいて、積層構造２０、３０Ａをそれぞれ積層構造２０Ｂ、３０Ｃに置き換えた構成を有している。積層構造２０Ｂは、第２実施形態で説明したように積層構造２０Ａにおいて、トンネル障壁層２２と磁性層２４との間にＭｇ層２３を設けた構成であり、積層構造３０Ｃは、第２実施形態の第１変形例で説明したように積層構造３０Ａにおいて、トンネル障壁層３２と磁性層３４との間にＭｇ層３３を設けた構成である。
第２実施形態の第２変形例によるスピントランジスタを図１９に示す。この第２変形例のスピントランジスタ１Ｅは、図５に示す第１実施形態の第４変形例によるスピントランジスタにおいて、積層構造２０、３０Ａをそれぞれ積層構造２０Ｂ、３０Ｃに置き換えた構成を有している。積層構造２０Ｂは、第２実施形態で説明したように積層構造２０Ａにおいて、トンネル障壁層２２と磁性層２４との間にＭｇ層２３を設けた構成であり、積層構造３０Ｃは、第２実施形態の第１変形例で説明したように積層構造３０Ａにおいて、トンネル障壁層３２と磁性層３４との間にＭｇ層３３を設けた構成である。
この第２変形例のスピントランジスタ１Ｅは、第２実施形態と同様に、第１実施形態の第４変形例よりも接合抵抗を更に低くすることができ、第１実施形態の第２変形例よりも更に高速読み出しを行うことが可能となる。
なお、第２実施形態およびその変形例においては、Ｚｒを含む層２１、３１は、Ｔｉを含む層２１、３１に置き換えてもよい。また、Ｚｒを含む層２１、３１は、Ｈｆを含む層２１、３１に置き換えてもよい。
（第３実施形態）
第３実施形態によるスピントランジスタを図２０に示す。この第３実施形態のスピントランジスタは第１実施形態において、チャネル領域１３がソース／ドレイン領域１２ａ、１２ｂに比べて幅の狭いナノワイヤ型のスピントランジスタである。
第３実施形態によるスピントランジスタを図２０に示す。この第３実施形態のスピントランジスタは第１実施形態において、チャネル領域１３がソース／ドレイン領域１２ａ、１２ｂに比べて幅の狭いナノワイヤ型のスピントランジスタである。
この第３実施形態のスピントランジスタは、絶縁膜８０上に設けられた半導体層１０に形成される。この半導体層１０は、離間して設けられたソース領域１２ａおよびドレイン領域１２ｂと、ソース領域１２ａとドレイン領域１２ｂとを接続しソース領域１２ａおよびドレイン領域１２ｂよりも幅の狭い例えば直方体形状のチャネル領域１３と、を備えている。
チャネル領域１３の側面および上面はゲート絶縁膜１４で覆われ、ゲート絶縁膜１４を挟んで、チャネル領域１３の側面および上面を覆うようにゲート電極１６が設けられている。なお、ゲート絶縁膜１３は、少なくともチャネル領域１３の側面に設けられればよく、チャネル領域１３の上面に設けられなくともよい。この場合、チャネル領域１３の上面とゲート電極１６との間には、絶縁体からなるマスク（図示せず）が設けられ、このマスクを用いて半導体層１０をパターニングすることにより、チャネル領域が形成される。
ソース領域１２ａおよびドレイン領域１２ｂ上には、図１に示す第１実施形態と同様に、積層構造２０、３０がそれぞれ設けられている。すなわち、積層構造２０は、図１に示すように、ソース領域１２ａ上に設けられたＺｒ層２１と、Ｚｒ層２１上に設けられたトンネル障壁層２２と、トンネル障壁層２２上に設けられた磁性層２４とを備えている。同様に、積層構造３０は、ドレイン領域１２ｂ上に設けられたＺｒ層３１と、Ｚｒ層３１上に設けられたトンネル障壁層３２と、トンネル障壁層３２上に設けられた磁性層３４とを備えている。
このように構成された第３実施形態は、界面抵抗を著しく低減することができる。特に磁性層２４、３４にホイスラー合金、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄなどの規則化合金を用いた場合は、その効果が著しい。
また、磁性層２４、３４として、図２１（ａ）に示すように、強磁性膜５２、非磁性金属膜５３、強磁性膜５４がこの順序で積層された３層構造であって、強磁性膜５２の磁化方向が膜面に平行で、強磁性膜５４の磁化方向が膜面に垂直である３層構造を用いてもよい。この場合、磁化の反転（スイッチング）を高速に行うことができる。
また、磁性層２４、３４として、図２１（ｂ）に示すように、強磁性膜５７、非磁性金属膜５８、強磁性膜５９がこの順序で積層された３層構造であって、強磁性膜５７の磁化方向が膜面に垂直で、強磁性膜５９の磁化方向が膜面に平行である３層構造を用いてもよい。この場合も図２１（ａ）に示す場合と同様に、磁化の反転（スイッチング）を高速に行うことができる。
第３実施形態によれば、第１実施形態と同様に、低い接合抵抗を有する積層構造、およびこの積層構造を備えたスピントランジスタを得ることができる。これにより、高速読み出しおよび高速書き込みを行うことができる。
なお、第３実施形態においては、Ｚｒを含む層２１、３１は、Ｔｉを含む層２１、３１に置き換えてもよい。また、Ｚｒを含む層２１、３１は、Ｈｆを含む層２１、３１に置き換えてもよい。
この第３実施形態のスピントランジスタは、第１実施形態の変形例、第２実施形態、およびその変形例のスピントランジスタに適用することができる。
（第４実施形態）
第４実施形態によるリコンフィギャラブル論理回路について図２２および図２３を参照して説明する。この第４実施形態のリコンフィギュラブル論理回路は、ルックアップテーブル回路を有し、このルックアップテーブル回路を図２２に示す。本実施形態に係るルックアップテーブル回路１００は、マルチプレクサ１１０と、電流供給源１３０，１３２と、リファレンス部１４０と、比較器１５０と、書き込み回路１６０と、を備えている。
第４実施形態によるリコンフィギャラブル論理回路について図２２および図２３を参照して説明する。この第４実施形態のリコンフィギュラブル論理回路は、ルックアップテーブル回路を有し、このルックアップテーブル回路を図２２に示す。本実施形態に係るルックアップテーブル回路１００は、マルチプレクサ１１０と、電流供給源１３０，１３２と、リファレンス部１４０と、比較器１５０と、書き込み回路１６０と、を備えている。
本実施形態におけるマルチプレクサ１１０は８入力１出力のマルチプレクサであって、３本の制御線Ｄ０，Ｄ１，Ｄ２と、８個のｎチャネルスピンＭＯＳＦＥＴ１１１０〜１１１７と、４個のｎ型のＭＯＳＦＥＴ１１２０〜１１２３と、２個のｎ型ＭＯＳＦＥＴ１１３０，１１３１と、１個のｎ型ＭＯＳＦＥＴ１１４と、３個のインバータ１１５０，１１５１，１１５２と、３本の反転制御線ＢＤ０，ＢＤ１，ＢＤ２と、を備えている。ｎチャネルスピンＭＯＳＦＥＴ１１１０〜１１１７としては、第１乃至第３実施形態およびそれらの変形例のいずれかのスピントランジスタが用いられる。
インバータ１１５ｉ（ｉ＝０，１，２）はそれぞれ、入力端子が制御線Ｄｉに接続され、出力端子が反転制御線ＢＤｉに接続されている。すなわち、反転制御線ＢＤｉを流れる制御信号は、制御線Ｄｉを流れる制御信号の反転制御信号となる。
８個のスピンＭＯＳＦＥＴ１１１０〜１１１７は、ソースがＭＯＳＦＥＴ１１４を介して接地電源ＧＮＤに接続される。なお、ＭＯＳＦＥＴ１１４のゲートにはクロック信号ＣＬＫが入力される。４個のスピンＭＯＳＦＥＴ１１１０，１１１２，１１１４，１１１６は、それぞれのゲートが反転制御線ＢＤ０に接続され、４個のスピンＭＯＳＦＥＴ１１１１，１１１３，１１１５，１１１７は、それぞれのゲートが制御線Ｄ０に接続される。
２個のスピンＭＯＳＦＥＴ１１１０，１１１１は、それぞれのドレインがＭＯＳＦＥＴ１１２０のソースに接続され、２個のスピンＭＯＳＦＥＴ１１１２，１１１３は、それぞれのドレインがＭＯＳＦＥＴ１１２１のソースに接続され、２個のスピンＭＯＳＦＥＴ１１１４，１１１５は、それぞれのドレインがＭＯＳＦＥＴ１１２２のソースに接続され、２個のスピンＭＯＳＦＥＴ１１１６，１１１７は、それぞれのドレインがＭＯＳＦＥＴ１１２３のソースに接続される。
２個のＭＯＳＦＥＴ１１２０，１１２２は、それぞれのゲートが反転制御線ＢＤ１に接続され、２個のＭＯＳＦＥＴ１１２１，１１２３は、それぞれのゲートが制御線ＢＤ１に接続される。２個のＭＯＳＦＥＴ１１２０，１１２１は、それぞれのドレインがＭＯＳＦＥＴ１１３０のソースに接続され、２個のＭＯＳＦＥＴ１１２２，１１２３は、それぞれのドレインがＭＯＳＦＥＴ１１３１のソースに接続される。
ＭＯＳＦＥＴ１１３０は、ゲートが反転制御線ＢＤ２に接続され、ドレインが比較器１５０の第１の入力端子ＩＮ１に接続される。また、ＭＯＳＦＥＴ１１３１は、ゲートが制御線Ｄ２に接側され、ドレインが比較器１５０の第１の入力端子ＩＮ１に接続される。
このように構成されたマルチプレクサ１１０において、クロック信号ＣＬＫが「Ｈ」レベルのときに、３本の制御線Ｄ０，Ｄ１，Ｄ２の電位レベルを制御することにより、８個のスピンＭＯＳＦＥＴ１１１０〜１１１７の中から１つのスピンＭＯＳＦＥＴを選択し、この選択されたスピンＭＯＳＦＥＴを介して比較器１５０の第１入力端子ＩＮ１と、接地電源ＧＮＤとを導通することができる。例えば、クロック信号ＣＬＫが「Ｈ」レベルのときにはＭＯＳＦＥＴ１１４がＯＮし、８個のスピンＭＯＳＦＥＴ１１１０〜１１１７はソースが接地電位レベルとなっている。この場合において、例えば、３本の制御線Ｄ０，Ｄ１，Ｄ２が全て高電位レベルとすると、比較器１５０の第１入力端子ＩＮ１が、図２３に破線で示す経路、すなわちＭＯＳＦＥＴ１１３１、ＭＯＳＦＥＴ１１２３、およびスピンＭＯＳＦＥＴ１１１７を通る経路を経て接地電源ＧＮＤと電気的に接続されることになる。すなわち、この場合は、スピンＭＯＳＦＥＴ１１１７が選択されて、比較器１５０の第１入力端子ＩＮ１と導通することになる。
第４実施形態のルックアップテーブル回路は、スピンＭＯＳＦＥＴを用いずにｎ型ＭＯＳＦＥＴだけで形成したルックアップテーブル回路に比べて、素子数を大幅に削減することができる。このため、リコンフィギュラブル論理回路の高集積化もしくは低消費電力化が可能になる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１Ａ〜１Ｅ スピントランジスタ
１０ 半導体層
１２ａ ソース領域
１２ｂ ドレイン領域
１３ チャネル領域
１４ ゲート絶縁膜
１６ ゲート電極
２０ 積層構造
２１ Ｚｒを含む層
２２ トンネル障壁層
２４ 磁性層
２６ 非磁性層
２８ 磁性層
３０ 積層構造
３１ Ｚｒを含む層
３２ トンネル障壁層
３４ 磁性層
３６ 非磁性層
３８ 磁性層
１０ 半導体層
１２ａ ソース領域
１２ｂ ドレイン領域
１３ チャネル領域
１４ ゲート絶縁膜
１６ ゲート電極
２０ 積層構造
２１ Ｚｒを含む層
２２ トンネル障壁層
２４ 磁性層
２６ 非磁性層
２８ 磁性層
３０ 積層構造
３１ Ｚｒを含む層
３２ トンネル障壁層
３４ 磁性層
３６ 非磁性層
３８ 磁性層
Claims (18)
- 半導体層と、
前記半導体層上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素と前記半導体層に含まれる元素とを含む厚さが１原子層以上５原子層以下の第１の層と、
前記第１の層上に設けられたトンネル障壁層と、
前記トンネル障壁層上に設けられた第１磁性層と、
を備えている積層構造。 - 半導体層と、
前記半導体層上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素を含む厚さが１原子層以上５原子層以下の第１の層と、
前記第１の層上に設けられたトンネル障壁層と、
前記トンネル障壁層上に設けられた第１磁性層と、
前記トンネル障壁層と前記第１磁性層との間に設けられたＭｇ層と、
を備えている積層構造。 - 半導体層と、
前記半導体層上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素を含む厚さが１原子層以上５原子層以下のエピタキシャル成長層と、
前記エピタキシャル成長層上に設けられたトンネル障壁層と、
前記トンネル障壁層上に設けられた第１磁性層と、
を備えている積層構造。 - 前記トンネル障壁層と前記第１磁性層との間に設けられたＭｇ層を更に備えている請求項１または３記載の積層構造。
- 前記第１磁性層の前記トンネル障壁層の側とは反対側に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、を更に備えている請求項１乃至４のいずれかに記載の積層構造。
- 前記第１および第２磁性層の磁化方向が互いに直交し、前記第１および第２磁性層の一方は磁化方向が膜面に垂直である請求項５記載の積層構造。
- 前記トンネル障壁層は、Ｍｇを含む酸化物である請求項１乃至６のいずれかに記載の積層構造。
- 前記半導体層は、Ｓｉ層、Ｇｅ層、ＳｉＧｅ層、およびＩｎＧａＡｓ層のいずれかである請求項１乃至７のいずれかに記載の積層構造。
- 半導体層と、
前記半導体層に離間して設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層の領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記ソース領域上に設けられた第１積層構造であって、前記第１積層構造は、前記ソース領域上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素と前記半導体層に含まれる元素とを含む厚さが１原子層以上５原子層以下の第１の層と、前記第１の層上に設けられた第１トンネル障壁層と、前記第１トンネル障壁層上に設けられた第１磁性層と、を含む、第１積層構造と、
前記ドレイン領域上に設けられた第２積層構造であって、前記第２積層構造は、前記ドレイン領域上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素と前記半導体層に含まれる元素とを含む厚さが１原子層以上５原子層以下の第２の層と、前記第２の層上に設けられた第２トンネル障壁層と、前記第２トンネル障壁層上に設けられた第２磁性層と、を含む、第２積層構造と、
を備えているスピントランジスタ。 - 半導体層と、
前記半導体層に離間して設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層の領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記ソース領域上に設けられた第１積層構造であって、前記第１積層構造は、前記ソース領域上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素を含む厚さが１原子層以上５原子層以下の第１の層と、前記第１の層上に設けられた第１トンネル障壁層と、前記第１トンネル障壁層上に設けられた第１磁性層と、前記第１トンネル障壁層と前記第１磁性層との間に設けられた第１Ｍｇ層と、を含む、第１積層構造と、
前記ドレイン領域上に設けられた第２積層構造であって、前記第２積層構造は、前記ドレイン領域上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素を含む厚さが１原子層以上５原子層以下の第２の層と、前記第２の層上に設けられた第２トンネル障壁層と、前記第２トンネル障壁層上に設けられた第２磁性層と、前記第２トンネル障壁層と前記第２磁性層との間に設けられた第２Ｍｇ層と、を含む、第２積層構造と、
を備えているスピントランジスタ。 - 半導体層と、
前記半導体層に離間して設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層の領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記ソース領域上に設けられた第１積層構造であって、前記第１積層構造は、前記ソース領域上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素を含む厚さが１原子層以上５原子層以下の第１エピタキシャル成長層と、前記第１エピタキシャル成長層上に設けられた第１トンネル障壁層と、前記第１トンネル障壁層上に設けられた第１磁性層と、を含む、第１積層構造と、
前記ドレイン領域上に設けられた第２積層構造であって、前記第２積層構造は、前記ドレイン領域上に形成され、Ｚｒ、Ｔｉ、およびＨｆから選択された少なくとも一つの元素を含む厚さが１原子層以上５原子層以下の第２エピタキシャル成長層と、前記第２エピタキシャル成長層上に設けられた第２トンネル障壁層と、前記第２トンネル障壁層上に設けられた第２磁性層と、を含む、第２積層構造と、
を備えているスピントランジスタ。 - 前記第１積層構造は、前記第１トンネル障壁層と前記第１磁性層との間に設けられた第１Ｍｇ層を更に備え、前記第２積層構造は、前記第２トンネル障壁層と前記第２磁性層との間に設けられた第２Ｍｇ層を更に備えている請求項９または１１記載のスピントランジスタ。
- 前記第１積層構造は、前記第１磁性層の前記第１トンネル障壁層の側とは反対側に設けられた第３磁性層と、前記第１磁性層と前記第３磁性層との間に設けられた第１非磁性層と、を更に備えるか、または
前記第２積層構造は、前記第２磁性層の前記第２トンネル障壁層の側とは反対側に設けられた第４磁性層と、前記第２磁性層と前記第４磁性層との間に設けられた第２非磁性層と、を更に備えるかの少なくとも一方である請求項９乃至１２のいずれかに記載のスピントランジスタ。 - 前記第１および第３磁性層の磁化方向が互いに直交し、前記第１および第３磁性層の一方は磁化方向が膜面に垂直であり、前記第２および第４磁性層の磁化方向が互いに直交し、前記第２および第４磁性層の一方は磁化方向が膜面に垂直である請求項１３記載のスピントランジスタ。
- 前記第１および第２トンネル障壁層は、Ｍｇを含む酸化物である請求項９乃至１４のいずれかに記載のスピントランジスタ。
- 前記半導体層は、Ｓｉ層、Ｇｅ層、ＳｉＧｅ層、およびＩｎＧａＡｓ層のいずれかである請求項９乃至１５のいずれかに記載のスピントランジスタ。
- 前記ソース領域から前記ドレイン領域に向かう方向と直交する方向において、前記ソース領域と前記ドレイン領域との間の前記半導体層の領域の幅が、前記ソース領域および前記ドレイン領域のそれぞれの幅よりも狭い請求項９乃至１６のいずれかに記載のスピントランジスタ。
- メモリを有するルックアップテーブル回路を備えたリコンフィギャラブル論理回路であって、
前記メモリとして、請求項９乃至１７のいずれかに記載のスピントランジスタを備えているリコンフィギャラブル論理回路。
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