TWI492232B - 內容可定址記憶體 - Google Patents

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TWI492232B
TWI492232B TW101106410A TW101106410A TWI492232B TW I492232 B TWI492232 B TW I492232B TW 101106410 A TW101106410 A TW 101106410A TW 101106410 A TW101106410 A TW 101106410A TW I492232 B TWI492232 B TW I492232B
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Takao Marukame
Tomoaki Inokuchi
Hideyuki Sugiyama
Mizue Ishikawa
Yoshiaki Saito
Atsuhiro Kinoshita
Kosuke Tatsumura
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Toshiba Kk
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Description

內容可定址記憶體
本文所描述之實施例大體而言係關於一種內容可定址記憶體。
本申請案主張2011年2月24日申請之日本專利申請案第2011-038699號之優先權，該案之全部內容以引用的方式併入本文中。
舉例而言，內容可定址記憶體(CAM)係用於路由器與CPU/快取記憶體或其類似者之間，使得執行高速搜尋。在如RAM(諸如，SRAM或DRAM)之一般記憶體中，在指定特定位址後即發送回儲存於該位址中之資料。相反，CAM在指定搜尋資料後即自所有內容擷取與指定搜尋資料匹配的所儲存資料並發送回儲存所儲存資料所在之位址。實務上，CAM與普通RAM組合作為CAM/RAM且起作用，使得在自使用者輸入某一資料字時，輸出與該資料字相關聯之另一資料字。
在所有搜尋目的中，CAM可以高於RAM之速度執行搜尋。然而，因為CAM需要實體記憶體空間以用於搜尋，所以電路面積變大。在完全同時操作之CAM中，需要不同於由簡單之儲存記憶胞構成之RAM的用於根據記憶體中之所有位元與輸入資料比較的電路。此外，為了發現不匹配一位元但總體上匹配資料字，亦需要用於收集比較結果之電路。因為CAM之電路面積由於此等額外電路而增加，所以 製造成本增加。且，因為電路面積之增加導致資料儲存區之相對減小，所以記憶體空間相對減小。此外，因為上文所提及之比較電路執行待命操作以便等待資料輸入，所以與RAM相比，需要大的靜態功率消耗。結果，搜尋速度具有與成本及功率消耗之折衷關係。且，CAM幾乎主要用於以非常高的速度搜尋為必需的狀況。
本發明之一目標為提供一種可以低的功率消耗在高速下操作之內容可定址記憶體。
一實施例提供一種內容可定址記憶體，其包括：一對自旋MOSFET，其包括：一第一自旋MOSFET，其磁化狀態係根據所儲存資料來設定；及一第二自旋MOSFET，其磁化狀態係根據該所儲存資料來設定，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者。
又，提供一種內容可定址記憶體，其包括：一對自旋MOSFET，其包括：一第一自旋MOSFET，在所儲存資料為一第一值時其磁化狀態設定於一第一狀態中且在該所儲存資料為一第二值時該磁化狀態設定於一第二狀態中；及一第二自旋MOSFET，在該所儲存資料為該第一值時其磁化狀態設定於該第二狀態中且在該所儲存資料為該第二值 時該磁化狀態設定於該第一狀態中，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者。
可提供該內容可定址記憶體，其中複數對自旋MOSFET經串聯連接，且其中該第二配線施加該電流至該等對自旋MOSFET。
可提供該內容可定址記憶體，其進一步包括：一比較器，其經組態以比較該對自旋MOSFET之一輸出信號與一參考值以藉此判定該所儲存資料與該搜尋資料是否彼此匹配。
可提供該內容可定址記憶體，其中該所儲存資料包括兩個值，且其中，在該對自旋MOSFET中，該第一自旋MOSFET及該第二自旋MOSFET中之一者經磁化以具有與另一者相比而言較高的一電阻。
可提供該內容可定址記憶體，其中該所儲存資料包括三個值「1」、「0」及「隨意」，其中，在該所儲存資料為「1」或「0」時，該第一自旋MOSFET設定於一第一磁化狀態中而該第二自旋MOSFET設定於一第二磁化狀態中，使得其電阻彼此區別，且其中，在該所儲存資料為「隨意」時，該第一自旋MOSFET及該第二自旋MOSFET兩者共同地設定於該第一磁化狀態中。
可提供該內容可定址記憶體，其中該第一自旋MOSFET及該第二自旋MOSFET中之一者為一n型自旋MOSFET，而另一者為一p型自旋MOSFET。
可提供該內容可定址記憶體，其中該第一自旋MOSFET及該第二自旋MOSFET兩者具有一n型或p型，且其中該第一配線包括經組態以施加一第一電壓至該第一自旋MOSFET之一第一子配線，及經組態以施加不同於該第一電壓之一第二電壓至該第二自旋MOSFET的一第二子配線。
可提供該內容可定址記憶體，其中該第一配線亦施加用於寫入該所儲存資料的一寫入電壓，該寫入電壓大於用於搜尋該搜尋資料之該閘極電壓。
可提供該內容可定址記憶體，其進一步包括：電流線，其經安置以便跨越該對自旋MOSFET之源極或是汲極。
可提供該內容可定址記憶體，其進一步包括：一控制電路，其經組態以藉由以下方式設定該等串聯連接對之自旋MOSFET的磁化狀態：在施加該閘極電壓使得使該等串聯連接對之自旋MOSFET當中的待設定成一第一磁化狀態之自旋MOSFET導電的同時，在一第一方向上施加不小於一預定臨限值之一電流至該等串聯連接對的自旋MOSFET；及在施加該閘極電壓使得使待設定成不同於該第一磁化狀態之一第二磁化狀態的自旋MOSFET導電的同時，在與該第一方向相反之一第二方向上施加不小於該預定臨限值之該電流至該等串聯連接對的自旋MOSFET。
現將參看圖式來描述實施本發明之各種特徵的一般架構。該等圖式及相關聯之描述經提供以說明實施例且不限制本發明之範疇。
一實施例提供一種內容可定址記憶體，其包括：一對自旋MOSFET，其包括：一第一自旋MOSFET，其磁化狀態係根據所儲存資料來設定；及一第二自旋MOSFET，其磁化狀態係根據所儲存資料來設定，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者。
(第一實施例)
下文將參看圖式描述實施例。圖1說明自旋MOS場效電晶體(自旋MOSFET)。自旋MOSFET 1具有源極/汲極(S/D)電極3。S/D電極3係由磁性物質(自旋極化材料)製成並在半導體基板2上彼此分開。在S/D電極3中之一者具有磁化方向為固定之磁性層的同時，S/D電極3中之另一者具有磁化方向為可改變之磁性層。擴散層4分別形成於S/D電極3下。在擴散層4之間，閘極絕緣膜5形成於半導體基板2上，且閘電極6形成於閘極絕緣膜5上。
在自旋MOSFET 1中，當閘極電壓施加至閘電極6時，通道形成於半導體基板2中，且電子在保持自旋極化的同時 經由通道而傳輸。就源極磁性物質之磁化方向與汲極磁性物質之磁化方向之間的關係而言，存在該兩個磁性物質之磁化方向實質上平行的平行狀態及該兩個磁性物質之磁化方向實質上逆平行的逆平行狀態。該兩個磁性物質之間的電阻值根據該兩個磁性物質之磁化方向係平行或是逆平行而變化。平行狀態中之電阻值低於逆平行狀態中之電阻值，使得平行狀態中之輸出電流大於逆平行狀態中的輸出電流。
圖2A及圖2B說明自旋MOSFET之Id-Vd特性及Id-Vg特性。在圖2A及圖2B中，平行磁化中之特性係藉由實線表達，且逆平行磁化中之特性係藉由虛線表達。如圖2A及圖2B中所說明，當磁化方向平行時，電流變得如此之大以使得獲得與普通MOSFET之驅動電流相同的驅動電流。另一方面，當磁化方向逆平行時，電流變得小於平行磁化中之電流。逆平行磁化中之行為基於操作機制而分類成若干類型。舉例而言，當磁性物質中之自旋極化的速率如此低以使得磁阻為低時，展現如藉由圖2A中之類型A所表示的Id-Vd特性。當自旋MOSFET之電極具有如呈半金屬之自旋向上帶或自旋向下帶中之任一者中的間隙時，展現臨限值改變之此Id-Vd特性(圖2A中之類型C)。當散射強烈地發生在汲極區周圍時，展現遷移率減小之此Id-Vd特性(圖2A及圖2B中之類型B)。當圖2A及圖2B中之類型B及類型C之兩種效應出現時，展現遷移率減小同時臨限值改變之此Id-Vd特性(圖2A中之類型D)。此等效應係取決於自旋MOSFET 之電極及基板(通道形成區)之材料及結構而判定，特性可展現為一些操作原理之組合。
根據磁化狀態之電流之間的差可用於讀取源極磁性物質及汲極磁性物質之磁化方向係平行或是逆平行。在以下描述中，當磁化方向為逆平行時，Id-Vd特性經假定為遷移率改變之類型B。儘管例示源極磁性物質與汲極磁性物質之磁化方向之間的關係係在平行狀態與逆平行狀態之間切換的狀況，但只要自旋MOSFET之電阻取決於狀態而變化，該關係便可在其他種類的狀態之間切換。亦即，當自旋MOS之磁化方向以與MTJ(磁性穿隧接面)之狀況中相同之方式平行時，大多數自旋無需被傳輸。
下文將描述產生根據實施例之自旋MOSFET的方法。此處，例示n型自旋MOSFET。如圖3中所說明，氧化矽膜之元件隔離區(STI：淺溝槽隔離)11形成於(例如)具有(100)表面定向並摻雜有約1015 個原子/cm3 之硼(B)的p型矽半導體基板10上。第一半導體區(p井)12係藉由離子/雜質植入同時使用元件隔離區11作為邊界而形成於元件隔離區11之一側上。舉例而言，n型自旋MOSFET形成於第一半導體區12中。另一方面，舉例而言，第二半導體區(n井)13係藉由離子/雜質植入關於元件隔離區11在鄰近於第一半導體區12之區處形成，且p型自旋MOSFET形成於第二半導體區13中。
如圖4中所說明，約1 nm厚之閘極絕緣膜14形成於半導體區12上。舉例而言，氧化矽膜係藉由熱氧化方法而形成 為閘極絕緣膜14。閘極絕緣膜14無需限於此，且例如，可使用具有高於氧化矽膜之介電常數之介電常數的絕緣膜材料(高介電常數絕緣膜)。特定言之，La2 O5 、La2 O3 、CeO2 、ZrO2 、HfO2 、SrTiO3 、PrO3 、LaAlO3 、Si3 N4 、Al2 O3 、Ta2 O5 、TiO2 等可用於閘極絕緣膜14。或者，可使用藉由添加氮或氟至氧化矽膜或高介電常數絕緣膜所形成的絕緣膜。可使用藉由改變此等化合物之組成比率所形成的絕緣膜或藉由組合絕緣膜所形成之複合膜。可使用藉由添加金屬離子至氧化矽所形成的諸如Zr矽酸鹽或Hf矽酸鹽之絕緣膜。
接著，約100 nm至150 nm厚之將充當閘電極的多晶矽膜(用於形成閘電極)係藉由低壓化學汽相沈積(LP-CVD)方法而沈積於閘極絕緣膜14上。如圖5中所說明，閘極絕緣膜14及其上之多晶矽膜係藉由微影及諸如反應性離子蝕刻(RIE)之蝕刻技術而圖案化，以形成具有不大於約30 nm之閘極長度的閘電極15及閘極絕緣膜14。必要時，後氧化經執行以形成1 nm至2 nm厚之氧化膜。
閘電極15之材料不限於多晶矽。舉例而言，可使用所謂之金屬閘極材料(例如，諸如Ti、Ta或W之單一金屬、氮化物、碳化物、氧化物等)。
接著，約8 nm厚之氮化矽膜係藉由LP-CVD方法而沈積於半導體基板10上。氮化矽膜係藉由RIE方法而回蝕以便僅留在閘電極15之側表面上，藉此形成如圖6中所說明之側絕緣膜16。
接著，如圖7中所說明，約10 nm厚之磁性層17(諸如，(CoFe)80 P20 膜)係藉由濺鍍方法而沈積，以便與半導體區12接觸以用於形成自旋MOSFET之源極/汲極區。
接著，如圖8中所說明，在250℃下持續約30秒之退火係(例如)藉由作為第一熱處理之RTA(快速熱退火)而執行，以將(CoFe)80 P20 膜之磷(P)自表面擴散至半導體區12之內部中。因此，n+ 半導體區(雜質擴散區)12A及12B在閘電極15之兩側下形成為半導體區12中之源極/汲極區。
較佳使(CoFe)80 P20 膜中之Co對Fe之組份比率依據原子比率為2：1，且熱處理係在一般引起矽化的低於300℃之溫度下執行。藉由將用於熱處理之溫度設定為低於300℃，可僅引起雜質元素之擴散同時抑制矽化成CoSi、FeSi等。
接著，在450℃下持續約30秒之退火係藉由作為第二熱處理之RTA而執行，以藉此使(CoFe)80 P20 膜17中之CoFe矽化。亦即，如圖9中所說明，(CoFe)80 P20 膜17之至少一部分經處理成矽化物，以分別在n+ 半導體區12A及12B上形成磁性矽化物層18A及18B。回蝕係藉由RIE方法而進一步執行，使得(CoFe)80 P20 膜17作為源電極/汲電極留在矽化物層18A及18B上。且，在此時，矽化物膜19形成於閘電極15上。
藉由第二熱處理，矽化被引起自在n+半導體區與(CoFe)80 P20 膜17之間的界面朝Si基板側的高達約5 nm之深度。由此形成之矽化物層18A及18B為含有Co3 Si與Fe3 Si之混合晶體的磁性層。高自旋極化電流可自磁性層注入至矽 中。豪斯勒(Heusler)合金(Co2 FeSi)亦可根據Co對Fe之組份比率而形成。亦在此狀況下，提供高自旋極化。
亦即，磁性矽化物層18A及18B經形成以與矽接觸，且留下未矽化之磁性層17位於磁性矽化物層18A及18B中之每一者上。磁性矽化物層18A及18B中之每一者的自旋極化高於(CoFe)80 P20 膜(磁性層)17之自旋極化。
在根據此實施例之自旋MOSFET中，在n+ 半導體區12A(12B)與磁性矽化物層18A(18B)之間的界面層具有高濃度之磷(P)。舉例而言，磷(P)之濃度為4×1019 至4×1021 個原子/cm3 。
因此，n型自旋MOSFET係如圖9中所說明而產生。儘管例示閘極部分(閘極絕緣膜14及閘電極15)在源極/汲極區12A及12B形成之前形成的閘極首先製程，但可使用閘極部分在源極/汲極區形成之後形成的閘極最後製程。在閘極最後製程中，虛設閘極形成於閘極形成部分中、源極/汲極區形成，且接著虛設閘極經移除使得閘極部分形成。
第一熱處理(低溫)及第二熱處理(高溫)之次序可顛倒或熱處理之次數可減少至1。甚至在此等狀況下，製程條件仍可經最佳化以形成具有高自旋極化之磁性矽化物層。半導體基板不限於矽，且可使用諸如鍺(Ge)或Si與Ge之混合晶體之半導體基板的另一半導體基板。
使用用於促進自旋注入寫入之MTJ的結構可用於源極及汲極中之任一者或兩者中。穿隧絕緣膜可提供於源電極/汲電極中之每一者與半導體之間以改良自旋注入效率。製 造商可根據設計規格合適地在彼處調適選項。
下文將描述使用上文所提及之自旋MOSFET的CAM之組態及操作。根據此實施例之CAM具有CAM記憶胞如同矩陣而配置的CAM陣列。
圖10說明在根據此實施例之CAM中的儲存1位元資訊的CAM記憶胞之組態。如圖10中所說明，在根據此實施例之CAM記憶胞100中，一對自旋MOSFET經並聯連接，且該對自旋MOSFET之閘極連接至搜尋線SL。CAM記憶胞100藉由使用該對自旋MOSFET而儲存1位元資訊。舉例而言，該對自旋MOSFET經提供為n型自旋MOSFET 40與p型自旋MOSFET 50之組合，以便互補地操作。如在製造CMOS反相器之方法中，n型自旋MOSFET 40及p型自旋MOSFET 50之各別電壓臨限值係基於諸如摻雜濃度等之製程條件而適當地控制，藉此實現常接通或常斷開特性。當對應於搜尋資料「1」之電壓信號係藉由未圖示之控制電路而輸入至n型自旋MOSFET 40及p型自旋MOSFET 50之兩個閘極時，僅n型自旋MOSFET 40接通而p型自旋MOSFET 50斷開。另一方面，當對應於搜尋資料「0」之電壓信號被輸入時，僅p型自旋MOSFET 50接通而n型自旋MOSFET 40斷開。
在該對自旋MOSFET中，對應於待儲存之資料的磁化資訊寫入於n型自旋MOSFET 40中，且與儲存於n型自旋MOSFET 40中之磁化資訊互補的磁化資訊寫入於p型自旋MOSFET 50中。亦即，若平行磁化之磁化資訊寫入於n型 自旋MOSFET 40中，則逆平行磁化之磁化資訊寫入於p型自旋MOSFET 50中，或若逆平行磁化之磁化資訊寫入於n型自旋MOSFET 40中，則平行磁化之磁化資訊寫入於p型自旋MOSFET 50中。在此實施例中，在平行磁化之磁化資訊寫入於n型自旋MOSFET 40中時(在逆平行磁化之磁化資訊寫入於p型自旋MOSFET 50中時)所儲存的資料被認為是「1」。另一方面，在逆平行磁化之磁化資訊寫入於n型自旋MOSFET 40中時(在平行磁化之磁化資訊寫入於p型自旋MOSFET 50中時)所儲存的資料被認為是「0」。
在TCAM(三元CAM)中，搜尋資料之內容係藉由三個值「1」、「0」及「隨意」構成，且當所儲存資料為「隨意」時，平行磁化之磁化資訊寫入於n型自旋MOSFET 40及p型自旋MOSFET 50兩者中。
將參看圖11及圖12來描述圖10中所說明之該對自旋MOSFET的操作。當儲存於CAM記憶胞100中之資料設定為「1」時，n型自旋MOSFET 40被帶進平行磁化狀態(圖11中之「P」)且p型自旋MOSFET 50被帶進逆平行磁化狀態(圖11中之「AP」)。當搜尋資料為「1」時，電壓信號「1」輸入至該對自旋MOSFET之兩個閘極中，且驅動電壓VDD施加至IN，使得電流自IN流至OUT。結果，n型自旋MOSFET 40(平行磁化自旋MOSFET)變得導電以允許電流流動。另一方面，當搜尋資料為「0」時，電壓信號「0」輸入至該對自旋MOSFET之兩個閘極中，且驅動電壓VDD施加至IN，使得電流自IN流至OUT。結果，p型自 旋MOSFET 50(逆平行磁化自旋MOSFET)變得導電以允許電流流動。
當儲存於CAM記憶胞中之資料設定為「0」時，n型自旋MOSFET 40被帶進逆平行磁化狀態且p型自旋MOSFET 50被帶進平行磁化狀態。當搜尋資料為「1」時，電壓信號「1」輸入至該對自旋MOSFET之兩個閘極中且驅動電壓VDD施加至IN，使得電流自IN流至OUT。結果，n型自旋MOSFET 40(逆平行磁化自旋MOSFET)變得導電。另一方面，當搜尋資料為「0」時，電壓信號「0」輸入至該對自旋MOSFET之兩個閘極中且驅動電壓VDD施加至IN，使得電流自IN流至OUT。結果，p型自旋MOSFET 50(平行磁化自旋MOSFET)變得導電。
當儲存於CAM記憶胞中之資料設定為「隨意」時，n型自旋MOSFET 40被帶進平行磁化狀態且p型自旋MOSFET 50被帶進平行磁化狀態。因此，因為在電壓信號「1」輸入至該對自旋MOSFET之兩個閘極中時n型自旋MOSFET 40變得導電且在電壓信號「0」輸入至該對自旋MOSFET之兩個閘極中時p型自旋MOSFET 50變得導電，所以平行磁化自旋MOSFET中之一者變得導電。
亦即，在CAM記憶胞中，在搜尋資料與所儲存資料匹配時電流在平行磁化自旋MOSFET中流動，但在搜尋資料與所儲存資料失配時電流在逆平行磁化自旋MOSFET中流動。
CAM記憶胞之此操作對應於輸出所儲存資料與搜尋資料 之互斥邏輯和(XOR)。圖12說明所儲存資料S與搜尋資料C彼此匹配之狀況及所儲存資料S與搜尋資料C彼此失配之狀況。將儲存於CAM記憶胞中之資料設定為「隨意」的操作等效於將搜尋資料C及其反相值C'輸出為「1」的操作。
圖13及圖14說明在電流在平行磁化自旋MOSFET中流動時的輸出電流及在電流在逆平行磁化自旋MOSFET中流動時的輸出電流。圖13及圖14亦說明表達在電流在平行磁化自旋MOSFET中流動時之輸出電流對在電流在逆平行磁化自旋MOSFET中流動時的輸出電流之比率的磁電流比率(MC比率)。如圖13及圖14中所說明，當電流在平行磁化自旋MOSFET中流動時，與電流在逆平行磁化自旋MOSFET中流動的狀況中相比，電阻為低的且在OUT中流動之電流為大的。結果，藉由比較在OUT中流動之電流與預定臨限值，可進行關於所儲存資料與搜尋資料是否彼此匹配的判定。
圖15說明根據此實施例之CAM陣列之組態。在此實施例中，舉例而言，搜尋資料之一字係由4個位元構成。圖15中所說明之CAM陣列具有不小於儲存於CAM陣列中之可搜尋資料之數目的字數目(n)。一對自旋MOSFET形成1個位元。儘管對應於一字(在此實例中4個位元)之多對自旋MOSFET串聯連接，但圖15為了簡化起見而說明兩個字。儘管圖15說明每一自旋MOS之S及D串聯連接之狀況，但可提供用於量測用於界定閘極電壓之基板電壓的端子。
在根據此實施例之CAM陣列中，當搜尋資料時，驅動電 壓VDD施加至ML(n)IN以使電流自ML(n)IN流至ML(n)OUT，以藉此基於在ML(n)OUT中流動之電流進行關於搜尋資料是否與儲存於字ML(n)中之資訊匹配的判定。
將參看圖16至圖18描述使用根據此實施例之CAM的搜尋。圖16說明在所儲存資料與搜尋資料彼此匹配之狀況下的搜尋之實例。如圖16中所說明，在對應於一字之CAM記憶胞中，形成第一位元之CAM記憶胞101儲存「1」(n型自旋MOSFET經平行磁化，且p型自旋MOSFET經逆平行磁化)。形成第二位元之CAM記憶胞102儲存「0」(n型自旋MOSFET經逆平行磁化，且p型自旋MOSFET經平行磁化)。形成第三位元之CAM記憶胞103儲存「1」(n型自旋MOSFET經平行磁化，且p型自旋MOSFET經逆平行磁化)。形成第四位元之CAM記憶胞104儲存「1」(n型自旋MOSFET經平行磁化，且p型自旋MOSFET經逆平行磁化)。
在此狀態中，所儲存資料與搜尋資料「1011」對照(collate)。亦即，電壓信號「1」輸入至第一位元CAM記憶胞101中的n型自旋MOSFET及p型自旋MOSFET之兩個閘極中，電壓信號「0」輸入至第二位元CAM記憶胞102中之兩個閘極中，電壓信號「1」輸入至第三位元CAM記憶胞103中之兩個閘極中，且電壓信號「1」輸入至第四位元CAM記憶胞104中的兩個閘極中。
因此，在第一位元CAM記憶胞101中，n型自旋MOSFET接通且p型自旋MOSFET斷開。在第二位元CAM記憶胞102 中，n型自旋MOSFET斷開且p型自旋MOSFET接通。在第三位元CAM記憶胞103中，n型自旋MOSFET接通且p型自旋MOSFET斷開。在第四位元CAM記憶胞104中，n型自旋MOSFET接通且p型自旋MOSFET斷開。結果，電流在第一至第四位元之所有平行磁化自旋MOSFET中流動。
另一方面，圖17說明在所儲存資料與搜尋資料彼此失配之狀況下的搜尋之實例。如圖17中所說明，在對應於一字之CAM記憶胞中，所儲存資料為「1010」且搜尋資料為「1011」。在該狀況下，儲存於第四位元CAM記憶胞104中之資料為「0」，亦即，n型自旋MOSFET經逆平行磁化而p型自旋MOSFET經平行磁化。另一方面，電壓信號「1」輸入至第四位元CAM記憶胞104中之兩個閘極中，使得經逆平行磁化之n型自旋MOSFET接通。結果，電流在存在失配的第四位元CAM記憶胞104中之逆平行磁化自旋MOSFET中流動。
以此方式，在所儲存資料與搜尋資料彼此匹配時電流在所有平行磁化自旋MOSFET中流動，但在所儲存資料與搜尋資料關於至少一位元彼此失配時電流在至少一逆平行磁化自旋MOSFET中流動。結果，當所儲存資料與搜尋資料彼此匹配時，與所儲存資料與搜尋資料彼此失配之狀況相比，輸出電流為高的。換言之，電阻為低的。
圖19及圖20說明在電流在對應於4個位元之所有平行磁化自旋MOSFET中流動之狀況下的輸出電流，及在電流在對應於4個位元中之一者之逆平行磁化自旋MOSFET中流 動且電流在對應於剩餘3個位元之平行磁化自旋MOSFET中流動之狀況下的輸出電流。圖19及圖20亦說明磁電流比率。
如圖19及圖20中所說明，存在在僅在平行磁化自旋MOSFET中流動之輸出電流與亦在至少一逆平行磁化自旋MOSFET中流動之輸出電流之間的差。因此，可(例如)藉由提供等效於所有匹配之參考記憶胞基於此等電流之比較來判定命中(hitting)。此參考記憶胞可由具有在平行磁化下的電阻之電晶體形成。舉例而言，如圖21中所說明，可提供比較器70及參考記憶胞60。舉例而言，來自CAM記憶胞104之輸出電流輸入至比較器70中以轉換成電壓，且該電壓與自參考記憶胞60所輸出的信號之電壓比較。參考記憶胞60及比較器70不限於圖21中所說明之形式，而可以各種方式修改。舉例而言，就參考記憶胞而言，可使用搜尋位元列之數目的複數個電晶體，而非使用僅一個電晶體。就比較器而言，可使用無負回饋之一般OP放大器。
圖18說明在存在「隨意」位元之狀況下的搜尋之實例。如圖18中所說明，在對應於一字之CAM記憶胞中，儲存於第四位元CAM記憶胞104中之資料為「隨意」。CAM記憶胞104中之n型自旋MOSFET及p型自旋MOSFET兩者經平行磁化。在此時，電流在所有平行磁化自旋MOSFET中流動，而不管搜尋資料為「1010」或是搜尋資料為「1011」。結果，不管搜尋資料之第四位元，可判定搜尋資料與所儲存資料是否彼此匹配。
儘管例示在所儲存資料設定為「1」時n型自旋MOSFET經平行磁化而p型自旋MOSFET經逆平行磁化使得在搜尋資料為「1」時n型自旋MOSFET接通的狀況，但本發明不限於此。舉例而言，在所儲存資料設定為「1」時p型自旋MOSFET可經平行磁化，使得在搜尋資料為「1」時p型自旋MOSFET接通。組態可形成，使得在搜尋資料與所儲存資料關於所有位元彼此匹配時電流在所有逆平行磁化自旋MOSFET中流動，但在搜尋資料與所儲存資料關於至少一位元彼此匹配時電流在至少一平行磁化自旋MOSFET中流動。亦即，當所儲存資料為「1」或「0」時，根據所儲存資料係「1」或是「0」在資料儲存時將該對自旋MOSFET中之一者平行磁化而將另一者逆平行磁化。在搜尋時，該對自旋MOSFET可操作，使得根據施加至閘電極之電壓，該對自旋MOSFET中之一者變得導電且另一者變得不導電。
下文將參看圖22至圖24描述將所儲存資料寫入至根據此實施例之CAM中。所儲存資料經寫入於一字之單元中。在BCAM(二元CAM)(其中搜尋資料之內容係以兩個值「1」及「0」表達)中，所儲存資料係藉由兩個步驟寫入。在TCAM中，所儲存資料係藉由三個步驟寫入。在以下描述中，例示寫入4個位元「1」、「0」、「1」及「隨意」之狀況。如圖22至圖24中所說明，根據此實施例之CAM具有用於選擇待寫入之字的每一字之傳遞電晶體81及82。
圖22說明用於寫入所儲存資料之第一步驟。首先，具有 足夠大於資料讀取時之值的值的閘極電壓給予待經受寫入之一對自旋MOSFET。在此時，具有足夠大之正值的閘極電壓給予待儲存之資料為「1」或「隨意」之CAM記憶胞，使得n型自旋MOSFET接通。具有足夠大之負值的閘極電壓給予待儲存之資料為「0」的CAM記憶胞，使得p型自旋MOSFET接通。
接著，未圖示之控制電路增加WE以接通傳遞電晶體81及82以將電流自WL傳遞至WL'或自WL'傳遞至WL，以基於自旋注入磁化反轉(關於自旋注入磁化反轉，例如，參見JP-2010-074001-A)而寫入磁化資訊。圖25說明自旋MOSFET之寫入特性。如圖25中所說明，當具有不小於Ith 之正值的電流在自旋MOSFET中流動時，磁化資訊自逆平行磁化改變為平行磁化。當具有不小於Ith 之負值的電流在自旋MOSFET中流動時，磁化資訊自平行磁化改變為逆平行磁化。
在資料寫入時比在資料讀取時足夠大的閘極電壓給予CAM記憶胞的原因係增加資料讀取時間與資料寫入時間之間的操作範圍(margin)。舉例而言，當寫入閘極電壓(例如)不小於2 V時，不可獲得自旋注入磁化反轉出現所必需的不小於Ith 之大電流。因此，藉由將讀取閘極電壓設定為小的(例如，不大於1 V)，在資料讀取時，儘管資料可以小電流讀取，但可防止錯誤資料寫入。
在此實施例中，定義：在電流自WL傳遞至WL'時磁化資訊自平行磁化改變為逆平行磁化，且在電流自WL'傳遞至 WL時磁化資訊自逆平行磁化改變為平行磁化。
當高電壓施加至WL'而WL連接至GND時，不小於Ith 之電流自WL'流至WL，使得逆平行磁化自旋MOSFET改變為平行磁化而平行磁化自旋MOSFET保持平行磁化。以此方式，如圖22中所說明，第一位元CAM記憶胞101中之n型自旋MOSFET、第二位元CAM記憶胞102中之p型自旋MOSFET、第三位元CAM記憶胞103中之n型自旋MOSFET及第四位元CAM記憶胞104中之n型自旋MOSFET經平行磁化。
接著，處理移位至如圖23中所說明之第二步驟。在第二步驟中，與第一步驟中之電壓相反的電壓施加至閘電極。亦即，具有足夠大之負值的閘極電壓給予待儲存之資料為「1」或「隨意」的CAM記憶胞使得p型自旋MOSFET接通，而具有足夠大之正值的閘極電壓給予待儲存之資料為「0」的CAM記憶胞使得n型自旋MOSFET接通。
當與第一步驟相反，高電壓施加至WL而WL'連接至GND時，不小於Ith 之電流自WL流至WL'，使得平行磁化自旋MOSFET改變為逆平行磁化而逆平行磁化自旋MOSFET保持逆平行磁化。因此，如圖23中所說明，第一位元CAM記憶胞101中之p型自旋MOSFET、第二位元CAM記憶胞102中之n型自旋MOSFET、第三位元CAM記憶胞103中之p型自旋MOSFET及第四位元CAM記憶胞104中之p型自旋MOSFET經逆平行磁化。
接著，處理移位至如圖24中所說明之第三步驟。在第三 步驟中，與第一步驟中相同的電壓施加至待儲存之資料為「1」或「0」的CAM記憶胞中之閘電極，而與第一步驟中之電壓相反的電壓施加至待儲存之資料為「隨意」的CAM記憶胞中之閘電極。亦即，具有足夠大之正值的閘極電壓給予待儲存之資料為「1」的CAM記憶胞使得n型自旋MOSFET接通，而具有足夠大之負值的閘極電壓給予待儲存之資料為「0」或「隨意」的CAM記憶胞使得p型自旋MOSFET接通。
當高電壓施加至WL'而WL連接至GND時，如第一步驟中，不小於Ith 之電流自WL'流至WL，使得逆平行磁化自旋MOSFET改變為平行磁化而平行磁化自旋MOSFET保持平行磁化。第四位元CAM記憶胞104中之p型自旋MOSFET經平行磁化。當第三步驟完成時，「1」、「0」及「隨意」中之任一者的所儲存資料經寫入於如圖24中所說明之每一CAM記憶胞中。
儘管已描述在一自旋MOSFET藉由第一步驟而平行磁化且另一自旋MOSFET藉由第二步驟而逆平行磁化的狀況下的寫入程序，但第一步驟及第二步驟之次序可顛倒。儘管「隨意」位元之n型自旋MOSFET藉由第一步驟而平行磁化且「隨意」位元之p型自旋MOSFET藉由第三步驟而平行磁化，但p型自旋MOSFET可藉由第一步驟而平行磁化且n型自旋MOSFET可藉由第三步驟而平行磁化。
以此方式，寫入至CAM中可藉由基本上等效於自旋RAM寫入選擇方法之方法來執行且1位元自旋MOSFET寫 入方法擴展至多位元寫入方法，使得BCAM中之多位元可藉由每字兩個寫入步驟而寫入且TCAM中之多位元可藉由每字三個寫入步驟而寫入。
如上文所描述，根據此實施例之CAM具有串聯連接之多對互補操作自旋MOSFET。因此，CAM可迅速地操作，此係因為與位元經順序地逐個讀取或寫入的CAM相比，位元可被同時處理。此外，非揮發性可藉由自旋MOSFET之使用而達成，且可(例如)藉由停止至未使用之記憶體區塊的電力供應而減少功率消耗。
因為上文所提及之CAM可藉由僅一前端製程而產生，所以可歸因於簡化之配線而促進CAM的設計。舉例而言，與具有電晶體與MTJ之組合的諸如需要電晶體與MTJ之電阻匹配的MRAM型CAM之CAM相比，可在根據此實施例之CAM中抑制電阻的增加。因為根據此實施例之CAM相對而言如此小使得與MRAM型CAM相比配線被縮短，所以RC延遲可經抑制，使得根據此實施例之CAM可更迅速地操作。
(第二實施例)
下文將描述第二實施例。根據此實施例之CAM係由n型自旋MOSFET或是p型自旋MOSFET形成。圖26說明在根據第二實施例之CAM中儲存1位元資訊的CAM記憶胞之組態。根據第二實施例之CAM記憶胞200包括兩個n型自旋MOSFET及兩條搜尋線SL及S'L。一個自旋MOSFET 41連接至SL。另一自旋MOSFET 42連接至S'L。S'L輸入SL之反 相值至自旋MOSFET 42。該對配線SL及S'L之互補輸入值係藉由提供於其間的CMOS反相器實現。儘管每一自旋MOSFET之S及D串聯連接，但可提供用於量測用於界定閘極電壓之基板電壓的端子。
如第一實施例中，在第二實施例中，對應於一字之CAM記憶胞200串聯連接。因為SL之反相值給予配線S'L，所以該對自旋MOSFET操作，使得在自旋MOSFET中之一者接通時，另一自旋MOSFET斷開。就該對自旋MOSFET之磁化資訊而言，如第一實施例中，互補資訊經寫入。亦即，當所儲存資料為「1」時，自旋MOSFET中之一者經平行磁化而另一自旋MOSFET經逆平行磁化。當所儲存資料為「0」時，與所儲存資料為「1」之狀況相反，自旋MOSFET中之一者經逆平行磁化而另一自旋MOSFET經平行磁化。當所儲存資料為「隨意」時，兩個自旋MOSFET經平行磁化。因為根據此實施例之CAM的讀取/寫入方法與第一實施例中之方法相同，所以將省略其描述。
當每一CAM記憶胞如上文所述係由n型自旋MOSFET或是p型自旋MOSFET形成時，儘管與第一實施例相比用於閘極輸入之配線增加，但製程得以簡化，此係因為易於等化該對自旋MOSFET之磁體電流比率(MC比率)。
(第三實施例)
下文將描述第三實施例。此實施例說明在一字大於4個位元之狀況下的CAM。隨著每字之位元的數目增加，讀取信號之電壓減小。圖27及圖28說明在對應於8個位元之多 對自旋MOSFET串聯連接之情況下在電流僅在平行磁化自旋MOSFET中流動的狀況下(在如由圖27及圖28中之「匹配」所表示之搜尋資料與所儲存資料彼此匹配的狀況下)及在電流亦在一逆平行磁化自旋MOSFET中流動的狀況下(在如由圖27及圖28中之「失配」所表示的搜尋資料與所儲存資料彼此有一位元不同的狀況下)的輸出電流及MC比率。圖29及圖30說明在對應於16個位元之多對自旋MOSFET串聯連接之情況下在電流僅在平行磁化自旋MOSFET中流動的狀況下及在電流亦在一逆平行磁化自旋MOSFET中流動之狀況下的輸出電流及MC比率。圖31說明形成一字之位元的數目與在搜尋資料與所儲存資料在讀取時彼此匹配之狀況下的輸出電流與在搜尋資料與所儲存資料在讀取時彼此有一位元失配之狀況下的輸出電流之間的差之間的關係。在一字為4個位元(圖19及圖20)之狀況、一字為8個位元(圖27及圖28)之狀況及一字為16個位元(圖29及圖30)之狀況當中的比較中，因為輸出電流隨著每字之位元的數目增加而減小，所以在「匹配」狀況下之輸出電流與在「失配」狀況下之輸出電流之間的差減小。
因此，每一對自旋MOSFET之MC比率經設定為高。此高的MC比率可(例如)藉由使每一自旋MOSFET具有短的閘極長度或藉由使用具有高自旋極化之磁性電極而獲得。特定言之，當閘極長度達到允許準彈道電子輸送在由於根據CMOS按比例縮放規則按比例朝130 nm、90 nm、65 nm、45 nm、......縮小而使22 nm產生時及之後實體地達成的閘 極長度時，自旋弛豫可藉由自旋散射機制之性質改變來顯著地抑制。作為高自旋極化材料，例如，可自展現由第一原理計算及實驗所確認的半金屬性質(全自旋極化速率100%)且與半導體材料組合在晶格匹配等方面係極佳的基於Co之全豪斯勒合金Co2 MnSi、氧化鈣鈦礦LaSrMnO3 等選擇作為單一磁性物質。或者，諸如Fe、Co、CoFe、CoFeB等之一般磁性材料可與MgO穿隧障壁組合以獲得有效高自旋極化。
因此，甚至在多位元中仍可獲得相對大的信號。亦即，使用自旋MOSFET之CAM之效能可藉由增加MC比率而改良。當使用具有此高的MC比率之每一自旋MOSFET時，CAM可以與根據第一或第二實施例之CAM相同的方式形成，且可以相同方式達成自CAM讀取資料之方法及寫入資料至CAM中的方法。
作為另一方法，感測放大器之多級可經提供以用於放大自多對自旋MOSFET所輸出的信號之電壓。為將每一對自旋MOSFET之輸出電流轉換成電壓並與參考記憶胞進行比較，感測放大器之多級經提供以藉此放大自該對自旋MOSFET所輸出的小信號電壓並輸入經放大信號電壓至比較器。因此，甚至在自該對自旋MOSFET所輸出之信號為小時，仍可區別搜尋資料與所儲存資料彼此匹配之狀況與搜尋資料與所儲存資料彼此失配的狀況。甚至在提供感測放大器之多級時，自CAM讀取資料之方法及寫入資料至CAM中的方法仍可以與第一或第二實施例中相同之方式來 執行。
作為另一方法，一字之搜尋資料可劃分成多級。舉例而言，當一字係由8個位元構成時，搜尋可藉由由4個位元分開之兩個CAM區塊來執行。當搜尋資料與所儲存資料在該兩個區塊中彼此匹配時，可進行一字之搜尋資料與所儲存資料匹配的判定。當搜尋係在多級中執行時，用於搜尋之速度未減小，此係因為與所有位元係藉由串聯連接之CAM記憶胞來搜尋的狀況相比，搜尋經同時執行。因為搜尋係藉由分開之區塊來執行，所以至不必要區塊之電力供應可斷開，且功率消耗可減少。甚至當搜尋係在多級中執行時，自CAM讀取資料之方法及寫入資料至CAM中的方法仍可如第一或第二實施例中而執行。
(第四實施例)
下文將描述第四實施例。在此實施例中，磁化資訊係藉由電流誘發之磁場而寫入。為藉由電流誘發之磁場寫入磁化資訊，磁場寫入線經提供以便垂直於自旋MOSFET之源極或是汲極。圖32說明在磁場寫入線經提供以便垂直於汲極以使得磁化資訊寫入於汲極中之狀況下的CAM陣列之實例。圖32中說明根據此實施例之CAM陣列的一部分。藉由電流誘發之磁場寫入磁化資訊使用藉由同時施加電流至經安置以便彼此交叉之磁場寫入線所誘發的合成磁場。在靠近電流同時流動的磁場寫入線之交叉點所安置的自旋MOSFET中，磁化之反轉係藉由合成磁場而引起。
舉例而言，例示圖32中之第一位元CAM記憶胞101之磁 化資訊經寫入的狀況。藉由施加電流至圖32中之右側的磁場寫入線WW1 ，向上之磁場在磁場寫入線WW1 所跨越的每一自旋MOSFET中產生。藉由施加電流至圖32中之上側的磁場寫入線WB1 ，左側磁場在磁場寫入線WB1 所跨越的每一自旋MOSFET中產生。結果，當電流同時施加至磁場寫入線WW1 及WB1 時，左上側磁場在CAM記憶胞101之n型自旋MOSFET中產生。自旋MOSFET之電極結構經形成，使得磁場之方向充當易磁化軸線。因此，有可能寫入指出電流施加至圖32中上側之磁場寫入線WB1 同時電流施加至圖32中右側之磁場寫入線WW1 的狀況與電流施加至圖32中下側之磁場寫入線WB1 同時電流施加至圖32中左側之磁場寫入線WW1 的狀況不同的磁化資訊。當在CAM記憶胞101之n型自旋MOSFET中寫入磁化資訊完成時，藉由使用磁場寫入線WW1 及WB1 在CAM記憶胞101之p型自旋MOSFET中寫入磁化資訊。因為在p型自旋MOSFET中寫入磁化資訊之方法與在n型自旋MOSFET中寫入磁化資訊的方法相同，所以將省略其描述。
對於自根據此實施例之CAM讀取資料，可使用與根據第一實施例之讀取方法相同的方法。儘管圖32說明藉由實例使用一對n型及p型自旋MOSFET的狀況，但可如第二實施例中使用n型自旋MOSFET對或是p型自旋MOSFET對。
如上文所描述，因為與磁化資訊係藉由上文所描述之自旋注入磁化反轉寫入的CAM相比，在元件大小減小時，磁化資訊係藉由電流誘發之磁場寫入的CAM在寫入所需之能 量方面係較大的，所以可能需要用於避免閘極輸入配線的設計。舉例而言，可避免洩漏磁場或其類似者的影響以抑制電容性耦合。另一方面，舉例而言，當自旋MOSFET電極之大小不小於100 nm時，可如根據此實施例之CAM中提供磁場寫入線以控制寫入。在此狀況下，因為元件讀取配線及元件寫入配線經獨立地提供，所以此等配線可經單獨地最佳化。
根據實施例之CAM可在小的電路面積中以低的功率消耗迅速地操作。本發明不限於前述實施例，而可在不脫離本發明之範疇的情況下合適地改變。
儘管已描述某些實施例，但此等實施例僅藉由實例呈現，且不欲限制本發明之範疇。上文所描述之實施例可以各種方式改變；例如，可在不脫離本發明之精神的情況下將各種省略、替代及改變應用於上文所描述之實施例。不僅上文所提及之實施例而且屬於本發明之範疇及精神的其修改形式將藉由申請專利範圍及其等效物涵蓋。
1‧‧‧自旋MOSFET
2‧‧‧半導體基板
3‧‧‧源極/汲極(S/D)電極
4‧‧‧擴散層
5‧‧‧閘極絕緣膜
6‧‧‧閘電極
10‧‧‧p型矽半導體基板
11‧‧‧元件隔離區
12‧‧‧第一半導體區/p井
12A‧‧‧n+ 半導體區(雜質擴散區)/源極/汲極區
12B‧‧‧n+ 半導體區(雜質擴散區)/源極/汲極區
13‧‧‧第二半導體區/n井
14‧‧‧閘極絕緣膜
15‧‧‧閘電極
16‧‧‧側絕緣膜
17‧‧‧磁性層/(CoFe)80 P20 膜
18A‧‧‧磁性矽化物層
18B‧‧‧磁性矽化物層
19‧‧‧矽化物膜
40‧‧‧n型自旋MOSFET
41‧‧‧自旋MOSFET
42‧‧‧自旋MOSFET
50‧‧‧p型自旋MOSFET
60‧‧‧參考記憶胞
70‧‧‧比較器
81‧‧‧傳遞電晶體
82‧‧‧傳遞電晶體
100‧‧‧CAM記憶胞
101‧‧‧第一位元CAM記憶胞
102‧‧‧第二位元CAM記憶胞
103‧‧‧第三位元CAM記憶胞
104‧‧‧第四位元CAM記憶胞
105‧‧‧CAM記憶胞
106‧‧‧CAM記憶胞
107‧‧‧CAM記憶胞
108‧‧‧CAM記憶胞
200‧‧‧CAM記憶胞
C‧‧‧搜尋資料
C'‧‧‧搜尋資料之反相值
S‧‧‧所儲存資料
SL‧‧‧搜尋線
S'L‧‧‧搜尋線
SL1 ‧‧‧搜尋線
SL2 ‧‧‧搜尋線
SL3 ‧‧‧搜尋線
SL4 ‧‧‧搜尋線
Vdd‧‧‧驅動電壓
WB1 ‧‧‧磁場寫入線
WB2 ‧‧‧磁場寫入線
WB3 ‧‧‧磁場寫入線
WB4 ‧‧‧磁場寫入線
WW1 ‧‧‧磁場寫入線
圖1說明自旋MOSFET。
圖2A及圖2B說明自旋MOSFET之特性。
圖3至圖9說明產生根據一實施例之自旋MOSFET的方法。
圖10說明根據實施例之CAM記憶胞。
圖11及圖12說明CAM記憶胞之操作。
圖13及圖14說明根據自旋MOSFET之磁化方向係平行或 是逆平行的自旋MOSFET之輸出電流。
圖15說明根據實施例之CAM陣列。
圖16至圖18說明使用根據實施例之CAM的搜尋。
圖19及圖20說明四位元CAM記憶胞之特性。
圖21說明根據實施例之CAM陣列之一部分。
圖22至圖25說明使用根據實施例之CAM的寫入。
圖26說明根據第二實施例之CAM陣列。
圖27及圖28說明八位元CAM記憶胞之特性。
圖29及圖30說明十六位元CAM記憶胞之特性。
圖31說明CAM陣列中位元之數目與讀取電流差之間的關係。
圖32說明根據第四實施例之CAM陣列之一部分。
101‧‧‧第一位元CAM記憶胞
102‧‧‧第二位元CAM記憶胞
103‧‧‧第三位元CAM記憶胞
104‧‧‧第四位元CAM記憶胞
105‧‧‧CAM記憶胞
106‧‧‧CAM記憶胞
107‧‧‧CAM記憶胞
108‧‧‧CAM記憶胞

Claims (18)

  1. 一種內容可定址記憶體，其包含：一對自旋MOSFET，其包括：一第一自旋MOSFET，其磁化狀態係根據所儲存資料來設定；及一第二自旋MOSFET，其磁化狀態係根據該所儲存資料來設定，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者；其中該所儲存資料包括三個值「1」、「0」及「隨意(Don't care)」，其中，在該所儲存資料為「1」或「0」時，該第一自旋MOSFET設定於一第一磁化狀態中而該第二自旋MOSFET設定於一第二磁化狀態中，使得其電阻彼此區別，且其中，在該所儲存資料為「隨意」時，該第一自旋MOSFET及該第二自旋MOSFET兩者共同地設定於該第一磁化狀態中。
  2. 如請求項1之內容可定址記憶體，其中該第一自旋MOSFET及該第二自旋MOSFET兩者 具有一n型或p型，且其中該第一配線包括經組態以施加一第一電壓至該第一自旋MOSFET之一第一子配線，及經組態以施加不同於該第一電壓之一第二電壓至該第二自旋MOSFET的一第二子配線。
  3. 一種內容可定址記憶體，其包含：一對自旋MOSFET，其包括：一第一自旋MOSFET，其磁化狀態係根據所儲存資料來設定；及一第二自旋MOSFET，其磁化狀態係根據該所儲存資料來設定，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者；其中該第一自旋MOSFET及該第二自旋MOSFET中之一者為一n型自旋MOSFET，而另一者為一p型自旋MOSFET。
  4. 如請求項1或3之內容可定址記憶體，其中複數對自旋MOSFET經串聯連接，且其中該第二配線施加該電流至該等對自旋MOSFET。
  5. 如請求項1或3之內容可定址記憶體，其進一步包含： 一比較器，其經組態以比較該對自旋MOSFET之一輸出信號與一參考值以藉此判定該所儲存資料與該搜尋資料是否彼此匹配。
  6. 如請求項1或3之內容可定址記憶體，其中該所儲存資料包括兩個值，且其中，在該對自旋MOSFET中，該第一自旋MOSFET及該第二自旋MOSFET中之一者經磁化以具有與另一者相比而言較高的一電阻。
  7. 如請求項1或3之內容可定址記憶體，其中該第一配線亦施加用於寫入該所儲存資料之一寫入電壓，該寫入電壓大於用於搜尋該搜尋資料之該閘極電壓。
  8. 如請求項1或3之內容可定址記憶體，其進一步包含：電流線，其經安置以便跨越該對自旋MOSFET之源極或是汲極。
  9. 一種內容可定址記憶體，其包含：一對自旋MOSFET，其包括：一第一自旋MOSFET，其磁化狀態係根據所儲存資料來設定；及一第二自旋MOSFET，其磁化狀態係根據該所儲存資料來設定，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第 一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者；其中複數對自旋MOSFET經串聯連接，且其中該第二配線施加該電流至該等對自旋MOSFET；該內容可定址記憶體進一步包含：一控制電路，其經組態以藉由以下方式來設定該等串聯連接對之自旋MOSFET之磁化狀態：在施加該閘極電壓使得使該等串聯連接對之自旋MOSFET當中的待設定成一第一磁化狀態之自旋MOSFET導電的同時，在一第一方向上施加不小於一預定臨限值之一電流至該等串聯連接對的自旋MOSFET，及在施加該閘極電壓使得使待設定成不同於該第一磁化狀態之一第二磁化狀態的自旋MOSFET導電的同時，在與該第一方向相反之一第二方向上施加不小於該預定臨限值之該電流至該等串聯連接對的自旋MOSFET。
  10. 一種內容可定址記憶體，其包含：一對自旋MOSFET，其包括：一第一自旋MOSFET，在所儲存資料為一第一值時其磁化狀態設定於一第一狀態中且在該所儲存資料為一第二值時該磁化狀態設定於一第二狀態中；及一第二自旋MOSFET，在該所儲存資料為該第一值時其磁化狀態設定於該第二狀態中且在該所儲存資料 為該第二值時該磁化狀態設定於該第一狀態中，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者；其中該所儲存資料包括三個值「1」、「0」及「隨意」，其中，在該所儲存資料為「1」或「0」時，該第一自旋MOSFET設定於一第一磁化狀態中而該第二自旋MOSFET設定於一第二磁化狀態中，使得其電阻彼此區別，且其中，在該所儲存資料為「隨意」時，該第一自旋MOSFET及該第二自旋MOSFET兩者共同地設定於該第一磁化狀態中。
  11. 如請求項10之內容可定址記憶體，其中該第一自旋MOSFET及該第二自旋MOSFET兩者具有一n型或p型，且其中該第一配線包括經組態以施加一第一電壓至該第一自旋MOSFET之一第一子配線，及經組態以施加不同於該第一電壓之一第二電壓至該第二自旋MOSFET的一第二子配線。
  12. 一種內容可定址記憶體，其包含： 一對自旋MOSFET，其包括：一第一自旋MOSFET，在所儲存資料為一第一值時其磁化狀態設定於一第一狀態中且在該所儲存資料為一第二值時該磁化狀態設定於一第二狀態中；及一第二自旋MOSFET，在該所儲存資料為該第一值時其磁化狀態設定於該第二狀態中且在該所儲存資料為該第二值時該磁化狀態設定於該第一狀態中，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋MOSFET及該第二自旋MOSFET兩者；其中該第一自旋MOSFET及該第二自旋MOSFET中之一者為一n型自旋MOSFET，而另一者為一p型自旋MOSFET。
  13. 如請求項10或12之內容可定址記憶體，其中複數對自旋MOSFET經串聯連接，且其中該第二配線施加該電流至該等對自旋MOSFET。
  14. 如請求項10或12之內容可定址記憶體，其進一步包含：一比較器，其經組態以比較該對自旋MOSFET之一輸出信號與一參考值以藉此判定該所儲存資料與該搜尋資料是否彼此匹配。
  15. 如請求項10或12之內容可定址記憶體， 其中該所儲存資料包括兩個值，且其中，在該對自旋MOSFET中，該第一自旋MOSFET及該第二自旋MOSFET中之一者經磁化以具有與另一者相比而言較高的一電阻。
  16. 如請求項10或12之內容可定址記憶體，其中該第一配線亦施加用於寫入該所儲存資料之一寫入電壓，該寫入電壓大於用於搜尋該搜尋資料之該閘極電壓。
  17. 如請求項10或12之內容可定址記憶體，其進一步包含：電流線，其經安置以便跨越該對自旋MOSFET之源極或是汲極。
  18. 一種內容可定址記憶體，其包含：一對自旋MOSFET，其包括：一第一自旋MOSFET，在所儲存資料為一第一值時其磁化狀態設定於一第一狀態中且在該所儲存資料為一第二值時該磁化狀態設定於一第二狀態中；及一第二自旋MOSFET，在該所儲存資料為該第一值時其磁化狀態設定於該第二狀態中且在該所儲存資料為該第二值時該磁化狀態設定於該第一狀態中，該第二自旋MOSFET與該第一自旋MOSFET並聯連接；一第一配線，其經組態以施加一閘極電壓，使得該第一自旋MOSFET及該第二自旋MOSFET中之任一者根據搜尋資料變得導電；及一第二配線，其經組態以施加一電流至該第一自旋 MOSFET及該第二自旋MOSFET兩者；其中複數對自旋MOSFET經串聯連接，且其中該第二配線施加該電流至該等對自旋MOSFET；該內容可定址記憶體進一步包含：一控制電路，其經組態以藉由以下方式來設定該等串聯連接對之自旋MOSFET的磁化狀態：在施加該閘極電壓使得使該等串聯連接對之自旋MOSFET當中的待設定成一第一磁化狀態之自旋MOSFET導電的同時，在一第一方向上施加不小於一預定臨限值之一電流至該等串聯連接對的自旋MOSFET，及在施加該閘極電壓使得使待設定成不同於該第一磁化狀態之一第二磁化狀態的自旋MOSFET導電的同時，在與該第一方向相反之一第二方向上施加不小於該預定臨限值之該電流至該等串聯連接對的自旋MOSFET。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2626861B1 (en) * 2012-02-13 2015-01-07 Crocus Technology S.A. High speed magnetic random access memory-based ternary CAM
KR20140134068A (ko) * 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 스핀 트랜지스터 및 이 스핀 트랜지스터를 포함하는 반도체 장치, 메모리 장치, 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
WO2016035171A1 (ja) * 2014-09-03 2016-03-10 株式会社日立製作所 半導体集積回路装置
US9543013B1 (en) 2015-06-05 2017-01-10 University Of South Florida Magnetic tunnel junction ternary content addressable memory
US9728259B1 (en) 2016-03-15 2017-08-08 Qualcomm Technologies, Inc. Non-volatile (NV)-content addressable memory (CAM) (NV-CAM) cells employing differential magnetic tunnel junction (MTJ) sensing for increased sense margin
WO2019119395A1 (zh) * 2017-12-22 2019-06-27 大连理工大学 查表型硬件搜索引擎
US10650892B2 (en) * 2018-04-23 2020-05-12 Ferroelectric Memory Gmbh Ternary memory cell and ternary memory cell arrangement
US11232838B2 (en) * 2020-01-24 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric FET-based content addressable memory
CN113421879B (zh) * 2021-08-24 2021-12-28 浙江毫微米科技有限公司 高速缓存内容寻址存储器和存储芯片封装结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220161A1 (en) * 2005-03-31 2006-10-05 Yoshiaki Saito Spin-injection FET
US20080017843A1 (en) * 2006-07-19 2008-01-24 Tokyo Electron Limited Spintronic transistor
US20080061332A1 (en) * 2006-09-08 2008-03-13 Kabushiki Kaisha Toshiba Spin mosfet
US20080067501A1 (en) * 2002-07-25 2008-03-20 Japan Science And Technology Spin transistor based on the spin-filter effect, and non-volatile memory using spin transistors
US20090179667A1 (en) * 2008-01-11 2009-07-16 Kabushiki Kaisha Toshiba Reconfigurable logic circuit
US20100073025A1 (en) * 2008-09-25 2010-03-25 Kabushiki Kaisha Toshiba Programmable logic circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2601146B2 (ja) * 1993-08-09 1997-04-16 日本電気株式会社 連想記憶装置
JP3585256B2 (ja) * 1994-04-08 2004-11-04 シャープ株式会社 半導体集積化メモリ
JP2002334585A (ja) * 2001-05-02 2002-11-22 Sony Corp 半導体記憶装置
JP4516137B2 (ja) * 2008-03-27 2010-08-04 株式会社東芝 半導体集積回路
JP4966277B2 (ja) 2008-09-19 2012-07-04 株式会社東芝 スピンｍｏｓ電界効果トランジスタ
KR101333337B1 (ko) * 2009-01-30 2013-11-25 신닛테츠스미킨 카부시키카이샤 에피텍셜 탄화규소 단결정 기판 및 그 제조 방법
JP5075863B2 (ja) * 2009-03-24 2012-11-21 株式会社東芝 スピントランジスタ、このスピントランジスタを備えたリコンフィギャラブル論理回路および磁気メモリ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067501A1 (en) * 2002-07-25 2008-03-20 Japan Science And Technology Spin transistor based on the spin-filter effect, and non-volatile memory using spin transistors
US20060220161A1 (en) * 2005-03-31 2006-10-05 Yoshiaki Saito Spin-injection FET
US20070115716A1 (en) * 2005-03-31 2007-05-24 Yoshiaki Saito Spin-injection fet
US20080017843A1 (en) * 2006-07-19 2008-01-24 Tokyo Electron Limited Spintronic transistor
US20080061332A1 (en) * 2006-09-08 2008-03-13 Kabushiki Kaisha Toshiba Spin mosfet
US20090179667A1 (en) * 2008-01-11 2009-07-16 Kabushiki Kaisha Toshiba Reconfigurable logic circuit
US20100073025A1 (en) * 2008-09-25 2010-03-25 Kabushiki Kaisha Toshiba Programmable logic circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Pagiamtzis, K. et al.,"Content-addressable memory (CAM) circuits and architectures: a tutorial and survey",IEEE Journal of Solid-State Circuits, Volume: 41 , Issue: 3 , March 2006 *

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Publication number Publication date
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JP5778945B2 (ja) 2015-09-16
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CN102651234B (zh) 2015-04-08
JP2012174330A (ja) 2012-09-10
TW201237871A (en) 2012-09-16

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