JP2011048894A5

JP2011048894A5 -

Info

Publication number: JP2011048894A5
Application number: JP2010180536A
Authority: JP
Filing date: 2010-08-11
Publication date: 2013-10-03
Anticipated expiration: 2030-08-11

Claims

１つ又は複数のアドレスを格納するためのメモリ・デバイスであって、
一致ラインと、
第１のメモリ・セルであって、第２のメモリ素子と前記一致ラインとに結合した第１のメモリ素子を含み、さらに、前記第１のメモリ素子に結合し、かつ第１のアクセス・ラインを有する第１のアクセス・デバイスと、前記第２のメモリ素子に結合し、かつ第２のアクセス・ラインを有する第２のアクセス・デバイスとを含み、第１の値を格納するように構成された、第１のメモリ・セルと、
第２のメモリ・セルであって、第４のメモリ素子と前記一致ラインとに結合した第３のメモリ素子を含み、さらに、前記第３のメモリ素子に結合し、かつ第３のアクセス・ラインを有する第３のアクセス・デバイスと、前記第４のメモリ素子に結合し、かつ第４のアクセス・ラインを有する第４のアクセス・デバイスとを含み、第２の値を格納するように構成された、第２のメモリ・セルと、を含み、
前記アクセス・ラインの各々は、前記第１及び第２の値の異なる組み合わせである信号を受信する、メモリ・デバイス。
前記メモリ・デバイスが連想メモリであり、前記第１の値は論理値１又は論理値０とすることができ、前記第２の値は論理値１又は論理値０とすることができる、請求項１に記載のメモリ・デバイス。
前記メモリ・デバイスが三値連想メモリであり、前記第１の値は論理値１、論理値０、又は「ドントケア」とすることができ、前記第２の値は論理値１、論理値０、又は「ドントケア」とすることができる、請求項１に記載のメモリ・デバイス。
前記第１、第２、第３、及び第４のメモリ素子が、抵抗メモリ素子である、請求項１に記載のメモリ・デバイス。
前記第１、第２、第３、及び第４のメモリ素子が、相変化材料で形成される、請求項４に記載のメモリ・デバイス。
全ての前記アクセス・ラインが、前記第１及び第２の値の組み合わせに結合する、請求項１に記載のメモリ・デバイス。
前記第１のアクセス・ラインが、前記第１の値の補数と前記第２の値の補数との組み合わせに結合し、
前記第２のアクセス・ラインが、前記第１の値の前記補数と前記第２の値との組み合わせに結合し、
前記第３のアクセス・ラインが、前記第１の値と前記第２の値の前記補数との組み合わせに結合し、
前記第４のアクセス・ラインが、前記第１の値と前記第２の値とに結合する、請求項６に記載のメモリ・デバイス。
前記第１、第２、第３、及び第４のアクセス・デバイスが全て、ゲート端子を含むトランジスタである、請求項１に記載のメモリ・デバイス。
前記アクセス・ラインの各々がゲート端子に結合する、請求項８に記載のメモリ・デバイス。
前記一致ラインに結合した第３のメモリ・セルをさらに含む、請求項１に記載のメモリ・デバイス。
連想メモリを動作させる方法であって、
入力ベクトルを復号器において受信するステップと、
前記入力ベクトルを復号するステップであって、前記復号が、前記入力ベクトルを複数の２ビット・グループに分割すること、及び前記グループの各々に対して論理演算を実施して複数のアドレス指定値を作成することを含む、復号するステップと、
前記アドレス指定値を、前記連想メモリ内のメモリ・セルに結合されたアクセス・ラインに送信するステップと、
前記連想メモリ内の、前記メモリ・セルに結合された一致ラインの抵抗値を測定するステップと、を含む方法。
前記一致ラインをプリチャージするステップをさらに含む、請求項１１に記載の方法。
前記復号するステップが、
前記複数の２ビット・グループのうちの最初のグループの第１ビットの前記補数と、前記複数の２ビット・グループのうちの最初のグループの第２ビットの前記補数とのＡＮＤ演算を行うことによって、第１のアクセス信号を形成するステップと、
前記第１ビットの前記補数と前記第２ビットとのＡＮＤ演算を行うことによって、第２のアクセス信号を形成するステップと、
前記第１ビットと前記第２ビットの前記補数とのＡＮＤ演算を行うことによって、第３のアクセス信号を形成するステップと、
前記第１ビットと前記第２ビットとのＡＮＤ演算を行うことによって、第４のアクセス信号を形成するステップとを含む、請求項１１に記載の方法。
前記形成するステップが、ハードウェア復号器によって行われる、請求項１３に記載の方法。
前記送信するステップが、
前記第１、第２、第３、及び第４のアクセス信号を、前記アクセス・ラインのうちの異なる１つずつに与えるステップを含む、請求項１３に記載の方法。
一致ラインに結合した複数のメモリ・セルを含む連想メモリと、
前記連想メモリに与えられた特定の入力が前記連想メモリ内に含まれているかどうかを前記一致ラインの抵抗レベルを監視することによって判定する、前記連想メモリに結合された一致チェック・デバイスと、
入力アドレスを受信し、前記アドレス由来のビットのうちの少なくとも二つを四つの一意的出力に復号する、前記連想メモリに結合された復号器と
を含む、メモリ・システム。
第１の一意的出力が第１のアクセス・ラインに結合され、かつ第２の一意的出力が第２のアクセス・ラインに結合され、前記第１のアクセス・ライン及び前記第２のアクセス・ラインの両方が前記連想メモリ内の第１のメモリ・セルに接続される、請求項１６に記載のシステム。
第３の一意的出力が第３のアクセス・ラインに結合され、かつ第４の一意的出力が第４のアクセス・ラインに結合され、前記第３のアクセス・ライン及び前記第４のアクセス・ラインの両方が前記連想メモリ内の第２のメモリ・セルに接続される、請求項１７に記載のシステム。
前記複数のメモリ・セルが、相変化材料によって形成される、請求項１６に記載のシステム。
前記連想メモリが、三値連想メモリである、請求項１７に記載のシステム。