CN215815200U - 基于忆阻元件和蕴含逻辑的自纠错存储单元 - Google Patents

Abstract

本实用新型公开了一种基于忆阻元件和蕴含逻辑的自纠错存储单元，包括一选通管；用于存储写入时的数据的第一忆阻器；用于辅助判断第一忆阻器是否写入正确的第二忆阻器；一定值电阻；所述选通管的源极经定值电阻电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极和第二忆阻器的负极，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端。本实用新型能够有效降低实现蕴含操作的难度，提高该存储单元的实际可行性，以及能够完全避免在写入过程中阵列中其他单元的误操作。

Description

基于忆阻元件和蕴含逻辑的自纠错存储单元

技术领域

本实用新型涉及集成电路存储器基本电路设计领域，具体涉及一种基于忆阻元件和蕴含逻辑的自纠错存储单元。

背景技术

参见图1所示，为现有的基于蕴含逻辑的自容错忆阻存储单元(1T2M1R存储单元，所展示单元选用NMOS作为选通管)结构示意图，其中忆阻器M1用于存储写入时的数据，忆阻器M2用于辅助判断忆阻器M1是否写入正确。具体的写入时序请参见图2和图3所示，其中，图2为1T2M1R存储单元写1时序图，图3为1T2M1R存储单元写0时序图。

该单元在一个完整的写入操作中包含了一个蕴含逻辑过程，蕴含逻辑是一种布尔逻辑。2010年8月，美国惠普实验室发表在《Nature》的文章描述了一种基于忆阻器的蕴含逻辑实现，其最简单的结构参见图4所示，由两个忆阻器和一个定值电阻组成，在两个忆阻器正极分别施加V_cond与V_SET(V_SET为忆阻器的置“1”(忆阻器阻态置低)电压，V_cond小于V_SET)。蕴含逻辑的真值表如表1所示：

表1：蕴含操作真值表

P	Q	P→Q
			H(0)	H(0)	L(1)
H(0)	L(1)	L(1)
			L(1)	H(0)	H(0)
L(1)	L(1)	L(1)

现有的忆阻存储单元结构可以在读取单元存储值的同时检测出自身是否写入失效以及识别出具体为哪种失效模式，但该结构存在着缺陷：由于该单元在进行蕴含操作时不要求对该单元进行选通，那么用该单元构成存储阵列时，对单个单元进行蕴含操作时会影响到其他单元的存储值，参见图5所示：

一般来说，WL字选信号为X方向，BL、CL以及DL位选信号为Y方向，如果现在要对第一行第一列的单元进行写操作，那么当进行步骤2即单元蕴含操作时，第一行字选信号WL无需开启，与此同时第一列整条BL、CL线上的电平都将是满足蕴含操作的电平，由于该单元的蕴含操作没有WL字线选通，所以，一整列的单元都会进行蕴含操作。从蕴含操作真值表1中可以得知，该操作会对存“1”即忆阻器M1与忆阻器M2均为低阻态)单元不会造成影响，然而会使存“0”(即忆阻器M1与忆阻器M2均为高阻态)单元的忆阻器M2阻态发生变化，而且按照1T2M1R单元容错读取原理来看，进行误蕴含的存“0”单元内部M1、M2将会分别是高阻态(H)和低阻态(L)，这将会影响后续这些无蕴含单元的写入操作。

此外，蕴含操作是一种针对理想忆阻器件的逻辑操作，只有当忆阻器高阻态R_H、低阻态R_L和定制电阻R_g阻值严格满足条件R_H＞＞R_g＞＞R_L时，才能实现蕴含操作。然而根据目前忆阻器制造工艺来看，这样理想的状态是很难达到的。

所以，如何优化该单元减少以上提到的缺陷对存取的影响，对现有的1T2M1R存储单元结构重构，是本领域技术人员所要解决的问题。

发明内容

本实用新型目的是提供一种基于忆阻元件和蕴含逻辑的自纠错存储单元，能够有效降低实现蕴含操作的难度，提高该存储单元的实际可行性，以及能够完全避免在写入过程中阵列中其他单元的误操作。

本实用新型的技术方案是：一种基于忆阻元件和蕴含逻辑的自纠错存储单元，该存储单元包括

一选通管；

用于存储写入时的数据的第一忆阻器；

用于辅助判断第一忆阻器是否写入正确的第二忆阻器；

一定值电阻；

所述选通管的源极经定值电阻电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极和第二忆阻器的负极，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端。

上述技术方案中，所述选通管选用NMOS管或者PMOS管作为选通管。

上述技术方案中，所述选通管被配置为在进行蕴含操作时对该存储单元进行选通。

上述技术方案中，所述WL端被配置为对选通管选通使能。

上述技术方案中，所述WL端被配置为选用NMOS管作为选通管在写入时保持在高电平或者选用PMOS管作为选通管在写入时保持在低电平。

本实用新型的优点是：

本实用新型的存储单元通过将现有存储单元内与两个忆阻器的底端电性连接的定值电阻移动至选通管的源极，并将定值电阻的另一端作为DL操作电平的输入端，与现有的存储单元相比，在同等忆阻器的高低阻值条件下，本实用新型的存储单元的定值电阻只需很小的阻值就可以实现蕴含操作，大大地提高了存储单元的实际可行性，且能够完全避免在写入过程中阵列中其他单元的误操作。

附图说明

下面结合附图及实施例对本实用新型作进一步描述：

图1为背景技术中现有1T2M1R存储单元结构图。

图2为背景技术中现有1T2M1R存储单元写1时序图。

图3为背景技术中现有1T2M1R存储单元写0时序图。

图4为背景技术中蕴含操作结构示意图。

图5为背景技术中现有1T2M1R存储单元搭建的m行n列存储阵列示意图。

图6为本实用新型实施例中1T2M1R存储单元结构图。

图7为本实用新型的1T2M1R存储单元搭建的m行n列存储阵列示意图。

具体实施方式

实施例：

参见图6所示，本实用新型提供一种基于忆阻元件和蕴含逻辑的自纠错存储单元(以NMOS作为选通管为例)，其通过将现有存储单元内与两个忆阻器的底端电性连接的定值电阻移动至选通管的源极，并将定值电阻的另一端作为DL操作电平的输入端，具体地，该存储单元包括

一选通管NM1；

用于存储写入时的数据的第一忆阻器M1；

用于辅助判断第一忆阻器M1是否写入正确的第二忆阻器M2；

一定值电阻R_g；

所述选通管NM1的源极经定值电阻R_g电性连接到DL端，所述选通管NM1的栅极电性连接到WL端，所述选通管NM1的漏极分别电性连接到第一忆阻器M1的负极和第二忆阻器M2的负极，所述第一忆阻器M1的正极电性连接到BL端，所述第二忆阻器M2的正极电性连接到CL端。

在一种实施方式中，所述选通管选用NMOS选通管，在另一种实施方式中，其也可选用PMOS管。

本实用新型的存储单元将蕴含操作为WL字线选通使能，即现有的存储单元的写入操作时序图2、3中的WL端需要一直保持高电平，现有存储单元结构的BL、CL与DL的时序依旧保持不变，这样便完成一次完整的写入操作。此外，现有存储单元结构的容错读取以及检错纠错方案也仍然适用于本实用新型的存储单元结构。不同的是，本实用新型的存储单元结构蕴含操作中引入了导通选通管(本示例中是导通的NMOS管)，此时MOS管的导通电流与导通电阻的引入，解除了蕴含操作中定值电阻R_g要严格符合R_H＞＞R_g＞＞R_L的限制。根据实验模拟结果显示，与现有的存储单元结构相比，同等忆阻器高低阻值的条件下，本实用新型的存储单元的定值电阻R_g只需要很小的阻值就可以实现蕴含操作，这也大大地提高了该单元的实际可行性。

参见图7所示，与现有的存储阵列类似，WL字选线为X方向，BL、CL和DL位选线为Y方向，现在若要对第一行第一列存储单元进行一次写操作，那么只需选通字线WL0，并且选通第一列，将相应的BL、CL、DL操作电平依次送入单元即可完成一次写入，这样便可以完全避免现有的存储单元结构写入过程中其他单元误操作的情形。

当然上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型主要技术方案的精神实质所做的修饰，都应涵盖在本实用新型的保护范围之内。

Claims (5)

1.一种基于忆阻元件和蕴含逻辑的自纠错存储单元，其特征在于：该存储单元包括

一选通管；

用于存储写入时的数据的第一忆阻器；

用于辅助判断第一忆阻器是否写入正确的第二忆阻器；

一定值电阻；

所述选通管的源极经定值电阻电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极和第二忆阻器的负极，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端。

2.根据权利要求1所述的基于忆阻元件和蕴含逻辑的自纠错存储单元，其特征在于：所述选通管选用NMOS管或者PMOS管作为选通管。

3.根据权利要求1所述的基于忆阻元件和蕴含逻辑的自纠错存储单元，其特征在于：所述选通管被配置为在进行蕴含操作时对该存储单元进行选通。

4.根据权利要求3所述的基于忆阻元件和蕴含逻辑的自纠错存储单元，其特征在于：所述WL端被配置为对选通管选通使能。

5.根据权利要求4所述的基于忆阻元件和蕴含逻辑的自纠错存储单元，其特征在于：所述WL端被配置为选用NMOS管作为选通管在写入时保持在高电平或者选用PMOS管作为选通管在写入时保持在低电平。

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