CN213342181U - 一种应用于可逆逻辑电路的tsg可逆逻辑门电路 - Google Patents
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Abstract
本实用新型涉及一种应用于可逆逻辑电路的TSG可逆逻辑门电路，其特征在于，包括第一反相器、第二反相器、第三反相器、第四反相器、第一异或门、第二异或门以及八个晶体管；本实用新型采用MOS数量少，面积小，在在管子选相同尺寸时，传播延时少，性能好。
Description
技术领域
本实用新型涉及一种应用于可逆逻辑电路的TSG可逆逻辑门电路。
背景技术
科学家Landauer提出：经典电路存在不可逆操作时，信息丢失将会导致能量损耗。科学家Bennett发现当计算过程采用可逆操作时，会存在不损耗能量。为避免经典电路不可逆性操作造成电路能耗损耗，很多学者开展将不可逆操作改成可逆操作研究。可逆逻辑设计需遵守：（1）可逆逻辑电路输入端与输出端个数一致。（2）可逆逻辑电路输入与输出是一一映射关系。国外期刊已刊载了用二进制以及BCD冗余码表示的十进制加法器的可逆逻辑实现，在电路实现上，2002年VosAD和Desoete利用晶体管构造实现了可逆电路，首次将它们运用于工业实现；2014年K.Prudhvi Raj提出了数字电路晶体管级的实现，采用互补CMOS电路来实现可逆逻辑门电路。NFT可逆逻辑门电路，可用式（1）描述其功能。
F(P,Q,R)=( A⊕B,B’C⊕AC’, BC⊕AC’) 式 (1)
NFT可逆逻辑门的输入端与输出端个数一致，且输入与输出是一一映射关系，当给定一个输入后，得到唯一输出与之对应，其映射关系如下式所示。F(0,1,2,3,4,5,6,7,)=(0,2,4,5,7,6,3,1)。
发明内容
有鉴于此，本实用新型的目的在于提供一种应用于可逆逻辑电路的TSG可逆逻辑门电路，以解决TSG可逆逻辑门电路的传播延时大，性能差。
为实现上述目的本实用新型采用以下技术方案实现：
一种应用于可逆逻辑电路的TSG可逆逻辑门电路，包括第一反相器、第二反相器、第三反相器、第四反相器、第一异或门、第二异或门以及八个晶体管；所述第一晶体管与第二晶体管构成第一传输门、第三晶体管与第四晶体管构成第二传输门、第五晶体管与第六晶体管构成第三传输门、第七晶体管与第八晶体管构成第四传输门；所述第一异或门输入端包括A端、B端以及A非端，输出为Y端;所述第二异或门输入端包括A端、B端，输出为Y端；
所述第一反相器输入端与第二晶体管控制端、第三晶体管控制端、第六晶体管控制端、第七晶体管控制端分别连接；
所述第一反相器输出端与第二反相器输入端、第一晶体管控制端、第四晶体管控制端、第五晶体管控制端、第八晶体管控制端分别连接；
所述第一晶体管与第二晶体管的一并联节点与第七晶体管与第八晶体管的一并联节点连接；所述第三晶体管与第四晶体管的一并联节点与第五晶体管与第六晶体管的一并联节点连接；
所述第一晶体管与第二晶体管的另一并联节点与第三反相器输入端、第三晶体管与第四晶体管的另一并联节点、第一异或门的A端分别连接；
所述第三反相器的输出端与第四反相器的输入端、第一异或门的A非端分别连接；
所述第五晶体管与第六晶体管的另一并联节点与第七晶体管与第八晶体管的另一并联节点、第二异或门的A端分别连接；
所述第一异或门的B端与第二异或门的B端连接。
进一步的，所述第一异或门包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第九晶体管与第十晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。
进一步的，所述第九晶体管、第十晶体管与传输管均为MOS管，其中第九晶体管与第十晶体管分别为PMOS管与 NMOS管。
进一步的，所述第二异或门包括第一传输管、第二传输管、第三传输管和第四传输管，所述第一传输管的控制端作为异或门的A端并与第二传输管的漏极和第三传输管的控制端分别连接，第一传输管的漏级作为异或门的B端并与第二传输管的控制端和第四传输管的控制端分别连接，第一传输管的源级作为异或门的F端并与第二传输管的源级第三传输管的漏极分别连接；第三传输管的源级与第三传输管的漏极连接；第四传输管的源级接地。
进一步的，所述第一传输管、第二传输管、第三传输管和第四传输管均为MOS管。
本实用新型与现有技术相比具有以下有益效果：
本实用新型采用MOS数量少，面积小，在在管子选相同尺寸时，传播延时少，性能好。
附图说明
图1是本实用新型电路原理示意图；
图2是本实用新型第一异或门原理图和符号；
图3是本实用新型第二异或门原理图和符号；
图4是本实用新型带一个原变量和反变量输入的三输入与或门电路原理图。
具体实施方式
下面结合附图及实施例对本实用新型做进一步说明。
请参照图1本实施例提供一种应用于可逆逻辑电路的TSG可逆逻辑门电路，包括第一反相器、第二反相器、第三反相器、第四反相器、第一异或门、第二异或门以及八个晶体管；所述第一晶体管与第二晶体管构成第一传输门、第三晶体管与第四晶体管构成第二传输门、第五晶体管与第六晶体管构成第三传输门、第七晶体管与第八晶体管构成第四传输门；所述第一异或门输入端包括A端、B端以及A非端，输出为Y端;所述第二异或门输入端包括A端、B端，输出为Y端；
所述第一反相器输入端与第二晶体管控制端、第三晶体管控制端、第六晶体管控制端、第七晶体管控制端分别连接；
所述第一反相器输出端与第二反相器输入端、第一晶体管控制端、第四晶体管控制端、第五晶体管控制端、第八晶体管控制端分别连接；
所述第一晶体管与第二晶体管的一并联节点与第七晶体管与第八晶体管的一并联节点连接；所述第三晶体管与第四晶体管的一并联节点与第五晶体管与第六晶体管的一并联节点连接；
所述第一晶体管与第二晶体管的另一并联节点与第三反相器输入端、第三晶体管与第四晶体管的另一并联节点、第一异或门的A端分别连接；
所述第三反相器的输出端与第四反相器的输入端、第一异或门的A非端分别连接；
所述第五晶体管与第六晶体管的另一并联节点与第七晶体管与第八晶体管的另一并联节点、第二异或门的A端分别连接；
所述第一异或门的B端与第二异或门的B端连接。
进一步的，所述第一异或门包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第九晶体管与第十晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。
如图2所示，在本实施例中，优选的，所述第一异或门包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第一晶 体管与第二晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的 两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异 或门的输出端F端‘第一晶体管、第二晶体管、第一传输管、第二传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。当A=0时，传输门导通，反相电路截止，输出F等于B；当A=1时，反相器导通,传输门截止，输出等于B',实现异或逻辑功能为F=A⊕B。
如图3所示，在本实施例中，优选的，所述第二异或门包括第一传输管、第二传输管、第三传输管和第四传输管，所述第一传输管的控制端作为异或门的A端并与第二传输管的漏极和第三传输管的控制端分别连接，第一传输管的漏级作为异或门的B端并与第二传输管的控制端和第四传输管的控制端分别连接，第一传输管的源级作为异或门的F端并与第二传输管的源级第三传输管的漏极分别连接；第三传输管的源级与第三传输管的漏极连接；第四传输管的源级接地，所述第一传输管、第二传输管、第三传输管和第四传输管均为MOS管。减少管子数目，降低电容和提高充放电速度，当A=0，B=0时，M1 M2导通，M3M4截止，输出F=0；当A=0，B=1时，M1 M4导通，M2M3截止，输出F=1；当A=1，B=0时，M2M3导通，M1 M4截止，输出F=1，当A=1，B=1时，M3 M4导通，M1 M2截止，输出F=0，实现异或逻辑功能为F= A⊕B。
参考图4，在实现TSG可逆逻辑门可逆电路实现中，同样从减少面积、降低功耗和提高性能考虑，用传输门和反相电路实现Y=BC⊕AC’= BC+AC’（即带一个原变量和反变量输入的三输入与或电路）仅需6个管子.
以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。
Claims (5)
1.一种应用于可逆逻辑电路的TSG可逆逻辑门电路，其特征在于，包括第一反相器、第二反相器、第三反相器、第四反相器、第一异或门、第二异或门以及八个晶体管；第一晶体管与第二晶体管构成第一传输门、第三晶体管与第四晶体管构成第二传输门、第五晶体管与第六晶体管构成第三传输门、第七晶体管与第八晶体管构成第四传输门；所述第一异或门输入端包括A端、B端以及A非端，输出为Y端;所述第二异或门输入端包括A端、B端，输出为Y端；
所述第一反相器输入端与第二晶体管控制端、第三晶体管控制端、第六晶体管控制端、第七晶体管控制端分别连接；
所述第一反相器输出端与第二反相器输入端、第一晶体管控制端、第四晶体管控制端、第五晶体管控制端、第八晶体管控制端分别连接；
所述第一晶体管与第二晶体管的一并联节点与第七晶体管与第八晶体管的一并联节点连接；所述第三晶体管与第四晶体管的一并联节点与第五晶体管与第六晶体管的一并联节点连接；
所述第一晶体管与第二晶体管的另一并联节点与第三反相器输入端、第三晶体管与第四晶体管的另一并联节点、第一异或门的A端分别连接；
所述第三反相器的输出端与第四反相器的输入端、第一异或门的A非端分别连接；
所述第五晶体管与第六晶体管的另一并联节点与第七晶体管与第八晶体管的另一并联节点、第二异或门的A端分别连接；
所述第一异或门的B端与第二异或门的B端连接。
2.根据权利要求1所述的应用于可逆逻辑电路的TSG可逆逻辑门电路，其特征在于，所述第一异或门包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第九晶体管与第十晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。
3.根据权利要求2所述的应用于可逆逻辑电路的TSG可逆逻辑门电路，其特征在于，所述第九晶体管、第十晶体管与传输管均为MOS管，其中第九晶体管与第十晶体管分别为PMOS管与 NMOS管。
4.根据权利要求1所述的应用于可逆逻辑电路的TSG可逆逻辑门电路，其特征在于，所述第二异或门包括第一传输管、第二传输管、第三传输管和第四传输管，所述第一传输管的控制端作为异或门的A端并与第二传输管的漏极和第三传输管的控制端分别连接，第一传输管的漏级作为异或门的B端并与第二传输管的控制端和第四传输管的控制端分别连接，第一传输管的源级作为异或门的F端并与第二传输管的源级第三传输管的漏极分别连接；第三传输管的源级与第三传输管的漏极连接；第四传输管的源级接地。
5.根据权利要求4所述的应用于可逆逻辑电路的TSG可逆逻辑门电路，其特征在于，所述第一传输管、第二传输管、第三传输管和第四传输管均为MOS管。
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