CN110995238B - 一种基于摆幅恢复传输管逻辑的全加器 - Google Patents

一种基于摆幅恢复传输管逻辑的全加器 Download PDF

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Abstract

本发明公开了一种基于摆幅恢复传输管逻辑的全加器，包括异或/同或电路、两个数据选择器和三个反相器，异或/同或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管和第十MOS管，第一数据选择器包括第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管和第二十MOS管，第二数据选择器包括第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管和第四反相器；优点是低电压时输出可以达到全摆幅，驱动能力强，能够用于低电压环境。

Description

一种基于摆幅恢复传输管逻辑的全加器
技术领域
本发明涉及一种全加器，尤其是涉及一种基于摆幅恢复传输管逻辑的全加器。
背景技术
全加器是标准单元库中模块较大的电路之一，并且是最基本的运算单元。全加器被广泛应用于乘法器、数字信号处理器(DSP)、数字滤波器(FIR)和微控制器等VLSI(大规模集成电路)系统中。这些系统中基本都集成有多个1位全加器，以执行一位或多位的加法运算，全加器是这些系统中重复利用率最高的基本单元之一，对这些系统的设计有很重要的影响。
当前，设计者采用不同的逻辑如互补CMOS逻辑、传输管逻辑、传输门逻辑、差分逻辑和混合逻辑等分别设计了许多经典的全加器电路。但随着低功耗技术的发展，传统的全加器电路大都不适用于低电压下。因为在低电压下MOS管的I-V特性会发生明显的变化，且MOS管的漏电流明显增加，导致全加器电路的输出电平降低，电路的输出达不到全摆幅，全加器电路的驱动能力下降，如果将其应用于驱动电路，则它们可能会导致下一级电路的输出逻辑错误。
发明内容
本发明所要解决的技术问题是提供一种在低电压时，输出仍然可以达到全摆幅，具有较强驱动能力，能够用于低电压环境的基于摆幅恢复传输管逻辑的全加器。
本发明解决上述技术问题所采用的技术方案为：一种基于摆幅恢复传输管逻辑的全加器，包括异或/同或电路、第一数据选择器、第二数据选择器、第一反相器、第二反相器和第三反相器；所述的异或/同或电路具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、异或输出端和同或输出端，所述的第一数据选择器具有第一输入端、第二输入端、选择端和输出端，所述的第二数据选择器具有第一输入端、第二输入端、第一选择端、第二选择端和输出端，所述的异或/同或电路的第一输入端和所述的第一反相器的输入端连接且其连接端为所述的全加器的第一输入端，所述的第一反相器的输出端分别与所述的异或/同或电路的第一反相输入端和所述的第二数据选择器的第一输入端连接，所述的异或/同或电路的第二输入端和所述的第二反相器的输入端连接且其连接端为所述的全加器的第二输入端，所述的异或/同或电路的第二反相输入端和所述的第二反相器的输出端连接，所述的异或/同或电路的异或输出端分别与所述的第一数据选择器的第二输入端和所述的第二数据选择器的第二选择端连接，所述的异或/同或电路的同或输出端分别与所述的第一数据选择器的选择端和所述的第二数据选择器的第一选择端连接，所述的第一数据选择器的第一输入端和所述的第三反相器的输入端连接且其连接端为所述的全加器的低位进位端，所述的第三反相器的输出端和所述的第二数据选择器的第二输入端连接，所述的第一数据选择器的输出端为所述的全加器的和输出端，所述的第二数据选择器的输出端为所述的全加器的高位进位端；所述的异或/同或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管和第十MOS管，所述的第一MOS管、所述的第二MOS管、所述的第五MOS管、所述的第六MOS管和所述的第九MOS管均为P型MOS管，所述的第三MOS管、所述的第四MOS管、所述的第七MOS管、所述的第八MOS管和所述的第十MOS管均为N型MOS管；所述的第一MOS管的源极接入电源，所述的第一MOS管的栅极、所述的第三MOS管的栅极、所述的第四MOS管的源极、所述的第五MOS管的栅极、所述的第六MOS管的源极、所述的第七MOS管的栅极和所述的第九MOS管的源极连接且其连接端为所述的异或/同或电路的第一输入端，所述的第一MOS管的漏极和所述的第二MOS管的源极连接，所述的第二MOS管的栅极、所述的第三MOS管的源极、所述的第四MOS管的栅极、所述的第五MOS管的源极、所述的第六MOS管的栅极、所述的第八MOS管的栅极和所述的第十MOS管的源极连接且其连接端为所述的异或/同或电路的第二输入端，所述的第二MOS管的漏极、所述的第三MOS管的漏极、所述的第四MOS管的漏极和所述的第九MOS管的漏极连接且其连接端为所述的异或/同或电路的同或输出端，所述的第五MOS管的漏极、所述的第六MOS管的漏极、所述的第七MOS管的漏极和所述的第十MOS管的漏极连接且其连接端为所述的异或/同或电路的异或输出端，所述的第七MOS管的源极和所述的第八MOS管的漏极连接，所述的第八MOS管的源极接地，所述的第九MOS管的栅极为所述的异或/同或电路的第二反相输入端，所述的第十MOS管的栅极为所述的异或/同或电路的第一反相输入端。所述的第一数据选择器包括第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管和第二十MOS管，所述的第十一MOS管、所述的第十二MOS管、所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管和所述的第十九MOS管均为P型MOS管，所述的第十六MOS管、所述的第十七MOS管、所述的第十八MOS管和所述的第二十MOS管均为N型MOS管；所述的第十一MOS管的源极接入电源，所述的第十一MOS管的栅极和所述的第二十MOS管的栅极连接且其连接端为所述的第一数据选择器的选择端，所述的第十一MOS管的漏极、所述的第十二MOS管的源极、所述的第十三MOS管的源极、所述的第十四MOS管的源极和所述的第十五MOS管的源极连接，所述的第十二MOS管的栅极、所述的第十三MOS管的栅极、所述的第十四MOS管的栅极、所述的第十五MOS管的栅极、所述的第十六MOS管的栅极、所述的第十七MOS管的栅极、所述的第十九MOS管的源极和所述的第二十MOS管的源极连接且其连接端为所述的第一数据选择器的第一输入端，所述的第十二MOS管的漏极、所述的第十三MOS管的漏极、所述的第十四MOS管的漏极、所述的第十五MOS管的漏极、所述的第十六MOS管的漏极、所述的第十七MOS管的漏极、所述的第十九MOS管的漏极和所述的第二十MOS管的漏极连接且其连接端为所述的第一数据选择器的输出端，所述的第十六MOS管的源极、所述的第十七MOS管的源极和所述的第十八MOS管的漏极连接，所述的第十八MOS管的栅极和所述的第十九MOS管的栅极连接且其连接端为所述的第一数据选择器的第二输入端，所述的第十八MOS管的源极接地；所述的第二数据选择器包括第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管和第四反相器，所述的第二十一MOS管和所述的第二十三MOS管均为P型MOS管，所述的第二十二MOS管和所述的第二十四MOS管均为N型MOS管；所述的第二十一MOS管的栅极和所述的第二十四MOS管的栅极连接且其连接端为所述的第二数据选择器的第二选择端，所述的第二十一MOS管的源极和所述的第二十二MOS管的源极连接且其连接端为所述的第二数据选择器的第一输入端，所述的第二十三MOS管的源极和所述的第二十四MOS管的源极连接且其连接端为所述的第二数据选择器的第二输入端，所述的第二十二MOS管的栅极和所述的第二十三MOS管的栅极连接且其连接端为所述的第二数据选择器的第一选择端，所述的第二十一MOS管的漏极、所述的第二十二MOS管的漏极、所述的第二十三MOS管的漏极、所述的第二十四MOS管的漏极和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的第二数据选择器的输出端。
所述的第一反相器包括第二十五MOS管、第二十六MOS管、第二十七MOS管、第二十八MOS管、第二十九MOS管和第三十MOS管，所述的第二十五MOS管、所述的第二十六MOS管和所述的第二十九MOS管均为P型MOS管，所述的第二十七MOS管、所述的第二十八MOS管和所述的第三十MOS管均为N型MOS管，所述的第二十五MOS管的源极和所述的第三十MOS管的漏极均接入电源，所述的第二十五MOS管的栅极、所述的第二十六MOS管的栅极、所述的第二十七MOS管的栅极和所述的第二十八MOS管的栅极连接且其连接端为所述的第一反相器的输入端，所述的第二十五MOS管的漏极、所述的第二十六MOS管的源极和所述的第二十九MOS管的源极连接，所述的第二十六MOS管的漏极、所述的第二十七MOS管的漏极、所述的第二十九MOS管的栅极和所述的第三十MOS管的栅极连接且其连接端为所述的第一反相器的输出端，所述的第二十七MOS管的源极、所述的第二十八MOS管的漏极和所述的第三十MOS管的源极连接，所述的第二十八MOS管的源极和所述的第二十九MOS管的漏极均接地，所述的第二反相器的电路结构、所述的第三反相器的电路结构、所述的第四反相器的电路结构均与所述的第一反相器的电路结构相同。该电路中，第一反相器为由含6个MOS管构成的施密特反相器，其中第二十五MOS管和第二十六MOS管为串联的PMOS管，第二十七MOS管和第二十八MOS管为串联的NMOS管，第二十九MOS管与第三十MOS管的栅极连接输出端，第二十九MOS管、第二十五MOS管和第二十六MOS管构成反馈回路，当输出为0时第二十九MOS管导通，此时形成第二十五MOS管和第二十九MOS管的通路，使电路的漏电流通过第二十九MOS管到地，避免了第二十五MOS管的电流泄露造成输出电平下降，第二十七MOS管、第二十八MOS管和第三十MOS管构成反馈回路，当输出为1时第三十MOS管导通，对第二十七MOS管的源极、第二十八MOS管的漏极和第三十MOS管的源极的连接节点V充电，将第二十七MOS管的开关阈值提高，使其泄露电流减小，避免了输出电平的下降。
与现有技术相比，本发明的优点在于通过异或/同或电路、第一数据选择器、第二数据选择器、第一反相器、第二反相器和第三反相器构成全加器，异或/同或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管和第十MOS管，第一数据选择器包括第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管和第二十MOS管，第二数据选择器包括第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管和第四反相器，将第一加数信号记为A，第二加数信号记为B，第一加数信号A的反相信号记为A，第二加数信号B的反相信号记为B，当输入AB＝00时，第一MOS管和第二MOS管串联的上拉网络导通，将输出XNOR上拉到‘1’，第五MOS管和第六MOS管导通传输弱‘0’信号，输出XOR存在阈值损失，此时第十MOS管导通传输强‘0’信号，弥补输出XOR信号的阈值损失使XOR信号全摆幅输出，XOR信号输出为0，XNOR信号输出为1，此时第一数据选择器中第十九MOS管和第二十MOS管导通，使输入低位输入的进位信号CI全摆幅传输，若输入的进位信号CI为0，则输出的和信号Sum为0，若输入的进位信号CI为1，则输出的和信号Sum为1，与此同时，第二数据选择器中第二十一MOS管和第二十二MOS管导通，将第一加数信号A的反相信号A传输至第四反相器的输入端经由第四反相器达到输出端，此时，无论CI输入为0或1则输出Cout均为0；当输入AB＝01时，第十MOS管导通传输弱‘1’信号，输出XOR存在阈值损失，此时第五MOS管导通传输强‘1’信号，弥补输出XOR信号的阈值损失使XOR信号全摆幅输出，第九MOS管导通传输弱‘0’信号使XNOR输出达不到全摆幅，此时第四MOS管导通传输强‘0’信号弥补XNOR信号的阈值损失使其达到全摆幅输出，XOR信号输出为1，XNOR信号输出为0。此时第一数据选择器MUX1中第十九MOS管和第二十MOS管关断，第十一MOS管与第十八MOS管导通，若输入的进位信号CI为0，则第十二MOS管、第十三MOS管、第十四MOS管和第十五MOS管均导通，由第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管和第十五MOS管组成的上拉网络导通将输出的和信号Sum上拉至1；若输入的进位信号CI为1，则第十六MOS管-第十八MOS管组成的下拉网络导通将输出的和信号Sum下拉至0，与此同时，第二数据选择器中第二十三MOS管和第二十四MOS管导通，将输入的进位信号CI的反相信号
Figure BDA0002288755850000051
传输至第四反相器的输入端经由第四反相器达到输出端，若输入的进位信号CI为0，则输出的进位信号Cout为0；若输入的进位信号CI为1，则输出的进位信号Cout为1；当输入AB＝10时，此时由第一MOS管和第二MOS管构成的上拉网络与由第七MOS管和第八MOS管构成的下拉网络分别关断，第三MOS管导通传输强‘0’信号使XNOR信号全摆幅输出，第六MOS管导通传输强‘1’信号使XOR信号全摆幅输出,XOR信号输出为1，XNOR信号输出为0，此时第一数据选择器的工作原理与输入AB＝01时相同，与此同时，第二数据选择器电路中第二十三MOS管和第二十四MOS管导通，将输入的进位信号CI的反相信号CI传输至第四反相器的输入端经由第四反相器达到输出端，若输入的进位信号CI为0，则输出的进位信号Cout为0；若输入的进位信号CI为1，则输出的进位信号Cout为1；当输入AB＝11时，串联的下拉网络第七MOS管和第八MOS管导通，将输出XOR下拉到强‘0’，第三MOS管和第四MOS管导通传输弱‘1’信号，输出XNOR存在阈值损失达不到全摆幅，此时第九MOS管导通传输强‘1’信号，弥补XNOR信号的阈值损失使其达到全摆幅输出,XOR信号输出为0，XNOR信号输出为1，此时第一数据选择器中第十九MOS管和第二十MOS管导通，使输入的进位信号CI全摆幅传输，第十一MOS管与第十八MOS管关断，若输入的进位信号CI为0，则输出的和信号Sum为0，若输入的进位信号CI为1，则输出的和信号Sum为1，与此同时，第二数据选择器中第二十一MOS管和第二十四MOS管导通，将加数信号A的反相信号A传输至第四反相器的输入端经由第四反相器达到输出端，此时，无论CI输入为0或1则输出Cout均为1，本发明采用分模块化设计，在传输管逻辑的基础上添加阈值补偿晶体管弥补异或/同或电路的阈值损失问题，使全加器电路输出达到全摆幅，同时采用对称性设计使得异或/同或电路同时产生的异或信号XOR与同或信号XNOR信号输出后作为第一数据选择器与第二数据选择器的选择信号或输入信号，降低延时和功耗，通过仿真分析可得，本发明的全加器在低电压下与其它结构相比具有较小的延时与功耗，且在电压缩放范围内均能保持良好的性能，在不同负载范围下与其它结构相比也具有良好的性能，保证了级联或者应用于驱动后级电路时的功能正确。
附图说明
图1为本发明的基于摆幅恢复传输管逻辑的全加器的电路图；
图2为本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路的电路图；
图3为本发明的基于摆幅恢复传输管逻辑的全加器的第一数据选择器的电路图；
图4为本发明的基于摆幅恢复传输管逻辑的全加器的第二数据选择器的电路图；
图5为本发明的基于摆幅恢复传输管逻辑的全加器的第一反相器的电路图；
图6(a)为本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路与现有传输管逻辑XOR-XNOR电路的输出电平对比图；
图6(b)为本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路与现有传输管逻辑3T XOR电路的XOR信号输出电平对比图；
图6(c)为本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路与现有传输管逻辑3T XNOR电路的XNOR信号输出电平对比图；
图7为本发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同电压下功耗对比图；
图8为发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同电压下延时对比图。
图9为发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同电压下PDP对比图；
图10为发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同负载下PDP对比图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1所示，一种基于摆幅恢复传输管逻辑的全加器，包括异或/同或电路XOR-XNOR、第一数据选择器MUX1、第二数据选择器MUX2、第一反相器INV1、第二反相器INV2和第三反相器INV3；异或/同或电路XOR-XNOR具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、异或输出端和同或输出端，第一数据选择器MUX1具有第一输入端、第二输入端、选择端和输出端，第二数据选择器MUX2具有第一输入端、第二输入端、第一选择端、第二选择端和输出端，异或/同或电路XOR-XNOR的第一输入端和第一反相器INV1的输入端连接且其连接端为全加器的第一输入端，接入第一加数信号A，第一反相器INV1的输出端分别与异或/同或电路XOR-XNOR的第一反相输入端和第二数据选择器MUX2的第一输入端连接，异或/同或电路XOR-XNOR的第二输入端和第二反相器INV2的输入端连接且其连接端为全加器的第二输入端，异或/同或电路XOR-XNOR的第二反相输入端和第二反相器INV2的输出端连接，异或/同或电路XOR-XNOR的异或输出端分别与第一数据选择器MUX1的第二输入端和第二数据选择器MUX2的第二选择端连接，异或/同或电路XOR-XNOR的同或输出端分别与第一数据选择器MUX1的选择端和第二数据选择器MUX2的第一选择端连接，第一数据选择器MUX1的第一输入端和第三反相器INV3的输入端连接且其连接端为全加器的低位进位端，接入低位输出的进位信号CI，第三反相器INV3的输出端和第二数据选择器MUX2的第二输入端连接，接入第二加数信号B，第一数据选择器MUX1的输出端为全加器的和输出端，输出和信号SUM，第二数据选择器MUX2的输出端为全加器的高位进位端，向高位输出进位信号Cout；
本实施例中，如图2所示，异或/同或电路XOR-XNOR包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9和第十MOS管M10，第一MOS管M1、第二MOS管M2、第五MOS管M5、第六MOS管M6和第九MOS管M9均为P型MOS管，第三MOS管M3、第四MOS管M4、第七MOS管M7、第八MOS管M8和第十MOS管M10均为N型MOS管；第一MOS管M1的源极接入电源VDD，第一MOS管M1的栅极、第三MOS管M3的栅极、第四MOS管M4的源极、第五MOS管M5的栅极、第六MOS管M6的源极、第七MOS管M7的栅极和第九MOS管M9的源极连接且其连接端为异或/同或电路XOR-XNOR的第一输入端，第一MOS管M1的漏极和第二MOS管M2的源极连接，第二MOS管M2的栅极、第三MOS管M3的源极、第四MOS管M4的栅极、第五MOS管M5的源极、第六MOS管M6的栅极、第八MOS管M8的栅极和第十MOS管M10的源极连接且其连接端为异或/同或电路XOR-XNOR的第二输入端，第二MOS管M2的漏极、第三MOS管M3的漏极、第四MOS管M4的漏极和第九MOS管M9的漏极连接且其连接端为异或/同或电路XOR-XNOR的同或输出端，第五MOS管M5的漏极、第六MOS管M6的漏极、第七MOS管M7的漏极和第十MOS管M10的漏极连接且其连接端为异或/同或电路XOR-XNOR的异或输出端，第七MOS管M7的源极和第八MOS管M8的漏极连接，第八MOS管M8的源极接地，第九MOS管M9的栅极为异或/同或电路XOR-XNOR的第二反相输入端，第十MOS管M10的栅极为异或/同或电路XOR-XNOR的第一反相输入端。
本实施例中，如图3所示，第一数据选择器MUX1包括第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19和第二十MOS管M20，第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十九MOS管M19均为P型MOS管，第十六MOS管M16、第十七MOS管M17、第十八MOS管M18和第二十MOS管M20均为N型MOS管；第十一MOS管M11的源极接入电源VDD，第十一MOS管M11的栅极和第二十MOS管M20的栅极连接且其连接端为第一数据选择器MUX1的选择端，第十一MOS管M11的漏极、第十二MOS管M12的源极、第十三MOS管M13的源极、第十四MOS管M14的源极和第十五MOS管M15的源极连接，第十二MOS管M12的栅极、第十三MOS管M13的栅极、第十四MOS管M14的栅极、第十五MOS管M15的栅极、第十六MOS管M16的栅极、第十七MOS管M17的栅极、第十九MOS管M19的源极和第二十MOS管M20的源极连接且其连接端为第一数据选择器MUX1的第一输入端，第十二MOS管M12的漏极、第十三MOS管M13的漏极、第十四MOS管M14的漏极、第十五MOS管M15的漏极、第十六MOS管M16的漏极、第十七MOS管M17的漏极、第十九MOS管M19的漏极和第二十MOS管M20的漏极连接且其连接端为第一数据选择器MUX1的输出端，第十六MOS管M16的源极、第十七MOS管M17的源极和第十八MOS管M18的漏极连接，第十八MOS管M18的栅极和第十九MOS管M19的栅极连接且其连接端为第一数据选择器MUX1的第二输入端，第十八MOS管M18的源极接地；
本实施例中，如图4所示，第二数据选择器MUX2包括第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24和第四反相器INV4，第二十一MOS管M21和第二十三MOS管M23均为P型MOS管，第二十二MOS管M22和第二十四MOS管M24均为N型MOS管；第二十一MOS管M21的栅极和第二十四MOS管M24的栅极连接且其连接端为第二数据选择器MUX2的第二选择端，第二十一MOS管M21的源极和第二十二MOS管M22的源极连接且其连接端为第二数据选择器MUX2的第一输入端，第二十三MOS管M23的源极和第二十四MOS管M24的源极连接且其连接端为第二数据选择器MUX2的第二输入端，第二十二MOS管M22的栅极和第二十三MOS管M23的栅极连接且其连接端为第二数据选择器MUX2的第一选择端，第二十一MOS管M21的漏极、第二十二MOS管M22的漏极、第二十三MOS管M23的漏极、第二十四MOS管M24的漏极和第四反相器INV4的输入端连接，第四反相器INV4的输出端为第二数据选择器MUX2的输出端。
实施例二：本实施例与实施例一基本相同，区别仅在于：
本实施例中，如图5所示，第一反相器INV1包括第二十五MOS管M25、第二十六MOS管M26、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29和第三十MOS管M30，第二十五MOS管M25、第二十六MOS管M26和第二十九MOS管M29均为P型MOS管，第二十七MOS管M27、第二十八MOS管M28和第三十MOS管M30均为N型MOS管，第二十五MOS管M25的源极和第三十MOS管M30的漏极均接入电源VDD，第二十五MOS管M25的栅极、第二十六MOS管M26的栅极、第二十七MOS管M27的栅极和第二十八MOS管M28的栅极连接且其连接端为第一反相器INV1的输入端，第二十五MOS管M25的漏极、第二十六MOS管M26的源极和第二十九MOS管M29的源极连接，第二十六MOS管M26的漏极、第二十七MOS管M27的漏极、第二十九MOS管M29的栅极和第三十MOS管M30的栅极连接且其连接端为第一反相器INV1的输出端，第二十七MOS管M27的源极、第二十八MOS管M28的漏极和第三十MOS管M30的源极连接，第二十八MOS管M28的源极和第二十九MOS管M29的漏极均接地，第二反相器INV2的电路结构、第三反相器INV3的电路结构、第四反相器INV4的电路结构均与第一反相器INV1的电路结构相同。
本发明的基于摆幅恢复传输管逻辑的全加器的工作原理为：将第一加数信号记为A，第二加数信号记为B，第一加数信号A的反相信号记为A，第二加数信号B的反相信号记为B；当输入AB＝00时，XOR信号输出为0，XNOR信号输出为1，此时第一数据选择器中第十九MOS管M19和第二十MOS管M20导通，使输入低位输入的进位信号CI全摆幅传输，若输入的进位信号CI为0，则输出的和信号Sum为0，若输入的进位信号CI为1，则输出的和信号Sum为1，与此同时，第二数据选择器MUX2中第二十一MOS管M21和第二十二MOS管M22导通，将第一加数信号A的反相信号A传输至输出节点Y经由第四反相器达到输出端，此时，无论CI输入为0或1则输出Cout均为0；当输入AB＝01时，XOR信号输出为1，XNOR信号输出为0。此时第一数据选择器MUX1中第十九MOS管M19和第二十MOS管M20关断，第十一MOS管M11与第十八MOS管M18导通，若输入的进位信号CI为0，则第十二MOS管M12、第十三MOS管M13、第十四MOS管M14和第十五MOS管M15均导通，由第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14和第十五MOS管M15组成的上拉网络导通将输出的和信号Sum上拉至1；若输入的进位信号CI为1，则第十六MOS管M16-第十八MOS管M18组成的下拉网络导通将输出的和信号Sum下拉至0，与此同时，第二数据选择器MUX2中第二十三MOS管M23和第二十四MOS管M24导通，将输入的进位信号CI的反相信号CI传输至输出节点Y经由第四反相器达到输出端，若输入的进位信号CI为0，则输出的进位信号Cout为0；若输入的进位信号CI为1，则输出的进位信号Cout为1；当输入AB＝10时，XOR信号输出为1，XNOR信号输出为0，此时第一数据选择器MUX1的工作原理与输入AB＝01时相同，与此同时，第二数据选择器MUX2电路中第二十三MOS管M23和第二十四MOS管M24导通，将输入的进位信号CI的反相信号CI传输至输出节点Y经由第四反相器达到输出端，若输入的进位信号CI为0，则输出的进位信号Cout为0；若输入的进位信号CI为1，则输出的进位信号Cout为1；当输入AB＝11时，XOR信号输出为0，XNOR信号输出为1，此时第一数据选择器MUX1中第十九MOS管M19和第二十MOS管M20导通，使输入的进位信号CI全摆幅传输，第十一MOS管M11与第十八MOS管M18关断，若输入的进位信号CI为0，则输出的和信号Sum为0，若输入的进位信号CI为1，则输出的和信号Sum为1，与此同时，第二数据选择器MUX2中第二十一MOS管M21和第二十四MOS管M22导通，将加数信号A的反相信号A传输至输出节点Y经由第四反相器达到输出端，此时，无论CI输入为0或1则输出Cout均为1。
在1.2V电压下，将本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路的输出电平与现有传输管逻辑XOR-XNOR电路进行仿真对比，其中，PMOS管均采用标准库中普通阈值PMOS管实现，NMOS管均采用标准库中普通阈值NMOS管实现，本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路与现有传输管逻辑XOR-XNOR电路的输出电平对比图如图6(a)所示，本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路与现有传输管逻辑3T XOR电路的XOR信号输出电平对比图如图6(b)所示，本发明的基于摆幅恢复传输管逻辑的全加器的异或/同或电路与现有传输管逻辑3T XNOR电路的XNOR信号输出电平对比图如图6(c)所示。图6(a)中，3T为文献[Valashani,Majid Amini,andS.Mirzakuchaki."A Novel Fast,Low-Power and High-Performance XOR-XNOR Cell."2016IEEE International Symposium on Circuits and Systems(ISCAS)IEEE,2016.]中采用的传输管逻辑XOR-XNOR电路。对于所有的输入组合，虽然采用传输管逻辑的XOR-XNOR电路均能达到正确的逻辑输出且所使用的MOS管较少，但特定组合下输出达不到全摆幅。如图6(b)所示，对于输入AB＝00，由于PMOS管传输低电平存在阈值损失，3T电路中输出信号不能达到全摆幅，输出XOR仅能达到∣VTP∣≈0.36V的弱‘0’信号，VTP为PMOS管的阈值电压。同样，对于输入AB＝11，由于NMOS管传输高电平存在阈值损失，3T电路中输出信号不能达到全摆幅，输出XNOR仅能达到VDD-VTN≈0.89V的弱‘1’信号，VTN为NMOS管的阈值电压如图6(c)所示。对于本发明的XOR-XNOR电路，当输入AB＝00时，第十MOS管M10作为强‘0’补充使输出XOR达到全摆幅；当输入AB＝11时，第九MOS管M9作为强‘1’补充使输出XNOR达到全摆幅。
在TSMC 65nm工艺下，使用HSPICE软件对本发明的全加器和文献《N.Weste andK.Eshraghian,Principles of CMOS VLSI Design.New York,NY,USA:Addison-Wesley,1985.》中的全加器(简称CMOS)、文献《Mehrabani Y S,Eshghi M.A symmetric,multi-threshold,high-speed and efficient-energy 1-bit full adder cell design usingCNFET technology.J Circuits,Systems,and Signal Processing,2015,34(3):739》中的全加器(简称TGA)、文献《N.Zhuang and H.Wu,“A new design of the CMOS full adder,”IEEE J.Solid-State Circuits,vol.27,no.5,pp.840–844,May 1992.》中的全加器(简称TFA)、文献《K.Yano,A.Shimizu,T.Nishida,M.Saito,and K.Shimohigashi,“A 3.8-nsCMOS16×16-b multiplier using complementary pass-transistor logic,”IEEEJ.Solid-State Circuits,vol.25,no.2,pp.388–395,Apr.1990.》中的全加器(简称CPL)、文献《M.Aguirre-Hernandez and M.Linares-Aranda,“CMOS full-adders for energy-efficient arithmetic applications,”IEEE Trans.Very Large Scale Integr.(VLSI)Syst.,vol.19,no.4,pp.718–721,Apr.2011.》中的全加器(简称DPL)、文献《M.Vesterbacka,“A 14-transistor CMOS full adder with full voltage-swingnodes,”in Proc.IEEE Workshop Signal Process.Syst.(SiPS),Oct.1999,pp.713–722.》中的全加器(简称14T)、文献《Bhattacharyya P,Kundu B,Ghosh S,et al.Performanceanalysis of a low-power high-speed hybrid 1-bit full adder circuit.J IEEETransactions on Very Large Scale Integration(VLSI)Systems,2015,23(10):2001》中的全加器(简称Hybird)分别进行仿真验证。测试所使用的输入信号为包含所有跳变情况的随机数(其最大工作频率为1G Hz)，电源VDD的电压为1.2V，延时为输入电压电平50％到输出电压电平50％的时间，功耗为电路的平均功耗，功耗延时积(PDP)为电路的平均功耗与最大延时的乘积，输出负载分别为为FO4、FO8、FO16、FO32。在与相关文献比较时，采用相同的测试环境，且均将晶体管尺寸调节到最优尺寸，确保比较的准确性与公平性。为了模拟真实的仿真环境和更好的比较全加器电路性能，在不同电压与不同负载下仿真分析，分别比较了全加器在0.7V-1.4V供电电压下的功耗、延时和PDP，本发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同电压下功耗对比图如图7所示，发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同电压下延时对比图如图8所示，发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同电压下PDP对比图如图9所示，发明的基于摆幅恢复传输管逻辑的全加器与现有技术在不同负载下PDP对比图如图10所示。通过对图7-图10仿真数据分析得到，由于CPL采用了大量的NMOS管使其在速度上有明显优势，但CPL在电压变化范围内具有最大的功耗，导致其PDP最大。14T全加器在电压低于1V时输出达不到供电电压的50％。随着电压的减少，14T全加器的延时与其它全加器相比逐渐增大。本发明全加器在电压变化范围内具有最小的延时和PDP。随着电源VDD的电压降低，PDP逐渐趋于平缓，在1.1V-1.2V电压下达到最小PDP。在FO4-FO32的不同的负载下，本发明全加器与其它结构相比具有最小的PDP。随着负载的逐渐增加，本发明全加器的PDP保持最小的增幅。

Claims (2)

1.一种基于摆幅恢复传输管逻辑的全加器，其特征在于包括异或/同或电路、第一数据选择器、第二数据选择器、第一反相器、第二反相器和第三反相器；所述的异或/同或电路具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、异或输出端和同或输出端，所述的第一数据选择器具有第一输入端、第二输入端、选择端和输出端，所述的第二数据选择器具有第一输入端、第二输入端、第一选择端、第二选择端和输出端，所述的异或/同或电路的第一输入端和所述的第一反相器的输入端连接且其连接端为所述的全加器的第一输入端，所述的第一反相器的输出端分别与所述的异或/同或电路的第一反相输入端和所述的第二数据选择器的第一输入端连接，所述的异或/同或电路的第二输入端和所述的第二反相器的输入端连接且其连接端为所述的全加器的第二输入端，所述的异或/同或电路的第二反相输入端和所述的第二反相器的输出端连接，所述的异或/同或电路的异或输出端分别与所述的第一数据选择器的第二输入端和所述的第二数据选择器的第二选择端连接，所述的异或/同或电路的同或输出端分别与所述的第一数据选择器的选择端和所述的第二数据选择器的第一选择端连接，所述的第一数据选择器的第一输入端和所述的第三反相器的输入端连接且其连接端为所述的全加器的低位进位端，所述的第三反相器的输出端和所述的第二数据选择器的第二输入端连接，所述的第一数据选择器的输出端为所述的全加器的和输出端，所述的第二数据选择器的输出端为所述的全加器的高位进位端；
所述的异或/同或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管和第十MOS管，所述的第一MOS管、所述的第二MOS管、所述的第五MOS管、所述的第六MOS管和所述的第九MOS管均为P型MOS管，所述的第三MOS管、所述的第四MOS管、所述的第七MOS管、所述的第八MOS管和所述的第十MOS管均为N型MOS管；所述的第一MOS管的源极接入电源，所述的第一MOS管的栅极、所述的第三MOS管的栅极、所述的第四MOS管的源极、所述的第五MOS管的栅极、所述的第六MOS管的源极、所述的第七MOS管的栅极和所述的第九MOS管的源极连接且其连接端为所述的异或/同或电路的第一输入端，所述的第一MOS管的漏极和所述的第二MOS管的源极连接，所述的第二MOS管的栅极、所述的第三MOS管的源极、所述的第四MOS管的栅极、所述的第五MOS管的源极、所述的第六MOS管的栅极、所述的第八MOS管的栅极和所述的第十MOS管的源极连接且其连接端为所述的异或/同或电路的第二输入端，所述的第二MOS管的漏极、所述的第三MOS管的漏极、所述的第四MOS管的漏极和所述的第九MOS管的漏极连接且其连接端为所述的异或/同或电路的同或输出端，所述的第五MOS管的漏极、所述的第六MOS管的漏极、所述的第七MOS管的漏极和所述的第十MOS管的漏极连接且其连接端为所述的异或/同或电路的异或输出端，所述的第七MOS管的源极和所述的第八MOS管的漏极连接，所述的第八MOS管的源极接地，所述的第九MOS管的栅极为所述的异或/同或电路的第二反相输入端，所述的第十MOS管的栅极为所述的异或/同或电路的第一反相输入端；
所述的第一数据选择器包括第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管和第二十MOS管，所述的第十一MOS管、所述的第十二MOS管、所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管和所述的第十九MOS管均为P型MOS管，所述的第十六MOS管、所述的第十七MOS管、所述的第十八MOS管和所述的第二十MOS管均为N型MOS管；所述的第十一MOS管的源极接入电源，所述的第十一MOS管的栅极和所述的第二十MOS管的栅极连接且其连接端为所述的第一数据选择器的选择端，所述的第十一MOS管的漏极、所述的第十二MOS管的源极、所述的第十三MOS管的源极、所述的第十四MOS管的源极和所述的第十五MOS管的源极连接，所述的第十二MOS管的栅极、所述的第十三MOS管的栅极、所述的第十四MOS管的栅极、所述的第十五MOS管的栅极、所述的第十六MOS管的栅极、所述的第十七MOS管的栅极、所述的第十九MOS管的源极和所述的第二十MOS管的源极连接且其连接端为所述的第一数据选择器的第一输入端，所述的第十二MOS管的漏极、所述的第十三MOS管的漏极、所述的第十四MOS管的漏极、所述的第十五MOS管的漏极、所述的第十六MOS管的漏极、所述的第十七MOS管的漏极、所述的第十九MOS管的漏极和所述的第二十MOS管的漏极连接且其连接端为所述的第一数据选择器的输出端，所述的第十六MOS管的源极、所述的第十七MOS管的源极和所述的第十八MOS管的漏极连接，所述的第十八MOS管的栅极和所述的第十九MOS管的栅极连接且其连接端为所述的第一数据选择器的第二输入端，所述的第十八MOS管的源极接地；
所述的第二数据选择器包括第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管和第四反相器，所述的第二十一MOS管和所述的第二十三MOS管均为P型MOS管，所述的第二十二MOS管和所述的第二十四MOS管均为N型MOS管；所述的第二十一MOS管的栅极和所述的第二十四MOS管的栅极连接且其连接端为所述的第二数据选择器的第二选择端，所述的第二十一MOS管的源极和所述的第二十二MOS管的源极连接且其连接端为所述的第二数据选择器的第一输入端，所述的第二十三MOS管的源极和所述的第二十四MOS管的源极连接且其连接端为所述的第二数据选择器的第二输入端，所述的第二十二MOS管的栅极和所述的第二十三MOS管的栅极连接且其连接端为所述的第二数据选择器的第一选择端，所述的第二十一MOS管的漏极、所述的第二十二MOS管的漏极、所述的第二十三MOS管的漏极、所述的第二十四MOS管的漏极和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的第二数据选择器的输出端。
2.根据权利要求1所述的一种基于摆幅恢复传输管逻辑的全加器，其特征在于所述的第一反相器包括第二十五MOS管、第二十六MOS管、第二十七MOS管、第二十八MOS管、第二十九MOS管和第三十MOS管，所述的第二十五MOS管、所述的第二十六MOS管和所述的第二十九MOS管均为P型MOS管，所述的第二十七MOS管、所述的第二十八MOS管和所述的第三十MOS管均为N型MOS管，所述的第二十五MOS管的源极和所述的第三十MOS管的漏极均接入电源，所述的第二十五MOS管的栅极、所述的第二十六MOS管的栅极、所述的第二十七MOS管的栅极和所述的第二十八MOS管的栅极连接且其连接端为所述的第一反相器的输入端，所述的第二十五MOS管的漏极、所述的第二十六MOS管的源极和所述的第二十九MOS管的源极连接，所述的第二十六MOS管的漏极、所述的第二十七MOS管的漏极、所述的第二十九MOS管的栅极和所述的第三十MOS管的栅极连接且其连接端为所述的第一反相器的输出端，所述的第二十七MOS管的源极、所述的第二十八MOS管的漏极和所述的第三十MOS管的源极连接，所述的第二十八MOS管的源极和所述的第二十九MOS管的漏极均接地，所述的第二反相器的电路结构、所述的第三反相器的电路结构、所述的第四反相器的电路结构均与所述的第一反相器的电路结构相同。
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