CN110611503B - 基于同或异或电路反馈的全加器 - Google Patents

Abstract

本发明公开了一种基于同或异或电路反馈的全加器，包括同或异或电路、求和电路、进位电路、第一反相器和第二反相器，同或异或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管，求和电路包括第十三MOS管、第十四MOS管、第十五MOS管和第十六MOS管，进位电路包括第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管和第三反相器；优点是在具有全摆幅和较低的功耗的基础上，延时较小，运行速度较快。

Description

基于同或异或电路反馈的全加器

技术领域

本发明涉及一种全加器，尤其是涉及一种基于同或异或电路反馈的全加器。

背景技术

全加器是最基本的运算器件之一，它应用于许多VLSI系统，如数字信号处理器(Digital Singnal Processor，DSP)、乘法器、压缩机、奇偶校验器和微处理器等。在大多数VLSI系统中，全加器位于决定VLSI系统性能的关键位置，并且是重复率使用最高的基本单元。因此，设计一种具有高能量使用效率的全加器对数字电路系统性能提升是至关重要的。

传统的全加器在设计上采用单一的拓扑结构来实现，包括经典的互补CMOS逻辑全加器、传输门逻辑全加器、双通道晶体管逻辑全加器和传输函数全加器等。S.Goel等人在2006年提出了采用混合传输逻辑实现的混合传输逻辑全加器。混合传输逻辑全加器相比于传统的全加器在性能上有很大提升，混合传输逻辑全加器的出现给全加器的设计带来了更多可能。Majid等人在2018年提出了采用混合传输逻辑实现的HFA-18T(Hybird FullAdder，HFA)全加器，此全加器在结构上采用同或异或电路、求和电路和进位电路这三个电路模块来实现，其中同或异或电路采用传输管逻辑完成基础信号传输，作为反馈电路弥补阈值损失，生成一对互补的输出信号输出；求和电路与进位电路分别采用传输管与传输门逻辑实现，利用同或异或电路产生的一对互补的输出信号作为驱动信号。该全加器的优点在于采用了不同传输逻辑实现每个电路模块的功能，利用同或异或电路作为反馈电路弥补阈值损失，最终全加器的输出能达到全摆幅和较低的功耗。但是，上述全加器中，当输入的两个加数AB＝11时，同或异或电路输出XNOR＝1，反馈电路打开，此时反馈电路中的NMOS管打开将输出XOR下拉至1，由于XOR信号要等待XNOR信号先产生后再通过反馈电路下拉才能输出，导致XOR信号的延时过大；同理，对于输入AB＝00时，电路中的XNOR信号延时过大，由此上述全加器延时过大，运行速度较慢。

发明内容

本发明所要解决的技术问题是提供一种在具有全摆幅和较低的功耗的基础上，延时较小，运行速度较快的基于同或异或电路反馈的全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于同或异或电路反馈的全加器，包括同或异或电路、求和电路和进位电路，所述的同或异或电路具有第一输入端、第二输入端、第三输入端、用于输出异或逻辑值的第一输出端和用于输出同或逻辑值的第二输出端，所述的求和电路具有第一输入端、第二输入端、第三输入端和输出端，所述的进位电路具有第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，所述的同或异或电路的第一输入端为所述的全加器的第一输入端，用于接入第一加数，所述的同或异或电路的第二输入端为所述的全加器的第二输入端，用于接入第二加数，所述的同或异或电路的第一输出端分别与所述的求和电路的第二输入端和所述的进位电路的第一输入端连接，所述的同或异或电路的第二输出端分别与所述的求和电路的第三输入端和所述的进位电路的第二输入端连接，所述的求和电路的第一输入端为所述的全加器的进位信号输入端，用于接入低位输出的进位信号，所述的求和电路的输出端为所述的全加器的输出端，用于输出和信号，所述的进位电路的输出端为所述的全加器的高位进位信号输出端，用于向高位输出进位信号，所述的全加器还包括第一反相器和第二反相器，所述的第一反相器的输入端和所述的同或异或电路的第一输入端连接，所述的第一反相器的输出端分别与所述的同或异或电路的第三输入端和所述的进位电路的第三输入端连接，所述的第二反相器的输入端和所述的求和电路的第一输入端连接，所述的第二反相器的输出端和所述的进位电路的第四输入端连接；所述的同或异或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管。所述的第一PMOS管、所述的第二MOS管、所述的第四MOS管、所述的第九MOS管、所述的第十MOS管和所述的第十一MOS管均为P型MOS管，所述的第三MOS管、所述的第五MOS管、所述的第六MOS管、所述的第七MOS管、所述的第八MOS管和所述的第十二MOS管均为N型MOS管；所述的第一MOS管的源极、所述的第二MOS管的栅极、所述的第五MOS管的源极、所述的第六MOS管的栅极、所述的第七MOS管的栅极和所述的第九MOS管的栅极连接且其连接端为所述的同或异或电路的第一输入端，所述的第一MOS管的栅极、所述的第二MOS管的源极、所述的第三MOS管的源极、所述的第四MOS管的源极、所述的第五MOS管的栅极、所述的第六MOS管的源极、所述的第八MOS管的栅极和所述的第十MOS管的栅极连接且其连接端为所述的同或异或电路的第二输入端，所述的第一MOS管的漏极、所述的第二MOS管的漏极、所述的第三MOS管的漏极、所述的第七MOS管的漏极、所述的第十一MOS管的栅极和所述的第十二MOS管的漏极连接且其连接端为所述的同或异或电路的第一输出端，所述的第三MOS管的栅极和所述的第四MOS管的栅极连接且其连接端为所述的同或异或电路的第三输入端，所述的第四MOS管的漏极、所述的第五MOS管的漏极、所述的第六MOS管的漏极、所述的第十MOS管的漏极、所述的第十一MOS管的漏极和所述的第十二MOS管的栅极连接且其连接端为所述的同或异或电路的第二输出端，所述的第七MOS管的源极和所述的第八MOS管的漏极连接，所述的第八MOS管的源极接地，所述的第九MOS管的源极和所述的第十一MOS管的源极均接入电源，所述的第九MOS管的漏极和所述的第十MOS管的源极连接，所述的第十二MOS管的源极接地；所述的求和电路包括第十三MOS管、第十四MOS管、第十五MOS管和第十六MOS管；所述的第十三MOS管和所述的第十六MOS管均为P型MOS管，所述的第十四MOS管和所述的第十五MOS管均为N型MOS管；所述的第十三MOS管的漏极、所述的第十四MOS管的漏极、所述的第十五MOS管的栅极和所述的第十六MOS管的栅极连接且其连接端为所述的求和电路的第一输入端，所述的第十三MOS管的栅极和所述的第十六MOS管的漏极连接且其连接端为所述的求和电路的第二输入端，所述的第十三MOS管的源极、、所述的第十四MOS管的源极、所述的第十五MOS管的源极和所述的第十六MOS管的源极连接且其连接端为所述的求和电路的输出端，所述的第十四MOS管的栅极和所述的第十五MOS管的漏极连接且其连接端为所述的求和电路的第三输入端；所述的进位电路包括第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管和第三反相器，所述的第十七MOS管和所述的第十九MOS管均为P型MOS管，所述的第十八MOS管和所述的第二十MOS管均为N型MOS管；所述的第十七MOS管的栅极和所述的第二十MOS管的栅极连接且其连接端为所述的进位电路的第一输入端，所述的第十七MOS管的源极、所述的第十八MOS管的源极、所述的第十九MOS管的源极、所述的第二十MOS管的源极和所述的第三反相器的输入端连接且其连接端为所述的进位电路的反相输出端，所述的第十八MOS管的栅极和所述的第十九MOS管的栅极连接且其连接端为所述的进位电路的第二输入端，所述的第十七MOS管的漏极和所述的第十八MOS管的漏极连接且其连接端为所述的进位电路的第三输入端，所述的第十九MOS管的漏极和所述的第二十MOS管的漏极连接且其连接端为所述的进位电路的第四输入端，所述的第三反相器的输出端为所述的进位电路的输出端。

所述的全加器还还包括求和自检电路和进位自检电路，所述的求和自检电路和所述的进位自检电路分别具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端和输出端，所述的求和自检电路的第一输入端和所述的求和电路的第一输入端连接，所述的求和自检电路的第二输入端和所述的第二反相器的输出端连接，所述的求和自检电路的第三输入端和所述的求和电路的第二输入端连接，所述的求和自检电路的第四输入端和所述的求和电路的第三输入端连接，所述的求和自检电路的第五输入端和所述的求和电路的输出端连接，所述的进位自检电路的第一输入端和所述的进位电路的输出端连接，所述的进位自检电路的第二输入端和所述的进位电路的反相输出端连接，所述的进位自检电路的第三输入端和所述的求和电路的第一输入端连接，所述的进位自检电路的第四输入端和所述的同或异或电路的第一输入端连接，所述的进位自检电路的第五输入端和所述的同或异或电路的第二输入端连接；所述的求和自检电路包括第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管、第二十七MOS管和第二十八MOS管，所述的第二十一MOS管、所述的第二十三MOS管、所述的第二十五MOS管和所述的第二十七MOS管均为P型MOS管，所述的第二十二MOS管、所述的第二十四MOS管、所述的第二十六MOS管和所述的第二十八MOS管均为N型MOS管，所述的第二十一MOS管的源极和所述的第二十二MOS管的栅极连接且其连接端为所述的求和自检电路的第二输入端，所述的第二十一MOS管的栅极、所述的第二十二MOS管的栅极、所述的第二十三MOS管的源极和所述的第二十四MOS管的源极连接且其连接端为所述的求和自检电路的第五输入端，所述的第二十一MOS管的漏极、所述的第二十二MOS管的漏极、所述的第二十三MOS管的漏极、所述的第二十四MOS管的漏极、所述的第二十五MOS管的漏极、所述的第二十六MOS管的漏极、所述的第二十七MOS管的栅极和所述的第二十八MOS管的栅极连接，所述的第二十二MOS管的源极和所述的第二十四MOS管的栅极连接且其连接端为所述的求和自检电路的第一输入端，所述的第二十五MOS管的栅极和所述的第二十七MOS管的源极连接且其连接端为所述的求和自检电路逇第三输入端，所述的第二十五MOS管的源极、所述的第二十六MOS管的源极、所述的第二十七MOS管的漏极和所述的第二十八MOS管的漏极连接且其连接端为所述的求和自检电路的输出端，所述的第二十六MOS管的栅极和所述的第二十八MOS管的源极连接且其连接端为所述的求和自检电路的第四输入端；所述的进位自检电路包括第二十九MOS管、第三十MOS管、第三十一MOS管、第三十二MOS管、第三十三MOS管、第三十四MOS管、第三十五MOS管、第三十六MOS管、第三十七MOS管、第三十八MOS管、第三十九MOS管、第四十MOS管和二选一选择器，所述的二选一选择器具有第一输入端、第二输入端、选择端和输出端，所述的第二十九MOS管、所述的第三十MOS管、所述的第三十二MOS管、所述的第三十四MOS管、所述的第三十七MOS管和所述的第三十九MOS管均为P型MOS管，所述的第三十一MOS管、所述的第三十三MOS管、所述的第三十五MOS管、所述的第三十六MOS管、所述的第三十八MOS管和所述的第四十MOS管均为N型MOS管，所述的第二十九MOS管的源极、所述的第三十二MOS管的源极和所述的第三十四MOS管的源极均接入电源，所述的第二十九MOS管的栅极、所述的第三十二MOS管的栅极、所述的第三十三MOS管的栅极和所述的第三十六MOS管的栅极连接且其连接端为所述的进位自检电路的第三输入端，所述的第二十九MOS管的漏极和所述的第三十MOS管的源极连接，所述的第三十MOS管的栅极、所述的第三十一MOS管的栅极、所述的第三十四MOS管的栅极和所述的第三十五MOS管的栅极连接且其连接端为所述的进位自检电路的第五输入端，所述的第三十MOS管的漏极、所述的第三十一MOS管的漏极、所述的第三十三MOS管的漏极和所述的二选一选择器的第二输入端连接，所述的第三十一MOS管的源极、所述的第三十三MOS管的源极和所述的第三十六MOS管的源极均接地，所述的第三十二MOS管的漏极、所述的第三十四MOS管的漏极、所述的第三十五MOS管的漏极和所述的二选一选择器的第一输入端连接，所述的第三十五MOS管的源极和所述的第三十六MOS管的漏极连接，所述的二选一选择器的选择端为所述的进位自检电路的第四输入端，所述的二选一选择器的输出端、所述的第三十七MOS管的漏极、所述的第三十八MOS管的漏极、所述的第三十九MOS管的栅极和所述的第四十MOS管的栅极连接，所述的第三十七MOS管的栅极和所述的第三十九MOS管的源极连接且其连接端为所述的进位自检电路的第一输入端，所述的第三十七MOS管的源极、所述的第三十八MOS管的源极、所述的第三十九MOS管的漏极和所述的第四十MOS管的漏极连接且其连接端为所述的进位自检电路的输出端，所述的第三十八MOS管的栅极和所述的第四十MOS管的源极连接且其连接端为所述的进位自检电路的第二输入端。该电路中，通过在求和电路与进位电路后接求和自检电路与进位自检电路，当电路运算出现错误时，能通过求和自检电路与进位自检电路输出的自检信号及时发现错误，保证全加器的可靠性。

与现有技术相比，本发明的优点在于同或异或电路作为全加器电路的主要模块，对全加器电路的速度与功耗影响很大，通过第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管构成同或异或电路，该同或异或电路采用反馈逻辑，传输管逻辑与静态CMOS逻辑三种逻辑实现，将输入全加器的两个加数信号记为A和B，当输入AB＝00或11时，第三MOS管与第四MOS管作为强‘0’和强‘1’补充，使全加器输出达到全摆幅，与此同时，第九MOS管和第十MOS管串联上拉网络导通将XNOR信号上拉至‘1’，第十一MOS管协助上拉XNOR信号，或第七MOS管和第八MOS管串联下拉网络导通将XOR信号下拉至‘0’，第十二MOS管协助下拉XOR信号，求和电路采用传输门与传输管的组合逻辑设计，当求和电路中第十五MOS管和第十六MOS管传输信号存在阈值损失时，求和电路中第十三MOS管和第十四MOS管构成的传输门导通补偿阈值损失，进位电路由两个传输门和一个反相器组成，第一个传输门有第十七MOS管和第十八MOS管组成，第二个传输门由第十九MOS管和第二十MOS管组成，其功能相当于数据选择器，XOR信号和XNOR信号作为选择信号，加数信号A的反相信号与输入的进位信号CI的反相信号作为数据选择器的输入，利用同或异或电路反馈的互补输出作为求和电路与进位电路的驱动信号，极大的简化了求和电路与进位电路的电路结构，本发明中，同或异或电路采用反馈电路与串联MOS管共同上拉或下拉输出，具有更快的响应速度，在电路工作时有很大的速度优势，同时，通过第三MOS管和第四MOS管弥补电路中存在的阈值损失，在电路工作过程中，每个MOS管具有明确的分工，不存在直流通路，因此电路功耗较小，在求和电路与进位电路设计时采用传输门与传输管逻辑相辅相成，充分利用同或异或电路的互补输出，简化求和与进位电路，由此本发明在具有全摆幅和较低的功耗的基础上，延时较小，运行速度较快。

附图说明

图1为本发明实施例一的基于同或异或电路反馈的全加器的结构框图；

图2为本发明的基于同或异或电路反馈的全加器的同或异或电路的电路图；

图3为本发明的基于同或异或电路反馈的全加器的求和电路的电路图；

图4为本发明的基于同或异或电路反馈的全加器的进位电路的电路图；

图5为本发明实施例二的基于同或异或电路反馈的全加器的结构框图；

图6为本发明的基于同或异或电路反馈的全加器的求和自检电路的电路图；

图7为本发明的基于同或异或电路反馈的全加器的进位自检电路的电路图；

图8为本发明实施例一的基于同或异或电路反馈的全加器的仿真图；

图9为本发明实施例二的基于同或异或电路反馈的全加器的仿真图；

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1、图2、图3和图4所示，一种基于同或异或电路反馈的全加器，包括同或异或电路、求和电路和进位电路，同或异或电路具有第一输入端、第二输入端、第三输入端、用于输出异或逻辑值XOR的第一输出端和用于输出同或逻辑值XNOR的第二输出端，求和电路具有第一输入端、第二输入端、第三输入端和输出端，进位电路具有第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，同或异或电路的第一输入端为全加器的第一输入端，用于接入第一加数A，同或异或电路的第二输入端为全加器的第二输入端，用于接入第二加数B，同或异或电路的第一输出端分别与求和电路的第二输入端和进位电路的第一输入端连接，同或异或电路的第二输出端分别与求和电路的第三输入端和进位电路的第二输入端连接，求和电路的第一输入端为全加器的进位信号输入端，用于接入低位输出的进位信号CI，求和电路的输出端为全加器的输出端，用于输出和信号SUM，进位电路的输出端为全加器的高位进位信号输出端，用于向高位输出进位信号Cout，全加器还包括第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端和同或异或电路的第一输入端连接，第一反相器INV1的输出端分别与同或异或电路的第三输入端和进位电路的第三输入端连接，第二反相器INV2的输入端和求和电路的第一输入端连接，第二反相器INV2的输出端和进位电路的第四输入端连接；

同或异或电路包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12。第一PMOS管M1、第二MOS管M2、第四MOS管M4、第九MOS管M9、第十MOS管M10和第十一MOS管M11均为P型MOS管，第三MOS管M3、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8和第十二MOS管M12均为N型MOS管；第一MOS管M1的源极、第二MOS管M2的栅极、第五MOS管M5的源极、第六MOS管M6的栅极、第七MOS管M7的栅极和第九MOS管M9的栅极连接且其连接端为同或异或电路的第一输入端，第一MOS管M1的栅极、第二MOS管M2的源极、第三MOS管M3的源极、第四MOS管M4的源极、第五MOS管M5的栅极、第六MOS管M6的源极、第八MOS管M8的栅极和第十MOS管M10的栅极连接且其连接端为同或异或电路的第二输入端，第一MOS管M1的漏极、第二MOS管M2的漏极、第三MOS管M3的漏极、第七MOS管M7的漏极、第十一MOS管M11的栅极和第十二MOS管M12的漏极连接且其连接端为同或异或电路的第一输出端，第三MOS管M3的栅极和第四MOS管M4的栅极连接且其连接端为同或异或电路的第三输入端，第四MOS管M4的漏极、第五MOS管M5的漏极、第六MOS管M6的漏极、第十MOS管M10的漏极、第十一MOS管M11的漏极和第十二MOS管M12的栅极连接且其连接端为同或异或电路的第二输出端，第七MOS管M7的源极和第八MOS管M8的漏极连接，第八MOS管M8的源极接地，第九MOS管M9的源极和第十一MOS管M11的源极均接入电源，第九MOS管M9的漏极和第十MOS管M10的源极连接，第十二MOS管M12的源极接地；

求和电路包括第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十六MOS管M16；第十三MOS管M13和第十六MOS管M16均为P型MOS管，第十四MOS管M14和第十五MOS管M15均为N型MOS管；第十三MOS管M13的漏极、第十四MOS管M14的漏极、第十五MOS管M15的栅极和第十六MOS管M16的栅极连接且其连接端为求和电路的第一输入端，第十三MOS管M13的栅极和第十六MOS管M16的漏极连接且其连接端为求和电路的第二输入端，第十三MOS管M13的源极、、第十四MOS管M14的源极、第十五MOS管M15的源极和第十六MOS管M16的源极连接且其连接端为求和电路的输出端，第十四MOS管M14的栅极和第十五MOS管M15的漏极连接且其连接端为求和电路的第三输入端；

进位电路包括第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第三反相器INV3，第十七MOS管M17和第十九MOS管M19均为P型MOS管，第十八MOS管M18和第二十MOS管M20均为N型MOS管；第十七MOS管M17的栅极和第二十MOS管M20的栅极连接且其连接端为进位电路的第一输入端，第十七MOS管M17的源极、第十八MOS管M18的源极、第十九MOS管M19的源极、第二十MOS管M20的源极和第三反相器INV3的输入端连接且其连接端为进位电路的反相输出端，第十八MOS管M18的栅极和第十九MOS管M19的栅极连接且其连接端为进位电路的第二输入端，第十七MOS管M17的漏极和第十八MOS管M18的漏极连接且其连接端为进位电路的第三输入端，第十九MOS管M19的漏极和第二十MOS管M20的漏极连接且其连接端为进位电路的第四输入端，第三反相器INV3的输出端为进位电路的输出端。

本发明的基于同或异或电路反馈的全加器的同或异或电路能同时产生XOR信号与XNOR信号，其电路中具体的MOS管的工作分工如表1所示。

表1

分析表1可知：当输入AB＝00时，由于PMOS管传输低电平存在阈值损失，第一MOS管M1、第二MOS管M2传输双倍弱‘0’信号，输出XOR达不到全摆幅，此时第三MOS管M3作为强‘0’补充，弥补PMOS管传输低电平的不足，使XOR信号达到强‘0’输出。第九MOS管M9、第十MOS管M10串联上拉网络导通将XNOR信号上拉至‘1’，与此同时同或异或电路作为反馈电路工作，第十二MOS管M12协助下拉XOR信号，第十一MOS管M11协助上拉XNOR信号达到提升电路速度的目的。当输入AB＝01时，第五MOS管M5导通将XNOR信号强‘0’输出，第二MOS管M2导通将XOR信号强‘1’信号。当输入AB＝10时，第六MOS管M6导通将XNOR信号强‘0’输出，第一MOS管M1导通将XOR信号强‘1’输出。当输入AB＝11时，由于NMOS管传输低电平存在阈值损失，第五MOS管M5、第六MOS管M6传输双倍弱‘1’信号，输出XNOR达不到全摆幅，此时第四MOS管M4作为强‘1’补充，弥补NMOS管传输高电平的不足。第七MOS管M7、第八MOS管M8串联下拉网络导通将XOR信号下拉至‘0’，与此同时反馈电路工作，第十一MOS管M11协助上拉XNOR信号，第十二MOS管M12协助下拉XOR信号。

本实施例的全加器工作原理如下所述：

当输入AB＝00时，XOR信号输出为0，XNOR信号输出为1。若接入的进位信号CI为0，第十六MOS管M16导通将源极输入信号XOR传输至输出端。由于PMOS管传输低电平存在阈值损失，输出和信号Sum达不到全摆幅，与此同时第十三MOS管M13和第十四MOS管M14组成的传输门导通弥补阈值损失，因此输出的和信号Sum能达到强‘0’输出。进位电路中第十七MOS管M17和第十八MOS管M18组成的传输门导通将输入其内的进位信号CI的反相信号CI传输至其反相输出端后经由经由反相器达到输出端，因此输出的进位信号Cout能达到强‘0’输出。若输入CI为1，第十五MOS管M15导通将源极输入信号XNOR传输至输出端。由于NMOS管传输高电平存在阈值损失，输出的和信号Sum达不到全摆幅，与此同时第十三MOS管M13和第十四MOS管M14组成的传输门导通弥补阈值损失，因此输出的和信号Sum能达到强‘1’输出。此时输出的和信号Sum为1，Cout为0。同理，当输入AB＝11时，XOR信号输出为0，XNOR信号输出为1。若输入的进位信号CI为0，则输出的和信号Sum为0，输出的进位信号Cout为1。若输入的进位信号CI为1，则输出的和信号Sum为1，输出的进位信号Cout为1。

当输入AB＝01时，XOR信号输出为1，XNOR信号输出为0。若输入的进位信号CI为0，第十六MOS管M16导通将源极输入信号XOR传输至输出端，输出的和信号Sum能达到强‘1’输出。与此同时进位电路中第十九MOS管M19和第二十MOS管M20组成的传输门导通将第一加数信号A的反相信号A传输至反向输出端后经由反相器达到输出端，因此输出的进位信号Cout能达到强‘0’输出。若输入的进位信号CI为1，第十五MOS管M15导通将输入信号XNOR传输至输出端，输出无阈值损失。此时输出的和信号Sum为0，输出的进位信号Cout为1。同理，当输入AB＝10时，若输入的进位信号CI为0，此时输出的和信号Sum为1，输出的进位信号Cout为0；若输入的进位信号CI为1，此时输出的和信号Sum为0，输出的进位信号Cout为1。

在TSMC 65nm工艺下使用HSPICE对本发明和现有的全加器电路的同或异或电路进行仿真对比。输入加数信号使用随机数，包含所有可能的输入组合和输入跳变情况，输入加数信号的最大频率为1GHZ，电源为标准电压1.2V。电路功耗为测试电路在仿真周期下的平均功耗。延时为输入电压电平的50％到输出电压电平50％的时间。功耗延时积(PDP)为电路的平均功耗与最大延时的乘积。1.2V电压下同或异或电路仿真结果数据如表2所示。

表2

表2中，文献1为Goel S,Kumar A,Bayoumi M A.Design of robust,energy-efficient full adders for deep-submicrometer design using hybrid-CMOS logicstyle[J].IEEE Transactions on Very Large Scale Integration(VLSI)Systems,2006,14(12):1309-1321.；文献2为Amini-Valashani M,Ayat M,Mirzakuchaki S.Design andanalysis of a novel low-power and energy-efficient 18T hybrid fulladder.JMicroelectronics Journal,2018,74:49文献3为Shanmugam M Y,MangalamH.Comparative Analysis of Design of Low Power Full Adder Structures for DeepSub-Micron Technology.JAsian Journal of Research in Social Sciences andHumanities,2017,7(2):141。分析表2可知：本发明的同或异或电路具有最小的延时，相比与Majid提出的结构延时减小11.23％。

本发明实施例一的基于同或异或电路反馈的全加器的仿真图如图8所示。分析图8可知，本发明在所有输入组合下，电路的逻辑功能正确，输出均能达到全摆幅。

本发明实施例一的基于同或异或电路反馈的全加器在1.2V电压下负载为FO4时，与现有技术的全加器电路仿真结果对比数据如表3所示。

表3

表3中，文献4为Brzozowski I,Kos A.Designing of low-power data orientedadders.JMicroelectronics Journal,2014,45(9):1177。文献5为Mehrabani Y S,EshghiM.A symmetric,multi-threshold,high-speed and efficient-energy 1-bit fulladder cell design using CNFET technology.JCircuits,Systems,and SignalProcessing,2015,34(3):739。文献6为H.basireddy,K.challa and T.Nikoubin.Hybridlogical effort for hybrid logic style full adders in multistagestructures.JIEEE Transactions on Very Large Scale Integration(VLSI)Systems,2019,27(5):1138。文献7为Navi K,Maeen M,Foroutan V,et al.A novel low-powerFull-Adder cell for low voltage.JIntegration the VLSI Journal,2009,42(4):457。文献8为Radhakrishnan D.Low-voltage low-power CMOS full adder JIEEProceedings-Circuits,Devices and Systems,2001,148(1):19。表3中分析了8种不同全加器。从表3中可以看出，HFA-18T全加器与以上采用单一电路结构的全加器相比具有较小的功耗和延时。本发明全加器具有最小的延时，相比HFA-18T全加器，延时可减少10.34％。功耗延时积PDP减少8.45％。

实施例二：本实施例与实施例一基本相同，区别如下所述：

如图5所示，本实施例中，全加器还还包括求和自检电路和进位自检电路，求和自检电路和进位自检电路分别具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端和输出端，求和自检电路的第一输入端和求和电路的第一输入端连接，求和自检电路的第二输入端和第二反相器INV2的输出端连接，求和自检电路的第三输入端和求和电路的第二输入端连接，求和自检电路的第四输入端和求和电路的第三输入端连接，求和自检电路的第五输入端和求和电路的输出端连接，进位自检电路的第一输入端和进位电路的输出端连接，进位自检电路的第二输入端和进位电路的反相输出端连接，进位自检电路的第三输入端和求和电路的第一输入端连接，进位自检电路的第四输入端和同或异或电路的第一输入端连接，进位自检电路的第五输入端和同或异或电路的第二输入端连接；

如图6所示，求和自检电路包括第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25、第二十六MOS管M26、第二十七MOS管M27和第二十八MOS管M28，第二十一MOS管M21、第二十三MOS管M23、第二十五MOS管M25和第二十七MOS管M27均为P型MOS管，第二十二MOS管M22、第二十四MOS管M24、第二十六MOS管M26和第二十八MOS管M28均为N型MOS管，第二十一MOS管M21的源极和第二十三MOS管M23的栅极连接且其连接端为求和自检电路的第二输入端，第二十一MOS管M21的栅极、第二十二MOS管M22的栅极、第二十三MOS管M23的源极和第二十四MOS管M24的源极连接且其连接端为求和自检电路的第五输入端，第二十一MOS管M21的漏极、第二十二MOS管M22的漏极、第二十三MOS管M23的漏极、第二十四MOS管M24的漏极、第二十五MOS管M25的漏极、第二十六MOS管M26的漏极、第二十七MOS管M27的栅极和第二十八MOS管M28的栅极连接，第二十二MOS管M22的源极和第二十四MOS管M24的栅极连接且其连接端为求和自检电路的第一输入端，第二十五MOS管M25的栅极和第二十七MOS管M27的源极连接且其连接端为求和自检电路逇第三输入端，第二十五MOS管M25的源极、第二十六MOS管M26的源极、第二十七MOS管M27的漏极和第二十八MOS管M28的漏极连接且其连接端为求和自检电路的输出端，第二十六MOS管M26的栅极和第二十八MOS管M28的源极连接且其连接端为求和自检电路的第四输入端；

如图7所示，进位自检电路包括第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37、第三十八MOS管M38、第三十九MOS管M39、第四十MOS管M40和二选一选择器MUX，二选一选择器MUX具有第一输入端、第二输入端、选择端和输出端，第二十九MOS管M29、第三十MOS管M30、第三十二MOS管M32、第三十四MOS管M34、第三十七MOS管M37和第三十九MOS管M39均为P型MOS管，第三十一MOS管M31、第三十三MOS管M33、第三十五MOS管M35、第三十六MOS管M36、第三十八MOS管M38和第四十MOS管M40均为N型MOS管，第二十九MOS管M29的源极、第三十二MOS管M32的源极和第三十四MOS管M34的源极均接入电源，第二十九MOS管M29的栅极、第三十二MOS管M32的栅极、第三十三MOS管M33的栅极和第三十六MOS管M36的栅极连接且其连接端为进位自检电路的第三输入端，第二十九MOS管M29的漏极和第三十MOS管M30的源极连接，第三十MOS管M30的栅极、第三十一MOS管M31的栅极、第三十四MOS管M34的栅极和第三十五MOS管M35的栅极连接且其连接端为进位自检电路的第五输入端，第三十MOS管M30的漏极、第三十一MOS管M31的漏极、第三十三MOS管M33的漏极和二选一选择器MUX的第二输入端连接，第三十一MOS管M31的源极、第三十三MOS管M33的源极和第三十六MOS管M36的源极均接地，第三十二MOS管M32的漏极、第三十四MOS管M34的漏极、第三十五MOS管M35的漏极和二选一选择器MUX的第一输入端连接，第三十五MOS管M35的源极和第三十六MOS管M36的漏极连接，二选一选择器MUX的选择端为进位自检电路的第四输入端，二选一选择器MUX的输出端、第三十七MOS管M37的漏极、第三十八MOS管M38的漏极、第三十九MOS管M39的栅极和第四十MOS管M40的栅极连接，第三十七MOS管M37的栅极和第三十九MOS管M39的源极连接且其连接端为进位自检电路的第一输入端，第三十七MOS管M37的源极、第三十八MOS管M38的源极、第三十九MOS管M39的漏极和第四十MOS管M40的漏极连接且其连接端为进位自检电路的输出端，第三十八MOS管M38的栅极和第四十MOS管M40的源极连接且其连接端为进位自检电路的第二输入端。

本实施例的全加器工作原理如下所述：

根据全加器电路的工作特点，通过在全加器内部组建组合逻辑电路可以检测输出的和信号Sum和进位信号Cout的正确性。其中Y(二选一选择器输出信号)、FS(求和自检电路输出信号)和FC(进位自检电路输出信号)的表达式如下：

FS＝(A⊙B)⊙(Sum⊙CI) (2)

(1)当输入加数信号通过全加器电路产生和信号Sum和进位信号Cout后，首先比较和信号Sum与输入的进位信号CI。输出的和信号Sum通过第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24与输入的进位信号CI进行同或运算，运算结果通过第二十五MOS管M25、第二十六MOS管M26、第二十七MOS管M27、第二十八MOS管M28后再与XNOR信号取同或运算产生输出信号FS。当输入中有奇数个1时，输出的和信号Sum＝1，此时无论何种输入组合，输出FS＝1。当输入中有偶数个1时，输出的和信号Sum＝0，此时无论何种输入组合，输出FS＝1。

(2)输入加数B和进位信号CI通过第二十九MOS管M29-第三十六MOS管M36管进行与非和或非运算，分别产生输出G0与G1。G0与G1作为二选一数据选择器的两个输入信号，输入的加数信号A作为选择信号。当输入A＝0时输出选择G1，当输入A＝1时输出选择G2，产生输出Y。而后输出Y通过第三十七MOS管M37、第三十八MOS管M38、第三十九MOS管M39、第四十MOS管M40与输出的进位信号的反相信号

进行同或运算产生输出FC。若输入ABCI中1的数字是2或2以上时，此时Cout为1，二选一数据选择器的输出Y为0。若输出无误，则输出FC始终为1，若输出有误，FC为0。本实施例的全加器的真值表如表4所示。

表4

分析表4可知，对于所有的输入组合，若运算无误，输出FS与FC始终为高电平。若输出有误，则通过自检电路检测出错误，输出FS或FC为0。

本发明实施例二的基于同或异或电路反馈的全加器的仿真图如图9所示。分析图9可知，对于所有的输入组合，若运算无误，输出FS与FC始终为高电平。若输出有误，则通过自检电路检测出错误，输出FS或FC为0。

Claims (2)

1.一种基于同或异或电路反馈的全加器，包括同或异或电路、求和电路和进位电路，所述的同或异或电路具有第一输入端、第二输入端、第三输入端、用于输出异或逻辑值的第一输出端和用于输出同或逻辑值的第二输出端，所述的求和电路具有第一输入端、第二输入端、第三输入端和输出端，所述的进位电路具有第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，所述的同或异或电路的第一输入端为所述的全加器的第一输入端，用于接入第一加数，所述的同或异或电路的第二输入端为所述的全加器的第二输入端，用于接入第二加数，所述的同或异或电路的第一输出端分别与所述的求和电路的第二输入端和所述的进位电路的第一输入端连接，所述的同或异或电路的第二输出端分别与所述的求和电路的第三输入端和所述的进位电路的第二输入端连接，所述的求和电路的第一输入端为所述的全加器的进位信号输入端，用于接入低位输出的进位信号，所述的求和电路的输出端为所述的全加器的输出端，用于输出和信号，所述的进位电路的输出端为所述的全加器的高位进位信号输出端，用于向高位输出进位信号，其特征在于所述的全加器还包括第一反相器和第二反相器，所述的第一反相器的输入端和所述的同或异或电路的第一输入端连接，所述的第一反相器的输出端分别与所述的同或异或电路的第三输入端和所述的进位电路的第三输入端连接，所述的第二反相器的输入端和所述的求和电路的第一输入端连接，所述的第二反相器的输出端和所述的进位电路的第四输入端连接；

所述的同或异或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管；所述的第一MOS管、所述的第二MOS管、所述的第四MOS管、所述的第九MOS管、所述的第十MOS管和所述的第十一MOS管均为P型MOS管，所述的第三MOS管、所述的第五MOS管、所述的第六MOS管、所述的第七MOS管、所述的第八MOS管和所述的第十二MOS管均为N型MOS管；所述的第一MOS管的源极、所述的第二MOS管的栅极、所述的第五MOS管的源极、所述的第六MOS管的栅极、所述的第七MOS管的栅极和所述的第九MOS管的栅极连接且其连接端为所述的同或异或电路的第一输入端，所述的第一MOS管的栅极、所述的第二MOS管的源极、所述的第三MOS管的源极、所述的第四MOS管的源极、所述的第五MOS管的栅极、所述的第六MOS管的源极、所述的第八MOS管的栅极和所述的第十MOS管的栅极连接且其连接端为所述的同或异或电路的第二输入端，所述的第一MOS管的漏极、所述的第二MOS管的漏极、所述的第三MOS管的漏极、所述的第七MOS管的漏极、所述的第十一MOS管的栅极和所述的第十二MOS管的漏极连接且其连接端为所述的同或异或电路的第一输出端，所述的第三MOS管的栅极和所述的第四MOS管的栅极连接且其连接端为所述的同或异或电路的第三输入端，所述的第四MOS管的漏极、所述的第五MOS管的漏极、所述的第六MOS管的漏极、所述的第十MOS管的漏极、所述的第十一MOS管的漏极和所述的第十二MOS管的栅极连接且其连接端为所述的同或异或电路的第二输出端，所述的第七MOS管的源极和所述的第八MOS管的漏极连接，所述的第八MOS管的源极接地，所述的第九MOS管的源极和所述的第十一MOS管的源极均接入电源，所述的第九MOS管的漏极和所述的第十MOS管的源极连接，所述的第十二MOS管的源极接地；

所述的求和电路包括第十三MOS管、第十四MOS管、第十五MOS管和第十六MOS管；所述的第十三MOS管和所述的第十六MOS管均为P型MOS管，所述的第十四MOS管和所述的第十五MOS管均为N型MOS管；所述的第十三MOS管的漏极、所述的第十四MOS管的漏极、所述的第十五MOS管的栅极和所述的第十六MOS管的栅极连接且其连接端为所述的求和电路的第一输入端，所述的第十三MOS管的栅极和所述的第十六MOS管的漏极连接且其连接端为所述的求和电路的第二输入端，所述的第十三MOS管的源极、、所述的第十四MOS管的源极、所述的第十五MOS管的源极和所述的第十六MOS管的源极连接且其连接端为所述的求和电路的输出端，所述的第十四MOS管的栅极和所述的第十五MOS管的漏极连接且其连接端为所述的求和电路的第三输入端；

所述的进位电路包括第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管和第三反相器，所述的第十七MOS管和所述的第十九MOS管均为P型MOS管，所述的第十八MOS管和所述的第二十MOS管均为N型MOS管；所述的第十七MOS管的栅极和所述的第二十MOS管的栅极连接且其连接端为所述的进位电路的第一输入端，所述的第十七MOS管的源极、所述的第十八MOS管的源极、所述的第十九MOS管的源极、所述的第二十MOS管的源极和所述的第三反相器的输入端连接且其连接端为所述的进位电路的反相输出端，所述的第十八MOS管的栅极和所述的第十九MOS管的栅极连接且其连接端为所述的进位电路的第二输入端，所述的第十七MOS管的漏极和所述的第十八MOS管的漏极连接且其连接端为所述的进位电路的第三输入端，所述的第十九MOS管的漏极和所述的第二十MOS管的漏极连接且其连接端为所述的进位电路的第四输入端，所述的第三反相器的输出端为所述的进位电路的输出端。

2.根据权利要求1所述的一种基于同或异或电路反馈的全加器，其特征在于所述的全加器还还包括求和自检电路和进位自检电路，所述的求和自检电路和所述的进位自检电路分别具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端和输出端，所述的求和自检电路的第一输入端和所述的求和电路的第一输入端连接，所述的求和自检电路的第二输入端和所述的第二反相器的输出端连接，所述的求和自检电路的第三输入端和所述的求和电路的第二输入端连接，所述的求和自检电路的第四输入端和所述的求和电路的第三输入端连接，所述的求和自检电路的第五输入端和所述的求和电路的输出端连接，所述的进位自检电路的第一输入端和所述的进位电路的输出端连接，所述的进位自检电路的第二输入端和所述的进位电路的反相输出端连接，所述的进位自检电路的第三输入端和所述的求和电路的第一输入端连接，所述的进位自检电路的第四输入端和所述的同或异或电路的第一输入端连接，所述的进位自检电路的第五输入端和所述的同或异或电路的第二输入端连接；

所述的求和自检电路包括第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管、第二十七MOS管和第二十八MOS管，所述的第二十一MOS管、所述的第二十三MOS管、所述的第二十五MOS管和所述的第二十七MOS管均为P型MOS管，所述的第二十二MOS管、所述的第二十四MOS管、所述的第二十六MOS管和所述的第二十八MOS管均为N型MOS管，所述的第二十一MOS管的源极和所述的第二十二MOS管的栅极连接且其连接端为所述的求和自检电路的第二输入端，所述的第二十一MOS管的栅极、所述的第二十二MOS管的栅极、所述的第二十三MOS管的源极和所述的第二十四MOS管的源极连接且其连接端为所述的求和自检电路的第五输入端，所述的第二十一MOS管的漏极、所述的第二十二MOS管的漏极、所述的第二十三MOS管的漏极、所述的第二十四MOS管的漏极、所述的第二十五MOS管的漏极、所述的第二十六MOS管的漏极、所述的第二十七MOS管的栅极和所述的第二十八MOS管的栅极连接，所述的第二十二MOS管的源极和所述的第二十四MOS管的栅极连接且其连接端为所述的求和自检电路的第一输入端，所述的第二十五MOS管的栅极和所述的第二十七MOS管的源极连接且其连接端为所述的求和自检电路逇第三输入端，所述的第二十五MOS管的源极、所述的第二十六MOS管的源极、所述的第二十七MOS管的漏极和所述的第二十八MOS管的漏极连接且其连接端为所述的求和自检电路的输出端，所述的第二十六MOS管的栅极和所述的第二十八MOS管的源极连接且其连接端为所述的求和自检电路的第四输入端；

所述的进位自检电路包括第二十九MOS管、第三十MOS管、第三十一MOS管、第三十二MOS管、第三十三MOS管、第三十四MOS管、第三十五MOS管、第三十六MOS管、第三十七MOS管、第三十八MOS管、第三十九MOS管、第四十MOS管和二选一选择器，所述的二选一选择器具有第一输入端、第二输入端、选择端和输出端，所述的第二十九MOS管、所述的第三十MOS管、所述的第三十二MOS管、所述的第三十四MOS管、所述的第三十七MOS管和所述的第三十九MOS管均为P型MOS管，所述的第三十一MOS管、所述的第三十三MOS管、所述的第三十五MOS管、所述的第三十六MOS管、所述的第三十八MOS管和所述的第四十MOS管均为N型MOS管，所述的第二十九MOS管的源极、所述的第三十二MOS管的源极和所述的第三十四MOS管的源极均接入电源，所述的第二十九MOS管的栅极、所述的第三十二MOS管的栅极、所述的第三十三MOS管的栅极和所述的第三十六MOS管的栅极连接且其连接端为所述的进位自检电路的第三输入端，所述的第二十九MOS管的漏极和所述的第三十MOS管的源极连接，所述的第三十MOS管的栅极、所述的第三十一MOS管的栅极、所述的第三十四MOS管的栅极和所述的第三十五MOS管的栅极连接且其连接端为所述的进位自检电路的第五输入端，所述的第三十MOS管的漏极、所述的第三十一MOS管的漏极、所述的第三十三MOS管的漏极和所述的二选一选择器的第二输入端连接，所述的第三十一MOS管的源极、所述的第三十三MOS管的源极和所述的第三十六MOS管的源极均接地，所述的第三十二MOS管的漏极、所述的第三十四MOS管的漏极、所述的第三十五MOS管的漏极和所述的二选一选择器的第一输入端连接，所述的第三十五MOS管的源极和所述的第三十六MOS管的漏极连接，所述的二选一选择器的选择端为所述的进位自检电路的第四输入端，所述的二选一选择器的输出端、所述的第三十七MOS管的漏极、所述的第三十八MOS管的漏极、所述的第三十九MOS管的栅极和所述的第四十MOS管的栅极连接，所述的第三十七MOS管的栅极和所述的第三十九MOS管的源极连接且其连接端为所述的进位自检电路的第一输入端，所述的第三十七MOS管的源极、所述的第三十八MOS管的源极、所述的第三十九MOS管的漏极和所述的第四十MOS管的漏极连接且其连接端为所述的进位自检电路的输出端，所述的第三十八MOS管的栅极和所述的第四十MOS管的源极连接且其连接端为所述的进位自检电路的第二输入端。

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