CN103761066B - 进位保留加法器的求和路径电路及进位保留加法器 - Google Patents

Abstract

本发明提供一种进位保留加法器的求和路径电路及进位保留加法器，所述进位保留加法器的求和路径电路包括：异或信号生成电路、同或信号生成电路以及传输门选择电路，其中，异或信号生成电路和同或信号生成电路同步产生第一输入信号和第二输入信号的异或信号与同或信号，所述传输门选择电路用于根据所述同或信号、所述异或信号以及第三输入信号生成和输出信号。本发明通过异或信号生成电路和同或信号生成电路实现同步输出第一输入信号和第二输入信号的异或信号和第一输入信号和第二输入信号的同或信号，以使得输入信号上升沿与下降沿到输出延时均衡且延时小，以利于华莱士树的构建。

Description

进位保留加法器的求和路径电路及进位保留加法器

技术领域

本发明涉及进位保留加法器，尤其涉及一种用于部分积压缩的进位保留加法器的求和路径电路及进位保留加法器。

背景技术

乘加部件是现代高性能处理器中的关键运算部件之一，目前在乘加部件的运算过程中一个必不可少的环节就是部分积的累加。在乘加部件中，部分积累加可以用简单的硬件快速地把n个数相加规约为2个数相加，从而提高在乘法过程中多个部分积相加的速度。

部分积的累加可以采用进位保留加法器进行运算，进位保留加法器是一种对m比特操作数进行相加的数字加法器，这种加法器并不急于进行加法进位的传递，而是将进位保留在下一次加法中。现有技术中进位保留加法器一般采用部分积阵列压缩部件，也就是通常所说的部分积累加树(Partial Product Reduction Tree，简称PPRT)。

目前现有技术中两种主要的部分积压缩树结构是华莱士压缩树结构(WallaceCompressor Tree)和Dadda压缩树结构，它们基本上都是采用多个进位保留加法器构成的压缩树的阵列，如果利用工具(如design compiler等)自动综合，时序和面积等各方面都难以保证，因此需要设计者进行人工的干预或设计。华莱士压缩树结构(Wallace CompressorTree)和Dadda压缩树它们基本上都是采用3-2进位保留加法器(Carry-Save-Adder,CSA3-2)或更高压缩比的进位保留加法器构建而成。基于CSA3-2压缩器(本质上是一个1bit加法器)，相对于普通的1bit全加器来说，又具有一些特殊的要求，它对时序相关的包括电路的最差延时，平均延时，输入负载，输出驱动能力等，以及功耗、面积等都有很高的要求，因此设计一种高性能的进位保留电路对于构建高性能的压缩树至关重要。

发明内容

本发明提供一种用于部分积压缩的进位保留加法器的求和路径电路及进位保留加法器，以解决现有技术中进位保留加法器驱动能力弱以及路径延时较大的问题。

第一方面，本发明实施例提供一种进位保留加法器的求和路径电路，包括：异或信号生成电路、同或信号生成电路以及传输门选择电路；其中，

所述异或信号生成电路的信号输入端，用于接收第一输入信号和第二输入信号，所述异或信号生成电路用于根据所述第一输入信号和所述第二输入信号，生成所述第一输入信号和所述第二输入信号的异或信号；

所述同或信号生成电路的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述同或信号生成电路用于根据所述第一输入信号和所述第二输入信号，在所述异或信号生成电路生成所述异或信号时同步生成第一输入信号和第二输入信号的同或信号；

所述传输门选择电路的信号输入端，用于接收所述同或信号、所述异或信号以及第三输入信号，所述第一处理单元电路用于根据所述同或信号、所述异或信号以及所述第三输入信号生成所述第一输入信号、第二输入信号以及第三输入信号的和输出信号。

在第一方面第一种可能的实现方式中，所述异或信号生成电路包括：由多个晶体管构成的或非门、由多个晶体管构成的与或非门；

其中，所述或非门的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述或非门用于根据所述第一输入信号和所述第二输入信号生成所述第一输入信号和所述第二输入信号的或非信号；所述与或非门的信号输入端，用于接收所述第一输入信号、所述第二输入信号以及所述或非信号，所述与或非门用于根据所述或非信号、所述第一输入信号以及所述第二输入信号执行与或非操作，生成所述第一输入信号和所述第二输入信号的异或信号；

所述同或信号生成电路包括：由多个晶体管构成与非门以及由多个晶体管构成或与非门；

其中，所述与非门的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述与非门用于根据所述第一输入信号和所述第二输入信号，在所述或非门生成所述或非信号时同步生成所述第一输入信号和所述第二输入信号的与非信号；所述或与非门的信号输入端，用于接收所述第一输入信号、所述第二输入信号以及所述与非信号，所述或与非门用于根据所述与非信号、所述第一输入信号以及所述第二输入信号执行或与非操作，在所述与或非门生成所述异或信号时同步生成所述第一输入信号和所述第二输入信号的同或信号。

根据第一方面第一种可能的实现方式，在第一方面第二种可能的实现方式中，所述或非门包括第一晶体管P1、第二晶体管P2、第三晶体管N1以及第四晶体管N2，所述P1和所述P2为P型金属氧化物半导体PMOS晶体管，所述N1和所述N2为N型金属氧化物半导体NMOS晶体管；其中，

所述P1和所述P2串联连接，所述P1的栅极用于接收所述第二输入信号，所述P2的栅极用于接收所述第一输入信号，所述P1的漏极与所述P2的源极连接，所述P2的漏极分别与所述N1的漏极、所述N2的漏极连接，所述N1的栅极用于接收所述第二输入信号，所述N2的栅极用于接收所述第一输入信号，所述P2的漏极上还连接有或非信号输出端，用于输出所述或非信号。

根据第一方面第一种可能的实现方式，在第一方面第三种可能的实现方式中，所述与或非门包括第五晶体管P3、第六晶体管P4、第七晶体管P5、第八晶体管N3、第九晶体管N4和第十晶体管N5，所述P3、所述P4和所述P5为PMOS晶体管，所述N3、所述N4和所述N5为NMOS晶体管；其中

所述P4和所述P5并联连接，所述P4的栅极用于接收所述第二输入信号，所述P5的栅极用于接收所述第一输入信号，所述P5的源极与所述P4的源极连接，所述P5的漏极与所述P4的漏极连接；

所述P3的源极与所述P4的漏极连接，所述P3的漏极与所述N3的漏极连接，所述P3的栅极、所述N3的栅极均用于接收所述或非信号；

所述N5和所述N4串联连接，所述N5的栅极用于接收所述第一输入信号，所述N4的栅极用于接收所述第二输入信号，所述N5的漏极与所述P3的漏极连接，所述N5的源极与所述N4的漏极连接；

所述P3的漏极上还连接有异或信号输出端，用于输出所述异或信号。

根据第一方面第一种可能的实现方式，在第一方面第四种可能的实现方式中，所述与非门包括第十一晶体管P6、第十二晶体管P7、第十三晶体管N6以及第十四晶体管N7，所述P6和所述P7为PMOS晶体管，所述N6和所述N7为NMOS晶体管；其中，

所述P6和所述P7并联连接，所述P6的栅极用于接收所述第二输入信号，所述P7的栅极用于接收所述第一输入信号，所述P6的源极与所述P7的源极连接，所述P6的漏极分别与所述P7的漏极、所述N7的漏极连接，所述N7和所述N6串联连接，所述N7的栅极用于接收所述第一输入信号，所述N6的栅极用于接收所述第二输入信号，所述N7的漏极上还连接有与非信号输出端，用于输出所述与非信号。

根据第一方面第一种可能的实现方式，在第一方面第五种可能的实现方式中，所述或与非门包括第十五晶体管P8、第十六晶体管P9、第十七晶体管P10、第十八晶体管N8、第十九晶体管N9和第二十晶体管N10，所述P8、所述P9和所述P10为PMOS晶体管，所述N8、所述N9和所述N10为NMOS晶体管；其中，

所述P9和所述P10串联连接后与所述P8并联连接，所述P9的源极与所述P8的源极连接，所述P9的漏极与所述P10的源极连接，所述P10的漏极与所述P8的漏极连接，所述P8的栅极用于接收所述与非信号，所述P9的栅极用于接收所述第一输入信号，所述P10的栅极用于接收所述第二输入信号；

所述N9和所述N10并联连接，所述N9的栅极用于接收所述第一输入信号，所述N10的栅极用于接收所述第二输入信号，所述N9的源极与所述N10的源极连接，所述N9的漏极分别与所述N10的漏极、N8的漏极连接，所述N8的栅极用于接收所述与非信号，所述N8的源极分别与所述P9和所述P10的漏极连接，所述N8的漏极上还连接有同或信号输出端，用于输出所述同或信号。

在第一方面第六种可能的实现方式中，所述异或信号生成电路包括：第一传输门和第二传输门；所述第一传输门的信号输入端用于接收所述第一输入信号的反信号；所述第二传输门的信号输入端用于接收所述第一输入信号；所述第一传输门的第一控制端与所述第二传输门的第二控制端均用于接收所述第二输入信号的反信号；所述第一传输门的第二控制端和所述第二传输门的第一控制端均用于接收所述第二输入信号；所述第一传输门的信号输出端与所述第二传输门的信号输出端连接，所述第一传输门的信号输出端和所述第二传输门的信号输出端之间的连接处引出异或信号输出端，用于输出所述异或信号；

所述同或信号生成电路包括：第三传输门和第四传输门，所述第三传输门的信号输入端用于接收所述第一输入信号；所述第四传输门的信号输入端用于接收所述第一输入信号的反信号；所述第三传输门的第一控制端与所述第四传输门的第二控制端均用于接收所述第二输入信号的反信号；所述第三传输门的第二控制端和所述第四传输门的第一控制端均用于接收所述第二输入信号；所述第三传输门的信号输出端与所述第四传输门的信号输出端连接，所述第三传输门的信号输出端和所述第四传输门的信号输出端之间的连接处引出同或信号输出端，用于输出所述同或信号。

根据第一方面、第一方面第一种至第六种任意一种可能的实现方式，在第一方面第七种可能的实现方式中，所述传输门选择电路包括：第五传输门和第六传输门，所述第五传输门的信号输入端用于接收第三输入信号的反信号，所述第六传输门用于接收所述第三输入信号，所述第五传输门的第一控制端与所述第六传输门的第二控制端均用于接收所述同或信号，所述第五传输门的第二控制端与所述第六传输门的第一控制端均用于接收所述异或信号，所述第五传输门的信号输出端与所述第六传输门的信号输出端连接后与第一反相器的输入端连接，所述第一反相器输出端作为和输出信号的输出端输出所述和输出信号。

根据第一方面第七种可能的实现方式，在第一方面第八种可能的实现方式中，所述第一输入信号的输入端口、所述第二输入信号的输入端口和所述第三输入信号的输入端口具有相同权重。

第二方面，本发明实施例提供一种进位保留加法器，包括如第一方面、第一方面第一种至第八种任意一种所述的求和路径电路。

在第二方面第一种可能的实现方式中，还包括具有镜像电路结构的进位路径电路。

根据第二方面第一种可能的实现方式，在第二方面第二种可能的实现方式中，所述镜像电路包括：第二十一晶体管P11、第二十二晶体管P12、第二十三晶体管N11、第二十四晶体管N12、第二十五晶体管P13、第二十六晶体管P14、第二十七晶体管P15、第二十八晶体管N13、第二十九晶体管N14、第三十晶体管N15以及第二反相器，所述P11、P12、P13、P14、P15为PMOS晶体管，所述N11、N12、N13、N14、N15为第NMOS晶体管；

所述P11、所述P12、所述N11以及所述N12串联连接，所述P11的栅极、所述N11的栅极均用于接收所述第二输入信号，所述P12的栅极、所述N12的栅极均用于接收所述第一输入信号，所述P11的漏极与所述P12的源极连接，所述P12的漏极与所述N12的漏极连接，所述N12的源极与所述N11的漏极连接；

所述P15与所述N15串联连接，所述P15的栅极、所述N15的栅极均用于接收所述第三输入信号，所述P15的漏极与所述N15的漏极连接，所述P15的源极分别与所述P13的漏极、所述P14的漏极连接，所述P13与所述P14并联连接，所述P13的栅极用于接收所述第二输入信号，所述P14的栅极用于接收所述第一输入信号；所述N15的源极分别与所述N13的漏极、N14的漏极连接，所述N13与所述N14并联连接，所述N13的栅极用于接收所述第二输入信号，所述N14的栅极用于接收所述第一输入信号；

所述P12的漏极与所述P15的漏极连接，所述P15的漏极与所述第二反相器的输入端连接，所述第二反相器的输出端作为进位输出信号输出端。

根据第二方面第二种可能的实现方式，在第二方面第三种可能的实现方式中，所述第一输入信号的输入端口、所述第二输入信号的输入端口和所述第三输入信号的输入端口具有相同权重。

本发明实施例通过异或信号生成电路和同或信号生成电路实现同步输出第一输入信号和第二输入信号的异或信号和第一输入信号和第二输入信号的同或信号，以使得输入信号上升沿与下降沿到输出延时均衡且延时小，以利于华莱士树的构建。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一提供的一种进位保留加法器的求和路径电路的结构图；

图2为图1所示的求和路径电路的逻辑图；

图3A-3B为本发明实施例二提供的一种求和路径电路中异或信号生成电路和同或信号生成电路的电路图；

图4为本发明实施例三提供的一种求和路径电路中异或信号生成电路和同或信号生成电路的电路图；

图5为本发明实施例四提供的一种求和路径电路中传输门选择电路的电路图；

图6为本发明实施例六提供的一种进位保留加法器的进位路径电路的电路图；

图7为图6所示的进位路径电路的逻辑图；

图8A-8B分别为本发明实施例七提供的4-2进位保留加法器的求和路径电路和进位路径电路的电路图；

图9A-9B分别为本发明实施例八提供的4-2进位保留加法器的求和路径电路和进位路径电路的电路图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例一提供的一种进位保留加法器的求和路径电路的结构图，如图1所示，该求和路径电路可以包括：异或信号生成电路11、同或信号生成电路12以及传输门选择电路13；其中，

所述异或信号生成电路11的信号输入端，用于接收第一输入信号和第二输入信号，所述异或信号生成电路11用于根据所述第一输入信号和所述第二输入信号，生成所述第一输入信号和所述第二输入信号的异或信号；

所述同或信号生成电路12的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述同或信号生成电路12用于根据所述第一输入信号和所述第二输入信号，在所述异或信号生成电路11生成所述异或信号时同步生成第一输入信号和第二输入信号的同或信号；

所述传输门选择电路13的信号输入端，用于接收所述同或信号、所述异或信号以及第三输入信号，所述传输门选择电路13用于根据所述同或信号、所述异或信号以及所述第三输入信号生成所述第一输入信号、第二输入信号以及第三输入信号的和输出信号。

为了更清楚的说明本实施提供的求和路径电路的求和工作原理，下面以实施例一提供的求和路径结构图的逻辑图进行详细解释说明。

其中，“！”表示非运算，“+”表示或运算，“·”表示与运算，“⊕”表示异或运算，“⊙”表示同或运算。

图2为图1所示的求和路径电路的逻辑图，如图2所示，假设第一输入信号定义为A，第二输入信号定义为B，第三输入信号定义为CI，和输出信号定义为S。由于采用了图1所示的互补CMOS结构的求和路径电路，因此该电路可以同步产生A和B的异或逻辑信号n以及A和B的同或逻辑信号nf，即n＝A⊕B，nf＝A⊙B。然后n和nf再采用图1所示的求和路径结构的电路去选择CI信号(或者理解为CI选择n和nf信号)，生成和输出信号S，即S＝A⊕B⊕CI。

上述实施例所述的用于部分积压缩的进位保留加法器中的求和路径，可以应用于3-2进位保留加法器(Carry-Save-Adder，简称CSA3-2)上。

相比于现有的用于部分积压缩的进位保留加法器中的求和路径中，需要先产生所述第一输入信号和第二输入信号的异或信号，然后再经过一级反相器生成同或信号，最后与第三输入信号异或才能实现生成和输出信号，上述实施例通过采用图1所示的求和路径电路结构可以实现同步产生第一输入信号和第二输入信号的异或信号以及同或信号，省去了求和路径中采用的一级反相器，从而使得输入信号上升沿与下降沿到输出延时均衡且延时小，以利于华莱士树的构建。

进一步地，在实施例一的基础上，所述异或信号生成电路可以包括：由多个晶体管构成的或非门、由多个晶体管构成的与或非门；其中，所述或非门的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述或非门用于根据所述第一输入信号和所述第二输入信号生成所述第一输入信号和所述第二输入信号的或非信号；所述与或非门的信号输入端，用于接收所述第一输入信号、所述第二输入信号以及所述或非信号，所述与或非门用于根据所述或非信号、所述第一输入信号以及所述第二输入信号执行与或非操作，生成所述第一输入信号和所述第二输入信号的异或信号；

所述同或信号生成电路包括：由多个晶体管构成与非门以及由多个晶体管构成或与非门；其中，所述与非门的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述与非门用于根据所述第一输入信号和所述第二输入信号，在所述或非门生成所述或非信号时同步生成所述第一输入信号和所述第二输入信号的与非信号；所述或与非门的信号输入端，用于接收所述第一输入信号、所述第二输入信号以及所述与非信号，所述或与非门用于根据所述与非信号、所述第一输入信号以及所述第二输入信号执行或与非操作，在所述与或非门生成所述异或信号时同步生成所述第一输入信号和所述第二输入信号的同或信号。

下面以具体实施例进行说明，图3A-3B为本发明实施例二提供的一种求和路径电路中异或信号生成电路和同或信号生成电路的电路图。

如图3A所示，所述或非门31可以包括第一晶体管P1、第二晶体管P2、第三晶体管N1以及第四晶体管N2，所述P1和所述P2为P型金属氧化物半导体PMOS晶体管，所述N1和所述N2为N型金属氧化物半导体NMOS晶体管；其中，所述P1和所述P2串联连接，所述P1的栅极用于接收所述第二输入信号2，所述P2的栅极用于接收所述第一输入信号1，所述P1的漏极与所述P2的源极连接，所述P2的漏极分别与所述N1的漏极、所述N2的漏极连接，所述N1的栅极用于接收所述第二输入信号2，所述N2的栅极用于接收所述第一输入信号1，所述P2的漏极上还连接有或非信号输出端，用于输出所述或非信号n1。

所述与或非门32包括第五晶体管P3、第六晶体管P4、第七晶体管P5、第八晶体管N3、第九晶体管N4和第十晶体管N5，所述P3、所述P4和所述P5为PMOS晶体管，所述N3、所述N4和所述N5为NMOS晶体管；其中，所述P4和所述P5并联连接，所述P4的栅极用于接收所述第二输入信号2，所述P5的栅极用于接收所述第一输入信号1，所述P5的源极与所述P4的源极连接，所述P5的漏极与所述P4的漏极连接；

所述P3的源极与所述P4的漏极连接，所述P3的漏极与所述N3的漏极连接，所述P3的栅极、所述N3的栅极均用于接收所述或非信号n1；

所述N5和所述N4串联连接，所述N5的栅极用于接收所述第一输入信号1，所述N4的栅极用于接收所述第二输入信号2，所述N5的漏极与所述P3的漏极连接，所述N5的源极与所述N4的漏极连接；

所述P3的漏极上还连接有异或信号6输出端，用于输出所述异或信号6。

如图3B所示，所述与非门33包括第十一晶体管P6、第十二晶体管P7、第十三晶体管N6以及第十四晶体管N7，所述P6和所述P7为PMOS晶体管，所述N6和所述N7为NMOS晶体管；其中，所述P6和所述P7并联连接，所述P6的栅极用于接收所述第二输入信号2，所述P7的栅极用于接收所述第一输入信号1，所述P6的源极与所述P7的源极连接，所述P6的漏极分别与所述P7的漏极、所述N7的漏极连接，所述N7和所述N6串联连接，所述N7的栅极用于接收所述第一输入信号1，所述N6的栅极用于接收所述第二输入信号2，所述N7的漏极上还连接有与非信号输出端n2，用于输出所述与非信号n2。

所述或与非门34包括第十五晶体管P8、第十六晶体管P9、第十七晶体管P10、第十八晶体管N8、第十九晶体管N9和第二十晶体管N10，所述P8、所述P9和所述P10为PMOS晶体管，所述N8、所述N9和所述N10为NMOS晶体管；其中，所述P9和所述P10串联连接后与所述P8并联连接，所述P9的源极与所述P8的源极连接，所述P9的漏极与所述P10的源极连接，所述P10的漏极与所述P8的漏极连接，所述P8的栅极用于接收所述与非信号n2，所述P9的栅极用于接收所述第一输入信号1，所述P10的栅极用于接收所述第二输入信号2；

所述N9和所述N10并联连接，所述N9的栅极用于接收所述第一输入信号1，所述N10的栅极用于接收所述第二输入信号2，所述N9的源极与所述N10的源极连接，所述N9的漏极分别与所述N10的漏极、N8的漏极连接，所述N8的栅极用于接收所述与非信号n2，所述N8的源极分别与所述P9和所述P10的漏极连接，所述N8的漏极上还连接有同或信号7输出端，用于输出所述同或信号7。

图4为本发明实施例三提供的一种求和路径电路中异或信号生成电路和同或信号生成电路的电路图，本实施例是求和路径电路的另一种实现方式。如图4所示，该求和路径电路中所述异或信号生成电路包括：第一传输门201和第二传输门202；所述第一传输门201的信号输入端用于接收所述第一输入信号1的反信号；所述第二传输门202的信号输入端用于接收所述第一输入信号1；所述第一传输门201的第一控制端与所述第二传输门202的第二控制端均用于接收所述第二输入信号2的反信号2'；所述第一传输门201的第二控制端和所述第二传输门202的第一控制端均用于接收所述第二输入信号2；所述第一传输门201的信号输出端与所述第二传输门202的信号输出端连接，所述第一传输门201的信号输出端和所述第二传输门202的信号输出端之间的连接处引出异或信号输出端，用于输出所述异或信号6；

所述同或信号生成电路包括：第三传输门203和第四传输门204，所述第三传输门203的信号输入端用于接收所述第一输入信号1；所述第四传输门204的信号输入端用于接收所述第一输入信号1的反信号；所述第三传输门203的第一控制端与所述第四传输门204的第二控制端均用于接收所述第二输入信号2的反信号2'；所述第三传输门203的第二控制端和所述第四传输门204的第一控制端均用于接收所述第二输入信号2；所述第三传输门203的信号输出端与所述第四传输门204的信号输出端连接，所述第三传输门203的信号输出端和所述第四传输门204的信号输出端之间的连接处引出同或信号输出端，用于输出所述同或信号7。

通过上述图3A-3B或者图4所示的求和路径电路中异或信号生成电路和同或信号生成电路，可以在进位保留加法器的求和路径电路中同步实现生成第一输入信号和第二输入信号的异或信号以及同或信号，已解决现有求和路径中采用的一级反相器导致的增强驱动能力降低以及和输出信号产生的延时。

图5为本发明实施例四提供的一种求和路径电路中传输门选择电路的电路图，如图5所示，该传输门选择电路包括：第五传输门205和第六传输门206，所述第五传输门205的信号输入端用于接收第三输入信号3的反信号，所述第六传输门206用于接收所述第三输入信号3，所述第五传输门205的第一控制端与所述第六传输门206的第二控制端均用于接收所述同或信号7，所述第五传输门205的第二控制端与所述第六传输门206的第一控制端均用于接收所述异或信号6，所述第五传输门205的信号输出端与所述第六传输门206的信号输出端连接后与第一反相器101的输入端连接，所述第一反相器101输出端作为和输出信号的输出端输出所述和输出信号4。

需要说明的是，本发明可以采用上述任意实施例组合构成进位保留加法器的求和路径电路，比如采用图4和图5，或图3A-图3B和图5组合构成进位保留加法器的求和路径电路。

进一步地，在上述任意实施例的基础上，所述第一输入信号1的输入端口、所述第二输入信号2的输入端口和所述第三输入信号3的输入端口具有相同权重。

本发明实施例五还提供一种进位保留加法器，其中，该进位保留加法器包括上述任意一实施例提供的求和路径电路；该进位保留加法器例如可以是CSA3-2。

进一步地，该进位保留加法器还包括具有镜像电路结构的进位路径电路。

图6为本发明实施例六提供的一种进位保留加法器的进位路径电路的电路图，如图6所示，该进位路径中所述镜像电路具体可以包括：第二十一晶体管P11、第二十二晶体管P12、第二十三晶体管N11、第二十四晶体管N12、第二十五晶体管P13、第二十六晶体管P14、第二十七晶体管P15、第二十八晶体管N13、第二十九晶体管N14、第三十晶体管N15以及第二反相器102，所述P11、P12、P13、P14、P15为PMOS晶体管，所述N11、N12、N13、N14、N15为第NMOS晶体管；

所述P11、所述P12、所述N11以及所述N12串联连接，所述P11的栅极、所述N11的栅极均用于接收所述第二输入信号2，所述P12的栅极、所述N12的栅极均用于接收所述第一输入信号1，所述P11的漏极与所述P12的源极连接，所述P12的漏极与所述N12的漏极连接，所述N12的源极与所述N11的漏极连接；

所述P15与所述N15串联连接，所述P15的栅极、所述N15的栅极均用于接收所述第三输入信号3，所述P15的漏极与所述N15的漏极连接，所述P15的源极分别与所述P13的漏极、所述P14的漏极连接，所述P13与所述P14并联连接，所述P13的栅极用于接收所述第二输入信号2，所述P14的栅极用于接收所述第一输入信号1；所述N15的源极分别与所述N13的漏极、N14的漏极连接，所述N13与所述N14并联连接，所述N13的栅极用于接收所述第二输入信号2，所述N14的栅极用于接收所述第一输入信号1；

所述P12的漏极与所述P15的漏极连接，所述P15的漏极与所述第二反相器102的输入端连接，所述第二反相器102的输出端作为进位输出信号5输出端。

同样，为了更清楚的说明本实施提供的进位路径结构的求和工作原理，下面以图6所示的结构图的逻辑图进行详细解释说明，图7为图6所示的进位路径电路图的逻辑图，如图7所示，假设第一输入信号定义为A，第二输入信号定义为B，第三输入信号定义为CI，进位输出信号定义为CO。进位CO信号产生路径采用如图3所示的镜像电路结构，NMOS和PMOS完全对称，该结构当CI＝1时，选择A+B输出，当CI＝0时，选择A·B输出，即实现CO＝CI·(A+B)+！CI·A·B。

相对于传统的CO进位实现方式，上述实施例提供的的进位路径结构的电路节省了晶体管的数量，且由于本申请直接由反相器驱动，因此相比于传统进位路径结构的电路中采用三输入或非门驱动，其输出的驱动能力增强，进而降低Co产生的延时。

同样，进一步地，在上述实施例的基础上，所述第一输入信号1的输入端口、所述第二输入信号2的输入端口和所述第三输入信号3的输入端口具有相同权重。

基于上述任意实施例提供的CSA3-2的电路结构，可以构建CSA4-2电路，CSA4-2的功能是对五个等权值的数求和，输出一个求和(Sum)和两个进位(Carry)。实际中，采用上述CSA3-2电路的结构来构建CSA4-2电路的构建方式可以有很多种，优选的，本发明采用可以使路径最大延时和平均延时相对较小的构建方式，并且选择与上述CSA3-2电路相同的进位实现逻辑，构建得到CSA4-2电路。

下面以两个具体的实施例详细说明本发明实施例提供的CSA4-2结构的电路结构及原理。假设5个输入信号分别为A、B、C、D和CI，3个输出信号为S0、CO1和CO。

图8A-8B分别为本发明实施例七提供的4-2进位保留加法器的求和路径电路和进位路径电路的电路图，其中，图8A为4-2进位保留加法器的求和路径电路的电路图，如图8A所示，该求和电路结构及工作原理如下：

(1)、采用如图4所示的四个传输门结构同步生成输入信号A和B的异或信号n1以及同或信号n1f，其中：

Af＝！A；

Bf＝！B；

Aff＝！(！A)；

因此，n1＝A⊕B；

n1f＝A⊙B。

(2)、采用如图4所示的四个传输门结构，根据上述生成的n1、n1f以及输入信号C，同步生成信号n1和C的异或信号n2以及同或信号n2f，其中：

Cf＝！C；

Cff＝！(！C)；

n1＝A⊕B；

n1f＝A⊙B；

因此，n2＝A⊕B⊕C；

n2f＝！(A⊕B⊕C)。

(3)、采用两级2个传输门结构，根据上述生成的n2和n2f，以及输入信号D和CI，生成求和输出信号SO，其中：

CIf＝！CI；

CIff＝！(！CI)；

Df＝！D；

n2＝A⊕B⊕C；

n2f＝！(A⊕B⊕C)；

因此，S0＝A⊕B⊕C⊕D⊕CI。

图8B为4-2进位保留加法器的进位路径电路的电路图，如图8B所示，该进位路径结构及工作原理如下：

(1)、采用如图6所示的互补镜像CMOS结构，生成信号A、B和C的进位信号CO1，即CO1＝A·B+B·C+C·A；

(2)、采用如图图6所示的互补镜像CMOS结构，生成信号D、n2和CI的进位信号CO，即CO＝(A⊕B⊕C)·CI+D·CI+D·(A⊕B⊕C)，其中n2＝A⊕B⊕C。

由此可见，通过上述图8A和图8B所示的电路结构可以实现CSA4-2结构。同样，由于CSA4-2结构采用的是基于互补CMOS结构或者传输门结构可以同步产生输入信号的同或和异或信号的求和电路的CSA3-2结构，因此CSA4-2结构也实现了输入信号上升沿与下降沿到输出延时均衡且延时小，以利于华莱士树的构建。

图9A-9B分别为本发明实施例八提供的4-2进位保留加法器的求和路径电路和进位路径电路的电路图，其中，图9A为4-2进位保留加法器的求和路径电路的电路图，假设5个输入信号分别为A、B、C、D和CI，3个输出信号为S0、CO1和CO。如图9A所示，该求和电路结构及工作原理如下：

(1)、采用互补CMOS结构同步生成输入信号A和B的异或信号n1以及同或信号n1f，其中：

Af＝！A；

Bf＝！B；

Aff＝！(！A)；

因此，n1＝A⊕B；

n1f＝A⊙B。

(2)、采用四个传输门结构，根据上述生成的n1、n1f以及输入信号C，同步生成信号n1和C的异或信号n2以及同或信号n2f，其中：

Cf＝！C；

Cff＝！(！C)；

n1＝A⊕B；

n1f＝A⊙B；

因此，n2＝A⊕B⊕C；

n2f＝！(A⊕B⊕C)。

(3)、采用两级2个传输门结构，根据上述生成的n2和n2f，以及输入信号D和CI，生成求和输出信号SO，其中：

CIf＝！CI；

CIff＝！(！CI)；

Df＝！D；

n2＝A⊕B⊕C；

n2f＝！(A⊕B⊕C)；

因此，S0＝A⊕B⊕C⊕D⊕CI。

图9B为4-2进位保留加法器的进位路径电路的电路图，如图9B所示，该进位路径结构及工作原理如下：

(1)、采用如图6所示的互补镜像CMOS结构，生成信号A、B和C的进位信号CO1，即CO1＝A·B+B·C+C·A；

(2)、采用如图6所示的互补镜像CMOS结构，生成信号D、n2和CI的进位信号CO，即CO＝(A⊕B⊕C)·CI+D·CI+D·(A⊕B⊕C)，其中n2＝A⊕B⊕C。

需要说明的是，上述图8A-8B以及图9A-9B所示的电路只是以上述任意CSA3-2实施例结构组合为基础的CSA4-2具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

同样，基于上述任意实施例提供的电路结构也可以构建延时较小的CSA5-2，CSA7-3等多种结构的进位保留加法器，以获得高性能的部分积压缩树。

最后应说明的是：以上所述，仅为本发明较佳的具体实施方式，各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种进位保留加法器的求和路径电路，其特征在于，包括：异或信号生成电路、同或信号生成电路以及传输门选择电路；其中，

所述异或信号生成电路的信号输入端，用于接收第一输入信号和第二输入信号，所述异或信号生成电路用于根据所述第一输入信号和所述第二输入信号，生成所述第一输入信号和所述第二输入信号的异或信号；

所述同或信号生成电路的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述同或信号生成电路用于根据所述第一输入信号和所述第二输入信号，在所述异或信号生成电路生成所述异或信号时同步生成第一输入信号和第二输入信号的同或信号；

所述传输门选择电路的信号输入端，用于接收所述同或信号、所述异或信号以及第三输入信号，所述传输门选择电路用于根据所述同或信号、所述异或信号以及所述第三输入信号生成所述第一输入信号、第二输入信号以及第三输入信号的和输出信号；

所述传输门选择电路包括：第五传输门和第六传输门，所述第五传输门的信号输入端用于接收第三输入信号的反信号，所述第六传输门用于接收所述第三输入信号，所述第五传输门的第一控制端与所述第六传输门的第二控制端均用于接收所述同或信号，所述第五传输门的第二控制端与所述第六传输门的第一控制端均用于接收所述异或信号，所述第五传输门的信号输出端与所述第六传输门的信号输出端连接后与第一反相器的输入端连接，所述第一反相器输出端作为和输出信号的输出端输出所述和输出信号。

2.根据权利要求1所述的求和路径电路，其特征在于，

所述异或信号生成电路包括：由多个晶体管构成的或非门、由多个晶体管构成的与或非门；

其中，所述或非门的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述或非门用于根据所述第一输入信号和所述第二输入信号生成所述第一输入信号和所述第二输入信号的或非信号；所述与或非门的信号输入端，用于接收所述第一输入信号、所述第二输入信号以及所述或非信号，所述与或非门用于根据所述或非信号、所述第一输入信号以及所述第二输入信号执行与或非操作，生成所述第一输入信号和所述第二输入信号的异或信号；

所述同或信号生成电路包括：由多个晶体管构成与非门以及由多个晶体管构成或与非门；

其中，所述与非门的信号输入端，用于接收所述第一输入信号和所述第二输入信号，所述与非门用于根据所述第一输入信号和所述第二输入信号，在所述或非门生成所述或非信号时同步生成所述第一输入信号和所述第二输入信号的与非信号；所述或与非门的信号输入端，用于接收所述第一输入信号、所述第二输入信号以及所述与非信号，所述或与非门用于根据所述与非信号、所述第一输入信号以及所述第二输入信号执行或与非操作，在所述与或非门生成所述异或信号时同步生成所述第一输入信号和所述第二输入信号的同或信号。

3.根据权利要求2所述的求和路径电路，其特征在于，所述或非门包括第一晶体管P1、第二晶体管P2、第三晶体管N1以及第四晶体管N2，所述P1和所述P2为P型金属氧化物半导体PMOS晶体管，所述N1和所述N2为N型金属氧化物半导体NMOS晶体管；其中，

所述P1和所述P2串联连接，所述P1的栅极用于接收所述第二输入信号，所述P2的栅极用于接收所述第一输入信号，所述P1的漏极与所述P2的源极连接，所述P2的漏极分别与所述N1的漏极、所述N2的漏极连接，所述N1的栅极用于接收所述第二输入信号，所述N2的栅极用于接收所述第一输入信号，所述P2的漏极上还连接有或非信号输出端，用于输出所述或非信号。

4.根据权利要求2所述的求和路径电路，其特征在于，所述与或非门包括第五晶体管P3、第六晶体管P4、第七晶体管P5、第八晶体管N3、第九晶体管N4和第十晶体管N5，所述P3、所述P4和所述P5为PMOS晶体管，所述N3、所述N4和所述N5为NMOS晶体管；其中，

所述P4和所述P5并联连接，所述P4的栅极用于接收所述第二输入信号，所述P5的栅极用于接收所述第一输入信号，所述P5的源极与所述P4的源极连接，所述P5的漏极与所述P4的漏极连接；

所述P3的源极与所述P4的漏极连接，所述P3的漏极与所述N3的漏极连接，所述P3的栅极、所述N3的栅极均用于接收所述或非信号；

所述N5和所述N4串联连接，所述N5的栅极用于接收所述第一输入信号，所述N4的栅极用于接收所述第二输入信号，所述N5的漏极与所述P3的漏极连接，所述N5的源极与所述N4的漏极连接；

所述P3的漏极上还连接有异或信号输出端，用于输出所述异或信号。

5.根据权利要求2所述的求和路径电路，其特征在于，所述与非门包括第十一晶体管P6、第十二晶体管P7、第十三晶体管N6以及第十四晶体管N7，所述P6和所述P7为PMOS晶体管，所述N6和所述N7为NMOS晶体管；其中，

所述P6和所述P7并联连接，所述P6的栅极用于接收所述第二输入信号，所述P7的栅极用于接收所述第一输入信号，所述P6的源极与所述P7的源极连接，所述P6的漏极分别与所述P7的漏极、所述N7的漏极连接，所述N7和所述N6串联连接，所述N7的栅极用于接收所述第一输入信号，所述N6的栅极用于接收所述第二输入信号，所述N7的漏极上还连接有与非信号输出端，用于输出所述与非信号。

6.根据权利要求2所述的求和路径电路，其特征在于，所述或与非门包括第十五晶体管P8、第十六晶体管P9、第十七晶体管P10、第十八晶体管N8、第十九晶体管N9和第二十晶体管N10，所述P8、所述P9和所述P10为PMOS晶体管，所述N8、所述N9和所述N10为NMOS晶体管；其中，

所述P9和所述P10串联连接后与所述P8并联连接，所述P9的源极与所述P8的源极连接，所述P9的漏极与所述P10的源极连接，所述P10的漏极与所述P8的漏极连接，所述P8的栅极用于接收所述与非信号，所述P9的栅极用于接收所述第一输入信号，所述P10的栅极用于接收所述第二输入信号；

所述N9和所述N10并联连接，所述N9的栅极用于接收所述第一输入信号，所述N10的栅极用于接收所述第二输入信号，所述N9的源极与所述N10的源极连接，所述N9的漏极分别与所述N10的漏极、N8的漏极连接，所述N8的栅极用于接收所述与非信号，所述N8的源极分别与所述P9和所述P10的漏极连接，所述N8的漏极上还连接有同或信号输出端，用于输出所述同或信号。

7.根据权利要求1所述的求和路径电路，其特征在于，

所述异或信号生成电路包括：第一传输门和第二传输门；所述第一传输门的信号输入端用于接收所述第一输入信号的反信号；所述第二传输门的信号输入端用于接收所述第一输入信号；所述第一传输门的第一控制端与所述第二传输门的第二控制端均用于接收所述第二输入信号的反信号；所述第一传输门的第二控制端和所述第二传输门的第一控制端均用于接收所述第二输入信号；所述第一传输门的信号输出端与所述第二传输门的信号输出端连接，所述第一传输门的信号输出端和所述第二传输门的信号输出端之间的连接处引出异或信号输出端，用于输出所述异或信号；

所述同或信号生成电路包括：第三传输门和第四传输门，所述第三传输门的信号输入端用于接收所述第一输入信号；所述第四传输门的信号输入端用于接收所述第一输入信号的反信号；所述第三传输门的第一控制端与所述第四传输门的第二控制端均用于接收所述第二输入信号的反信号；所述第三传输门的第二控制端和所述第四传输门的第一控制端均用于接收所述第二输入信号；所述第三传输门的信号输出端与所述第四传输门的信号输出端连接，所述第三传输门的信号输出端和所述第四传输门的信号输出端之间的连接处引出同或信号输出端，用于输出所述同或信号。

8.根据权利要求1-7任一项所述的求和路径电路，其特征在于，所述第一输入信号的输入端口、所述第二输入信号的输入端口和所述第三输入信号的输入端口具有相同权重。

9.一种进位保留加法器，其特征在于，包括如权利要求1-8任一项所述的求和路径电路。

10.根据权利要求9所述的进位保留加法器，其特征在于，还包括具有镜像电路结构的进位路径电路。

11.根据权利要求10所述的进位保留加法器，其特征在于，所述镜像电路包括：第二十一晶体管P11、第二十二晶体管P12、第二十三晶体管N11、第二十四晶体管N12、第二十五晶体管P13、第二十六晶体管P14、第二十七晶体管P15、第二十八晶体管N13、第二十九晶体管N14、第三十晶体管N15以及第二反相器，所述P11、P12、P13、P14、P15为PMOS晶体管，所述N11、N12、N13、N14、N15为第NMOS晶体管；

所述P11、所述P12、所述N11以及所述N12串联连接，所述P11的栅极、所述N11的栅极均用于接收所述第二输入信号，所述P12的栅极、所述N12的栅极均用于接收所述第一输入信号，所述P11的漏极与所述P12的源极连接，所述P12的漏极与所述N12的漏极连接，所述N12的源极与所述N11的漏极连接；

所述P15与所述N15串联连接，所述P15的栅极、所述N15的栅极均用于接收所述第三输入信号，所述P15的漏极与所述N15的漏极连接，所述P15的源极分别与所述P13的漏极、所述P14的漏极连接，所述P13与所述P14并联连接，所述P13的栅极用于接收所述第二输入信号，所述P14的栅极用于接收所述第一输入信号；所述N15的源极分别与所述N13的漏极、N14的漏极连接，所述N13与所述N14并联连接，所述N13的栅极用于接收所述第二输入信号，所述N14的栅极用于接收所述第一输入信号；

所述P12的漏极与所述P15的漏极连接，所述P15的漏极与所述第二反相器的输入端连接，所述第二反相器的输出端作为进位输出信号输出端。

12.根据权利要求11所述的进位保留加法器，其特征在于，所述第一输入信号的输入端口、所述第二输入信号的输入端口和所述第三输入信号的输入端口具有相同权重。