CN208479595U - 一种应用于可逆逻辑电路的dpg门电路 - Google Patents
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Abstract
本实用新型涉及一种应用于可逆逻辑电路的DPG门电路，采用传输门与传输管结合的方式实现与门与异或门电路，进而实现DPG电路。本实用新型能够节省晶体管数量，减小电路面积，同时降低能耗，提高性能。
Description
技术领域
本实用新型涉及DPG门电路设计领域，特别是一种应用于可逆逻辑电路的DPG门电路。
背景技术
科学家Landauer提出：经典电路存在不可逆操作时，信息丢失将会导致能量损耗。科学家Bennett发现当计算过程采用可逆操作时，会存在不损耗能量。为避免经典电路不可逆性操作造成电路能耗损耗，很多学者开展将不可逆操作改成可逆操作研究。
可逆逻辑设计需遵守：(1)可逆逻辑电路输入端与输出端个数一致。(3)可逆逻辑电路输入与输出是一一映射关系。当给定一个输入后，得到唯一输出与之对应；反之，给定一个输出，也能得到唯一输入与之相对应。国外期刊已刊载了用二进制以及BCD冗余码表示的十进制加法器的可逆逻辑实现，在电路实现上，2002年VosAD和Desoete利用晶体管构造实现了可逆电路，首次将它们运用于工业实现；2014年K.Prudhvi Raj提出了数字电路晶体管级的实现，采用互补CMOS电路来实现DPG门电路实现，DPG门可用式(1)描述其功能。
DPG门的输入端与输出端个数一致，且输入与输出是一一映射关系，当给定一个输入后，得到唯一输出与之对应，其映射关系如式(2)所示：
F(0,1,2,3,4,5,6,7,8,9,a,b,c,d,e,f,)＝(0,2,1,3,6,5,7,4,e,d,f,c,9,a,8,b)
(2)。
但是，采用互补CMOS电路来实现DPG门电路，存在使用MOS数量多，面积大，DPG门电路的传播延时大，性能差等问题。
发明内容
有鉴于此，本实用新型的目的是提供一种应用于可逆逻辑电路的DPG门电路，使用MOS管数量少，面积小，传播延时少，性能好。
本实用新型采用以下方案实现：一种应用于可逆逻辑电路的DPG门电路，包括第一与门、第二与门、第一异或门、第二异或门、第三异或门、第四异或门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、以及第六反相器；每个与门与每个异或门的输入均包括A端、B端以及A非端，输出均为F端；
所述第一反相器的输入端作为DPG门的第一输入端A，第一反相器的输出端分别与第二反相器的输入端、第一与门的A非端、第一异或门的A非端相连，第二反相器的输出端作为DPG门的第一输出端P；
第一与门的A端连接至第一反相器的输入端，第一与门的B端作为DPG门的第二输入端B，第一与门的F端分别连接至第三异或门的A端、第三反相器的输入端，第三反相器的输出端连接至第三异或门的A非端，第三异或门的F端连接至第四异或门的B端；
第一异或门的A端连接至第一反相器的输入端，第一异或门的B端连接至第一与门的B端，第一异或门的F端分别连接至第四反相器的输入端、第二与门的A端、第二异或门的A端，第四反相器的输出端分别连接至第五反相器的输入端、第二与门的A非端、第二异或门的A非端，第五反相器的输出端作为DPG门的第二输出端Q；
第二与门的B端作为DPG门的第四输入端D，第二与门的F端连接至第三异或门的B端；
第二异或门的B端连接至第二与门的B端，第二异或门的F端作为DPG门的第三输出端R；
第六反相器的输入端作为DPG门的第三输入端C并连接至第四异或门的A端，第六反相器的输出端连接至第四异或门的A非端，第四异或门的输出端作为DPG门的第四输出端S。
本实用新型的AB与门和异或门可共用输入A反相输出，可节省管子。由于输出端不能连接其它，输出经两个反相器连接到输出端Q，同时利用第一个反相器输出作为与门和异或门可节省管子。
进一步地，每个与门均包括一个传输门以及一个传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与F端，其中作为A非端的晶体管控制端连接至传输管的控制端，所述传输管的另外两端分别接地、接F端。
进一步地，所述第一晶体管、第二晶体管与传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。
在本实用新型中，采用传输门和传输管实现带原变量和反变量输入的与门电路仅需3个管子，能够减少管子数目，降低电容和提高充放电速度。
进一步地，每个异或门均包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。
进一步地，所述第一晶体管、第二晶体管、第一传输管、第二传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。
在本实用新型中，用传输门和反相电路实现带原变量和反变量输入的异或门电路仅需4个管子，同样能够减少面积、降低功耗和提高性能。
与现有技术相比，本实用新型具有以下有益效果：
1、本实用新型的电路能够节省晶体管的数量，能够减小DPG门电路的面积，降低功耗，并且提高性能。
2、本实用新型的与门电路与异或门电路采用传输门与传输管结合的方式，能够减少晶体管数量，缩小面积。
附图说明
图1为本实用新型实施例的与门电路原理示意图。
图2为本实用新型实施例的异或门电路原理示意图。
图3为本实用新型实施例的DPG门电路原理示意图。
具体实施方式
下面结合附图及实施例对本实用新型做进一步说明。
如图3所示，本实施例提供了一种应用于可逆逻辑电路的DPG门电路，包括第一与门、第二与门、第一异或门、第二异或门、第三异或门、第四异或门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、以及第六反相器；每个与门与每个异或门的输入均包括A端、B端以及A非端，输出均为F端；
所述第一反相器的输入端作为DPG门的第一输入端A，第一反相器的输出端分别与第二反相器的输入端、第一与门的A非端、第一异或门的A非端相连，第二反相器的输出端作为DPG门的第一输出端P；
第一与门的A端连接至第一反相器的输入端，第一与门的B端作为DPG门的第二输入端B，第一与门的F端分别连接至第三异或门的A端、第三反相器的输入端，第三反相器的输出端连接至第三异或门的A非端，第三异或门的F端连接至第四异或门的B端；
第一异或门的A端连接至第一反相器的输入端，第一异或门的B端连接至第一与门的B端，第一异或门的F端分别连接至第四反相器的输入端、第二与门的A端、第二异或门的A端，第四反相器的输出端分别连接至第五反相器的输入端、第二与门的A非端、第二异或门的A非端，第五反相器的输出端作为DPG门的第二输出端Q；
第二与门的B端作为DPG门的第四输入端D，第二与门的F端连接至第三异或门的B端；
第二异或门的B端连接至第二与门的B端，第二异或门的F端作为DPG门的第三输出端R；
第六反相器的输入端作为DPG门的第三输入端C并连接至第四异或门的A端，第六反相器的输出端连接至第四异或门的A非端，第四异或门的输出端作为DPG门的第四输出端S。
本实施例的AB与门和异或门可共用输入A反相输出，可节省管子。由于输出端不能连接其它，输出经两个反相器连接到输出端Q，同时利用第一个反相器输出作为与门和异或门可节省管子。
如图2所示，在本实施例中，每个与门均包括一个传输门以及一个传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与F端，其中作为A非端的晶体管控制端连接至传输管的控制端，所述传输管的另外两端分别接地、接F端。当A＝1时，传输门导通，传输管截止，输出F等于B；当A＝0时，传输门截止，传输管导通，输出F等于0，实现与逻辑功能为F＝AB。
在本实施例中，所述第一晶体管、第二晶体管与传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。
在本实施例中，采用传输门和传输管实现带原变量和反变量输入的与门电路仅需3个管子，能够减少管子数目，降低电容和提高充放电速度。
如图2所示，在本实施例中，每个异或门均包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。当A＝0时，传输门导通，反相电路截止，输出F等于B；当A＝1时，反相器工作,传输门截止，输出等于B',实现异或逻辑功能为
在本实施例中，所述第一晶体管、第二晶体管、第一传输管、第二传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。
在本实施例中，用传输门和反相电路实现带原变量和反变量输入的异或门电路仅需4个管子，同样能够减少面积、降低功耗和提高性能。
值得一提的是，本实用新型保护的是硬件结构，至于控制方法不要求保护。以上仅为本实用新型实施例中一个较佳的实施方案。但是，本实用新型并不限于上述实施方案，凡按本实用新型方案所做的任何均等变化和修饰，所产生的功能作用未超出本方案的范围时，均属于本实用新型的保护范围。
Claims (5)
1.一种应用于可逆逻辑电路的DPG门电路，其特征在于：包括第一与门、第二与门、第一异或门、第二异或门、第三异或门、第四异或门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、以及第六反相器；每个与门与每个异或门的输入均包括A端、B端以及A非端，输出均为F端；
所述第一反相器的输入端作为DPG门的第一输入端A，第一反相器的输出端分别与第二反相器的输入端、第一与门的A非端、第一异或门的A非端相连，第二反相器的输出端作为DPG门的第一输出端P；
第一与门的A端连接至第一反相器的输入端，第一与门的B端作为DPG门的第二输入端B，第一与门的F端分别连接至第三异或门的A端、第三反相器的输入端，第三反相器的输出端连接至第三异或门的A非端，第三异或门的F端连接至第四异或门的B端；
第一异或门的A端连接至第一反相器的输入端，第一异或门的B端连接至第一与门的B端，第一异或门的F端分别连接至第四反相器的输入端、第二与门的A端、第二异或门的A端，第四反相器的输出端分别连接至第五反相器的输入端、第二与门的A非端、第二异或门的A非端，第五反相器的输出端作为DPG门的第二输出端Q；
第二与门的B端作为DPG门的第四输入端D，第二与门的F端连接至第三异或门的B端；
第二异或门的B端连接至第二与门的B端，第二异或门的F端作为DPG门的第三输出端R；
第六反相器的输入端作为DPG门的第三输入端C并连接至第四异或门的A端，第六反相器的输出端连接至第四异或门的A非端，第四异或门的输出端作为DPG门的第四输出端S。
2.根据权利要求1所述的一种应用于可逆逻辑电路的DPG门电路，其特征在于：每个与门均包括一个传输门以及一个传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与F端，其中作为A非端的晶体管控制端连接至传输管的控制端，所述传输管的另外两端分别接地、接F端。
3.根据权利要求2所述的一种应用于可逆逻辑电路的DPG门电路，其特征在于：所述第一晶体管、第二晶体管与传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。
4.根据权利要求1所述的一种应用于可逆逻辑电路的DPG门电路，其特征在于：每个异或门均包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。
5.根据权利要求4所述的一种应用于可逆逻辑电路的DPG门电路，其特征在于：所述第一晶体管、第二晶体管、第一传输管、第二传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。
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Family Applications (1)
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