CN205622620U - 一种实现与非、或非门逻辑的忆阻器电路 - Google Patents

Abstract

本实用新型涉及一种实现与非、或非门逻辑的忆阻器电路，包括忆阻器M1与忆阻器M2；忆阻器M1的正端与NMOS管N1的漏极、NMOS管N2的源极连接，忆阻器M1的负端与NMOS管N5的源极、NMOS管N6的漏极连接，N1的源极与N5的漏极连接并作为输入端V1；忆阻器M2的正端与NMOS管N3的源极、NMOS管N4的漏极连接，忆阻器M2的负端与NMOS管N7的漏极、NMOS管N8的源极连接，N4的源极与N8的漏极连接并作为输入端V2；N2的漏极、N3的漏极、N6的源极、N7的源极与反相器的输入端V3互相连接，反相器的输出端作为忆阻器电路的输出端Vout；NMOS管N1、N4、N6与N7的栅极连接至A选择端，NMOS管N2、N3、N5与N8的栅极连接至B选择端。本实用新型为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路。

Description

一种实现与非、或非门逻辑的忆阻器电路

技术领域

本实用新型涉及一种实现与非、或非门逻辑的忆阻器电路。

背景技术

与(或)非门是数字电路中的一种基本逻辑电路。与非(NAND)门中，当输入均为高电平(1)，则输出为低电平(0)。当输入中至少有一个为低电平(0)时，输出为高电平；或非(NOR)门正好相反，当输入均为低电平(0)时，输出高电平。当输入至少有一个高电平(1)时，输出低电平(0)；与(或)非门逻辑电路在数字系统中与其它逻辑相结合，共同完成复杂的逻辑运算功能，如利用与非、或非、异或组合完成某种编解码功能等。传统的与(或)非门逻辑电路主要由多个MOS管组合而成，面积较大。同时，晶体管领域中的摩尔定律正濒临极限，MOS管尺寸很难再减小，传统CMOS逻辑电路的面积不能继续相应的变小。但是，随着新型微电子器件的出现，利用新型纳米级器件和传统MOS器件结合研发高性能逻辑电路打开了微电子技术发展的另一个新的局面。

发明内容

有鉴于此，本实用新型的目的在于提供一种实现与非、或非门逻辑的忆阻器电路，为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路。

为实现上述目的本实用新型采用以下技术方案实现：

一种实现与非、或非门逻辑的忆阻器电路，其特征在于：包括第一忆阻器M1与第二忆阻器M2；所述第一忆阻器M1的正端与第一NMOS管N1的漏极、第二NMOS管N2的源极连接，所述第一忆阻器M1的负端与第五NMOS管N5的源极、第六NMOS管N6的漏极连接，所述第一NMOS管N1的源极与第五NMOS管N5的漏极连接并作为第一输入端V1；所述第二忆阻器M2的正端与第三NMOS管N3的源极、第四NMOS管N4的漏极连接，所述第二忆阻器M2的负端与第七NMOS管N7的漏极、第八NMOS管N8的源极连接，所述第四NMOS管N4的源极与第八NMOS管N8的漏极连接并作为第二输入端V2；第二NMOS管N2的漏极、第三NMOS管N3的漏极、第六NMOS管N6的源极、第七NMOS管N7的源极与反相器的输入端V3互相连接，所述反相器的输出端作为忆阻器电路的输出端Vout；第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7的栅极连接至A选择端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8的栅极连接至B选择端，所述A选择端与B选择端用于控制NMOS管的导通与截止。

进一步的，所述反相器包括第一PMOS管P1与第九NMOS管N9，所述第一PMOS管P1的栅极与第九NMOS管N9的栅极连接并作为反相器的输入端，所述第一PMOS管P1的漏极与第九NMOS管N9的漏极连接并作为反相器的输出端；所述第一PMOS管P1的源极与高电平Vdd连接，所述第九NMOS管N9的源极接地。

本实用新型与现有技术相比具有以下有益效果：本实用新型利用忆阻器的阻变规律，结合MOS管搭建电路成功实现了与非、或非逻辑功能，本发明的与非、或非逻辑电路与传统MOS管的与非、或非电路相比，具有输出逻辑选择可控制、电路简单、面积小、功耗低等优点。本实用新型为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路，想法新颖，思路可行。

附图说明

图1是忆阻器模型示意图。

图2是忆阻器的阻值变化曲线图。

图3是本实用新型的逻辑电路图。

图4是本实用新型的反相器的具体电路图。

图5是本实用新型一实施例的与非逻辑仿真验证图。

图6是本实用新型一实施例的或非逻辑仿真验证图。

具体实施方式

下面结合附图及实施例对本实用新型做进一步说明。

忆阻器某时刻的电阻与之前流过的电流有关，内部结构表现为掺杂区与非掺杂区的比例决定当前的阻值，具体的阻值R_mem计算公式如下：

R_mem(t)＝R_onx+R_off(1-x)

$x=\frac{w}{D}\∈\[0,1\]$

其中，R_mem为忆阻器的阻值，x为t时刻忆阻器中掺杂区与非掺杂区边界的位置，如图1所示，w为掺杂层即忆阻器中掺杂层TiO_2-n的厚度，D为忆阻器中掺杂层TiO_2-n与非掺杂层TiO₂的总厚度，R_on和R_off分别为忆阻器在开启状态即氧化物全为掺杂物TiO_2-n和关断状态即氧化物全为非掺杂物TiO₂时的电阻。

忆阻器中掺杂层与非掺杂层的边界移动速度与流过的电流亦有关系，因此可另表示为：

x(t)＝∫ki(t)f(x)dt

$k=\frac{u_v{R}_{on}}{D^2}$

其中：i(t)为t时刻流过忆阻器的电流；f(x)为窗函数；u_v为掺杂物即忆阻器中掺杂物TiO_2-n的迁移率。

忆阻器的记忆性通过TiO₂与TiO_2-n之间的转换体现出来。在当电流正向流过忆阻器时，氧原子由TiO_2-n层漂移至TiO₂层，使得一定厚度的TiO₂变化为TiO_2-n。在这样的变化下，忆阻器的导电性不断增强，电阻随之减小。而当电流负向流经忆阻器时，氧原子由TiO₂漂移至TiO_2-n，一定厚度的TiO_2-n变化为TiO₂，忆阻器的导电性不断减弱，电阻也随之增大。忆阻器的阻值变化特性请参照图2，给忆阻器正端施加一激励Vin＝5sin(10t)(单位：V)，图中分别显示了激励、流经忆阻器的电流、忆阻器电阻三个变量的变化过程。

请参照图3和图4，本发明提供一种实现与非、或非门逻辑的忆阻器电路，其特征在于：包括第一忆阻器M1与第二忆阻器M2；所述第一忆阻器M1的正端与第一NMOS管N1的漏极、第二NMOS管N2的源极连接，所述第一忆阻器M1的负端与第五NMOS管N5的源极、第六NMOS管N6的漏极连接，所述第一NMOS管N1的源极与第五NMOS管N5的漏极连接并作为第一输入端V1；所述第二忆阻器M2的正端与第三NMOS管N3的源极、第四NMOS管N4的漏极连接，所述第二忆阻器M2的负端与第七NMOS管N7的漏极、第八NMOS管N8的源极连接，所述第四NMOS管N4的源极与第八NMOS管N8的漏极连接并作为第二输入端V2；第二NMOS管N2的漏极、第三NMOS管N3的漏极、第六NMOS管N6的源极、第七NMOS管N7的源极与反相器的输入端V3互相连接，所述反相器的输出端作为忆阻器电路的输出端Vout；第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7的栅极连接至A选择端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8的栅极连接至B选择端，所述A选择端与B选择端用于控制NMOS管的导通与截止。

进一步的，所述反相器包括第一PMOS管P1与第九NMOS管N9，所述第一PMOS管P1的栅极与第九NMOS管N9的栅极连接并作为反相器的输入端，所述第一PMOS管P1的漏极与第九NMOS管N9的漏极连接并作为反相器的输出端；所述第一PMOS管P1的源极与高电平Vdd连接，所述第九NMOS管N9的源极接地。

以下结合该忆阻器电路的实现方法进行进一步介绍，包括以下几种情况：请继续参照图3和图4，A选择端为低电平，B选择端为高电平时，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8导通，第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7截止，此时实现与非逻辑功能，具体如下：

当第一输入端V1为高电平，第二输入端V2为低电平时，产生的电流反向流过所述第一忆阻器M1，正向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐增大至关断状态时电阻Roff，第二忆阻器M2的电阻逐渐减小至开启状态时电阻Ron，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；

当第一输入端V1为低电平，第二输入端V2为高电平时，产生的电流正向流过所述第一忆阻器M1，反向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐减小至开启状态时电阻Ron，第二忆阻器M2的电阻逐渐增大至关断状态时电阻Roff，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；

当第一输入端V1与第二输入端V2同为高电平时，无电流流经第一忆阻器M1与第二忆阻器M2，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；

当第一输入端V1与第二输入端V2同为低电平时，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；

A选择端为高电平，B选择端为低电平时，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8截止，第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7导通，此时实现或非逻辑功能，具体如下：

当第一输入端V1为高电平，第二输入端V2为低电平时，产生的电流正向流过所述第一忆阻器M1，反向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐减小至开启状态时电阻Ron，第二忆阻器M2的电阻逐渐增大至关断状态时电阻Roff，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；

当第一输入端V1为低电平，第二输入端为高电平时，产生的电流反向流过所述第一忆阻器M1，正向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐增大至关断状态时电阻Roff，第二忆阻器M2的电阻逐渐减小至开启状态时电阻Ron，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；

当第一输入端V1与第二输入端V2同为高电平时，无电流流经第一忆阻器M1与第二忆阻器M2，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；

当第一输入端V1与第二输入端V2同为低电平时，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平。

进一步的，当A选择端为低电平，B选择端为高电平时，所述反相器的输入端V3的电压值为：

而当A选择端为高电平，B选择端为低电平时，所述反相器的输入端V3的电压值为：

其中，V3为所述反相器的输入端电压，Ron为第一忆阻器M1与第二忆阻器M2开启状态时电阻，Roff为第一忆阻器M1与第二忆阻器M2关断状态时电阻。

为进一步证明电路实现与非、或非逻辑的正确性，本实用新型输入了两个脉冲波形仿真验证了电路实现与非、或非逻辑的功能。请参照图5，第一输入端V1、第二输入端V2均为Vpp＝5V，T＝100ms、占空比50％的方波，从图中可以看出，当且仅当第一输入端V1、第二输入端V2均为高电平时，输出端Vout为低电平，否则为高电平，电路实现了与非逻辑。请参照图6，第一输入端V1、第二输入端V2均为Vpp＝5V，T＝400ms、占空比50％的方波，从图中可以看出，当且仅当第一输入端V1、第二输入端V2均为低电平时，输出Vout为高电平，否则为低电平，电路实现了或非逻辑。本实用新型的与(或)非逻辑电路的输出转换速度与忆阻器离子迁移率和氧化层厚度有关，离子迁移率越大、氧化层厚度越小，转换速度越大。

下表1所示为部分器件的工作状态与输入结果：

下表2所示为本实施仿真参数：

以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。

Claims (2)

1.一种实现与非、或非门逻辑的忆阻器电路，其特征在于：包括第一忆阻器M1与第二忆阻器M2；所述第一忆阻器M1的正端与第一NMOS管N1的漏极、第二NMOS管N2的源极连接，所述第一忆阻器M1的负端与第五NMOS管N5的源极、第六NMOS管N6的漏极连接，所述第一NMOS管N1的源极与第五NMOS管N5的漏极连接并作为第一输入端V1；所述第二忆阻器M2的正端与第三NMOS管N3的源极、第四NMOS管N4的漏极连接，所述第二忆阻器M2的负端与第七NMOS管N7的漏极、第八NMOS管N8的源极连接，所述第四NMOS管N4的源极与第八NMOS管N8的漏极连接并作为第二输入端V2；第二NMOS管N2的漏极、第三NMOS管N3的漏极、第六NMOS管N6的源极、第七NMOS管N7的源极与反相器的输入端V3互相连接，所述反相器的输出端作为忆阻器电路的输出端Vout；第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7的栅极连接至A选择端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8的栅极连接至B选择端，所述A选择端与B选择端用于控制NMOS管的导通与截止。

2.根据权利要求1所述的实现与非、或非门逻辑的忆阻器电路，其特征在于：所述反相器包括第一PMOS管P1与第九NMOS管N9，所述第一PMOS管P1的栅极与第九NMOS管N9的栅极连接并作为反相器的输入端，所述第一PMOS管P1的漏极与第九NMOS管N9的漏极连接并作为反相器的输出端；所述第一PMOS管P1的源极与高电平Vdd连接，所述第九NMOS管N9的源极接地。